JPH07130873A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 容量値の変動及びバラツキを防止し、安定な
メモリ動作を保証することのできるキャパシタの製造方
法を提供すること。 【構成】 半導体基板の一主表面上の絶縁体膜に形成さ
れた開口を通して半導体基板に接続される所定の形状の
導電体と、該導電体上に第１の犠牲層とを積層して突起
を形成する第１の工程と、導電体の側面を含んで全面を
被覆する第１の導電体膜を形成し、突出部を得る第２の
工程と、突出部の側面部分のみに、第２の犠牲層を形成
する第３の工程と、少なくとも突出部以外の部分で、第
１の導電体膜に接触するように第２の導電体膜を形成す
る第４の工程と、絶縁膜、第１の犠牲層および第２の犠
牲層が露出するように、第１の導電体膜と第２の導電体
膜の一部を除去する第５の工程と、第１の犠牲層と第２
の犠牲層を選択的に除去する第６の工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ダイナミックＲＡＭセル用キャパシタの
製造方法に関するものである。

【０００２】

【従来の技術】高集積半導体メモリ用メモリセルとし
て、１つのトランジスタと１つのキャパシタから構成さ
れるメモリセル（以下メモリセルと略す）は、構成要素
が少なく、メモリセル面積の縮小が容易であるために広
く使われている。

【０００３】メモリセルからの出力電圧はメモリセル内
のキャパシタの値に比例するため、メモリセルを小型
化，高集積化しても安定な動作を保証するには、そのキ
ャパシタ値を十分に大きくする必要がある。

【０００４】このような、メモリセルおよびメモリセル
用キャパシタとして、図７に示す構造のスタックキャパ
シタ型のメモリセルがある。図７（ａ）は平面図であ
り、図７（ｂ）は図７（ａ）のａ−ａ’より見た断面図
である。

【０００５】各図中、２０１はシリコン基板であり、２
０２は隣接するメモリセルとの素子分離領域、２１２は
素子分離領域２０２より区画されるアクティブ領域を示
している。２０３ａ，２０３ｂはソース・ドレイン領
域、２０４はスイッチ用トランジスタのゲート電極とな
るワード線、２０９はビット線２１０と一方のソース・
ドレイン領域２０３ａを接続するためのビット線コンタ
クト、２０５は蓄積電極２０６と他方のソース・ドレイ
ン領域２０３ｂを接続するための容量コンタクト、２０
７と２０８のそれぞれは容量膜と容量プレートである。
キャパシタは、これら蓄積電極２０５と容量膜２０７お
よび容量プレート２０８により構成されている。

【０００６】上記のように構成されるキャパシタは、ワ
ード線２０４の上部に積層されているため、小さなセル
面積で所望の容量値を確保することが可能となってい
る。

【０００７】ＤＲＡＭの高密度化，メモリセルの微細化
に際し、さらに、小さなセル面積内で、十分な容量値を
得るために、１９９０年のＳＳＤＭ（Extended Abstruc
t ofthe 22nd (1990 international) Conference on So
lid State Device and MAterials）の予稿集，８３３〜
８３６ページにて提案された円筒形状を有する蓄積電極
構造がある。

【０００８】図８は、円筒形状を有する蓄積電極を用い
たメモリセル構造〔図８（ａ）参照〕）蓄積電極の製造
方法を示している。

【０００９】スイッチ用トランジスタの構成など基本的
な構造は図７に示した通常のスタックキャパシタ型メモ
リセルと同じであるが、蓄積電極３０６が円筒形状にな
っているため、その側壁部分を利用して容量の増大が可
能である。

【００１０】以下に、蓄積電極に注目し、キャパシタの
製造方法について説明する。

【００１１】図８（ｂ）に示すように、ｐ型のシリコン
基板３０１にｎ型不純物を導入してソース・ドレイン領
域３０３ｂを形成し、ＣＶＤ法により形成したシリコン
酸化膜を用いて層間絶縁膜３１１を形成する。

【００１２】続いて、ＣＶＤ法によりシリコン窒化膜３
０９を堆積する。通常のフォトリソグラフイー技術とド
ライエッチング技術を用いて、ソース・ドレイン領域３
０３ｂ上に、蓄積電極を接続するための容量コンタクト
３０５を形成する。この状態からＣＶＤ法を用いて多結
晶シリコンを容量コンタクト３０５を含む基板全面に堆
積させ、リンを熱拡散することにより、図８（ｃ）のよ
うに第１導電部材３１２を形成する。

【００１３】さらにＣＶＤ法により、シリコン酸化膜を
堆積し、フォトリソグラフイー技術，ドライエッチング
技術を用いて蓄積電極を形成する部分に第１犠牲層３１
３を形成する。

【００１４】この第１犠牲層３１３をマスクとして第１
導電部材３１２をエッチングし、シリコン窒化膜３０９
が露出しない程度のところでエッチングを停止する。

【００１５】これにより、図９（ｄ）の形状を得る。引
き続きＣＶＤ法によりシリコン酸化膜を全面に形成し、
これをドライエッチング法によりエッチバックし、図８
（ｅ）に示すように第１犠牲層３１３，第１導電部材３
１２の側壁に第２犠牲層３１４を形成する。

【００１６】次に、ＣＶＤ法により多結晶シリコンを全
面に成長させ、リンを熱拡散し導電膜とすることによ
り、図９（ｆ）に示すように第２導電部材３１５を形成
する。

【００１７】この状態からドライエッチング技術を用い
て第２導電部材３１５を図１０（ｇ）に示すように第２
犠牲層３１４の周囲にのみ残す。

【００１８】さらに、希釈フッ酸を用いて、第１犠牲層
３１３，第２犠牲層３１４を除去する。

【００１９】これにより図１０（ｈ）に示すように第２
導電部材３１５が円筒形状をとる蓄積電極となる。

【００２０】シリコン窒化膜３０９は希釈フッ酸を用い
てシリコン酸化膜よりなる各犠牲層３１３，３１４を除
去する際、層間絶縁膜３１１をエッチングしないための
ストッパとして使用される。

【００２１】引き続き蓄積電極上に容量膜３０７を形成
し、ＣＶＤ法により多結晶シリコンを推積し、リンを熱
拡散することにより得た容畳プレート３０８を形成する
ことにより、図１０（ｉ）に示される円筒形状を有する
キャパシタが得られる。

【００２２】

【発明が解決しようとする課題】このキャパシタの製造
方法においては、図９（ｄ）に示したように、蓄積電極
の中心部分（核の部分）の側壁の深さを定めるエッチン
グにおいてエッチングストッパがない。そのため、この
側壁の深さがエッチング量に依存して変化し、これが容
量値の変動につながり、製造される半導体装置の安定性
向上の妨げになるという問題点がある。

【００２３】蓄積電極の核の側壁部分と円筒部分の接続
部分を従来技術すなわちのドライエッチング技術を用い
て形成すると、通常のエッチングにおいては、１０％以
上の速度のバラツキがあることから、蓄積電極の核の側
壁部分の深さが１０％以上変動し、これがすべて容量値
のバラツキに反映されてしまう。

【００２４】さらに、電極の不純物濃度が高くなってし
まった場合など、エッチング速度自体が早くなってしま
った場合、蓄積電極の核と円筒の部分をつなぐ部分がす
べてエッチングされ、円筒が脱落していまうといった危
険性がある。

【００２５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、メモリセル動
作に必要な容量値を確保しながら、容量値の変動及びバ
ラツキを防止し、安定なメモリ動作を保証することので
きるキャパシタの製造方法を提供することにある。

【００２６】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主表面上の絶縁体膜に形成さ
れた開口を通して前記半導体基板に接続される所定の形
状の導電体と、該導電体上に第１の犠牲層とを積層して
突起を形成する第１の工程と、前記導電体の側面を含ん
で全面を被覆する第１の導電体膜を形成し、突出部を得
る第２の工程と、前記第２の工程で得られた突出部の側
面部分のみに、第２の犠牲層を形成する第３の工程と、
少なくとも突出部以外の部分で、第１の導電体膜に接触
するように第２の導電体膜を形成する第４の工程と、前
記絶縁膜、第１の犠牲層および第２の犠牲層が露出する
ように、前記第１の導電体膜と第２の導電体膜の一部を
除去する第５の工程と、前記第１の犠牲層と第２の犠牲
層を選択的に除去することにより、前記第２の導電体膜
が筒状に加工された電極を形成する第６の工程とを含む
ことを特徴とする。

【００２７】

【作用】本発明によって製造される円筒電極の核の側壁
となる部分は、第２の工程にて形成される第１の導電体
であり、円筒部分は第４の工程にて形成される第２の導
電体である。従って、円筒電極としての側壁の高さは、
従来のようにエッチングの速度によって左右されず、第
１の工程を行う段階での、導電体と第１の犠牲層による
突起の高さによって決定される。

【００２８】所定の高さの積層物を得るためには、エッ
チングストッパとなる物質上に被エッチング物およびマ
スクを積層し、エッチングストッパとなるストッパまで
エッチングを行うことで容易に形成できる。このときの
高さの精度被エッチング物の積層させる際の精度で決定
されるが、積層に関する精度はエッチング速さのバラツ
キに比較すると格段に高いものであるので、本発明によ
って製造される円筒電極の側壁の高さは極めて均一性の
高いものとなる。

【００２９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３０】図１乃至図３は本発明のキャパシタの製造
方法の第１の実施例を工程順に示した断面図である。

【００３１】以下の説明においては簡単化のために、ス
イッチ用トランジスタは省略し、蓄積電極と接続される
一方のソース・ドレイン領域のみ示す。

【００３２】まず、図１（ａ）に示すようにｐ型シリコ
ン基板１０１にｎ型不純物を導入して形成したソース・
ドレイン領域１０２を形成した状態としたうえで、たと
えばＣＶＤ法を用いてシリコン酸化膜を層間絶縁膜１０
３として堆積させる。

【００３３】続いて、ＣＶＤ法によりシリコン窒化膜１
０４を積層させ、通常のフォトリソグラフィー技術とド
ライエッチング技術を用いてソース・ドレイン領域１０
２上に、後に蓄積電極が接続される容量コンタクト１０
５を開口する。

【００３４】この状態から容量コンタクト１０５を含み
多結晶シリコンをＣＶＤ法により基板全面に堆積し、リ
ンを熱拡散することにより、図１（ｂ）に示すように第
１導電部材１０６とする。

【００３５】さらにＣＶＤ法によりシリコン酸化膜を全
面に成長させ、通常のフォトリソグラフィー技術を用い
て、蓄積電極の核となる部分にレジスト１０８をパター
ニングし、ドライエッチング技術を用いて前述のシリコ
ン酸化膜をエッチングすることにより図１（ｂ）に示す
形状の第１犠牲層を１０７を得る。

【００３６】引き続き、この状態で第１導電部材１０６
をシリコン窒化膜１０４が露出するまで完全にエッチン
グし、レジスト１０８を除去することにより第１導電部
材１０６を図１（ｃ）に示す形状とする。

【００３７】ここで、第１犠牲層１０７を残したままＣ
ＶＤ法などにより多結晶シリコンを全面に成膜させ、図
１（ｃ）に示されるような第２導電部材１０９を形成す
る。

【００３８】次に、ＣＶＤ法などによりシリコン酸化膜
を全面に堆積させ、引き続きドライエッチング技術を用
いた公知の異方性エッチングを施すことにより図２
（ｄ）に示すように、蓄積電極の核となる部分の側壁に
のみシリコン酸化膜を残して、第２犠牲層１１０とす
る。

【００３９】また、第２導電部材１０９を形成したのと
同じ方法を用いて、図２（ｅ）に示すように全面に第３
導電部材１１１を形成する。この状態から不純物導入さ
れた多結晶シリコンがシリコン酸化膜よりも十分に早く
エッチングされるドライエッチング条件を用いて、第２
導電部材１０９および第３導電部材１１１を選択的にエ
ッチング除去し、図２（ｆ）に示されるような形状にす
る。

【００４０】この時、隣接する第２導電部材１０９およ
び第３導電部材１１１が電気的に接続されるのを避ける
ためにシリコン窒化膜１０４上の不要な部分に多結晶シ
リコンが残らないように完全にエッチングすることが大
切である。

【００４１】次いで、希釈フッ酸などを用いてシリコン
酸化膜よりなる第１犠牲層１０７及び第２犠牲層１１０
を選択的にエッチング除去することにより図３（ｇ）に
示すような蓄積電極を得る。

【００４２】引き続きＣＶＤ法を用いて窒化膜を形成
し、これを熱酸化するといった方法で図３（ｈ）に示す
ような容量膜１１２を形成する。

【００４３】さらに、ＣＶＤ法を用い多結晶シリコンを
堆積させ、リンを熱拡散することにより、図３（ｈ）に
示すような容量プレート１１３を形成し、終了する。

【００４４】次に、本発明の第２の実施例について図面
を参照して説明する。

【００４５】図４乃至図６は本発明のキヤパシタの製造
方法による第２の実施例を工程順に示した断面図であ
る。

【００４６】説明の簡単化のために、スイッチ用トラン
ジスタは省略し、蓄積電極と接続される一方のソース・
ドレイン領域のみ示す。

【００４７】図４（ａ）に示すようにｐ型シリコン基板
４０１にｎ型不純物を導入してソース・ドレイン領域４
０２を形成し、次に、ＣＶＤ法を用いてシリコン酸化膜
を堆積させて層間絶縁膜４０３とする。

【００４８】続いて、通常のフォトリソグラフィー技術
とドライエッチング技術を用いてソース・ドレイン領域
４０２上に、蓄積電極が接続される容量コンタクト４０
４を開口する。

【００４９】この状態からＣＶＤ法により多結晶シリコ
ンを容量コンタクト４０４を含む基板全面に堆積させ、
リンを熱拡散することにより、図４（ｂ）に示すように
第１導電部材４０５を形成する。

【００５０】さらにＣＶＤ法によりシリコン窒化膜を全
面に成長させ、通常のフォトリソグラフィー技術を用い
て、蓄積電極の核となる部分にレジスト４０７をパター
ニングし、ドライエッチング技術を用いて前述のシリコ
ン窒化膜をエッチングすることにより図４（ｂ）に示す
ような第１犠牲層を４０６を得る。

【００５１】この状態から第１導電部材４０５を層間絶
縁膜４０３が露出するまでエッチングし、レジスト４０
７を除去することにより第１導電部材４０５を図４
（ｃ）に示す形状とする。

【００５２】ここで、第１犠牲層４０６を残したままＣ
ＶＤ法などにより多結晶シリコンを全面に成膜し、図４
（ｃ）に示されるような第２導電部材４０８を形成す
る。

【００５３】次に、ＣＶＤ法などによりシリコン窒化膜
を全面に堆積させ、ドライエッチング技術を用いた公知
の異方性エッチングを施して、図５（ｄ）に示すよう
に、蓄積電極の核となる部分の側壁にのみシリコン窒化
膜を残し、第２犠牲層４０９とする。

【００５４】また、第２導電部材４０８を形成したのと
同じ方法を用いて全面に図５（ｅ）に示すように第３導
電部材４１０を形成する。

【００５５】この状態から不純物導入された多結晶シリ
コンがシリコン窒化膜よりも十分に早くエッチングされ
るドライエッチング条件を用いて、第２導電部材４０８
および第３導電部材４１０を選択的にエッチング除去
し、図５（ｆ）に示される形状とする。

【００５６】この時、隣接する第２導電部材４０８およ
び第３導電部材４１０が電気的に接続されるのを避ける
ために層間絶縁膜４０３上の不要な部分に多結晶シリコ
ンが残らないように完全にエッチングすることが大切で
ある。

【００５７】次いで、リン酸などを用いてシリコン窒化
膜よりなる第１犠牲層４０６及び第２犠牲層４０９を選
択的にエッチング除去することにより、図６（ｇ）に示
されるような蓄積電極を得る。

【００５８】このリン酸を用いたウェットエッチングで
は、層間絶縁膜４０３を構成するシリコン酸化膜や各種
導電部材を構成する多結晶シリコンには大きなエッチン
グ作用が働かないために、この形状が変化することはな
い。

【００５９】この後、引き続いてＣＶＤ法を用いて窒化
膜を形成し、これを熱酸化するといった方法で図６
（ｈ）に示されるような容量膜４１１を形成する。

【００６０】さらに、ＣＶＤ法を用い多結晶シリコンを
堆積し、リンを熱拡散することにより、図６（ｈ）のよ
うな容量プレート４１２が形成して終了する。

【００６１】以上説明した実施例のうち、第１の実施例
では、犠牲層としてシリコン酸化膜を用いているため、
その除去の際、層間絶縁膜をエッチングしないように、
エッチング阻止層としてシリコン窒化膜を使用してい
る。

【００６２】第２の実施例では犠牲層自体をシリコン窒
化膜としているため、そのようなエッチング阻止層を必
要とせず、工程が簡略化できるといった利点がある。

【００６３】また、第３の実施例として第２の実施例で
用いたシリコン窒化膜よりなる犠牲層をリンもしくはリ
ンとホウ素を含んだガラス層により構成するといった方
法がある。このようなガラス層で犠牲層を構成すれば、
犠牲層の除去の際、希釈フッ酸を用いても下地の層間絶
縁膜とエッチングの選択比が確保できる（すなわち犠牲
層のエッチング速度が層間絶縁膜のエッチング速度にく
らべて十分大きくできる）ため、第２の実施例同様、エ
ッチング阻止層を設ける必要がない。

【００６４】また、この時希釈フッ酸のかわりに気相の
フッ酸を用いればエッチングの選択比をさらに大きくす
ることができ、この実施例での特徴をより生かすことが
できる。

【００６５】上記の第３の実施例においては犠牲層とし
てリンもしくはリンとホウ素を含んだガラス層を用いて
いるため、第２の実施例の窒化膜を使用した場合にくら
べ、円筒部分形成時に応力の発生が小さく、円筒部分を
薄膜化して微細化を進めるのに好適である。

【００６６】上記各実施例では、各種導電部材及び容量
プレートをＣＶＤ法で堆積した多結晶シリコンに、リン
の熱拡散を施すといった方法で形成すると説明したが、
このキャパシタの製造工程を低温化する工程数を削減す
るといった目的で、多結晶シリコンの堆積と同時に不純
物導入を行なうといった、いわゆるドープト・ポリシリ
コンの成膜技術を用いても本発明の利点が失われること
はない。

【００６７】また、上記各実施例では円筒を１重のみ造
った場合を示したが、円筒の数を２重以上に増やしても
よい。このような構成とすることは、容量値をさらに増
大するために有効である。

【００６８】

【発明の効果】以上説明したように、本発明では、小さ
なメモリセル面積内で大きな容量値を確保できる円筒形
状の蓄積電極を有するキャパシタを形成する際、従来
の、エッチングストッパがなく、エッチング量の変動が
蓄積電極の形状に影響を与えるといった製造方法を用い
ず、蓄積電極の核部分と円筒部分とを多結晶シリコン膜
で電気的に接続するといった方法を用いているので、側
壁の高さが均一となり、容量値にバラツキを生じないキ
ャパシタを形成することができるという効果が得られ
る。

【００６９】また、電極の核と円筒を一定膜厚の導電部
材により行なうので、円筒が脱落し蓄積電極が形成でき
ないといった問題点も生じない。この一定膜厚の導電部
材を蓄積電極の核の側壁に成膜することから自動的に蓄
積電極のサイズを拡大することができ、容量値を増大で
きるといった利点も合せてもっている。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）のそれぞれは、本発明の第１の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図２】（ｄ）〜（ｆ）のそれぞれは、本発明の第１の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図３】（ｇ），（ｈ）のそれぞれは、本発明の第１の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図４】（ａ）〜（ｃ）のそれぞれは、本発明の第２の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図５】（ｄ）〜（ｆ）のそれぞれは、本発明の第２の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図６】（ｇ），（ｈ）のそれぞれは、本発明の第２の
実施例によるキャパシタの製造方法を工程順に示した断
面図である。

【図７】（ａ），（ｂ）のそれぞれは、通常のＤＲＡＭ
に用いられるスタックキヤパシタ型メモリセルの平面図
と断面図である。

【図８】（ａ）〜（ｃ）のそれぞれは、従来のキャパシ
タの製造方法を工程順に示した断面図である。

【図９】（ｄ）〜（ｆ）のそれぞれは、従来のキャパシ
タの製造方法を工程順に示した断面図である。

【図１０】（ｇ）〜（ｉ）のそれぞれは、従来のキャパ
シタの製造方法を工程順に示した断面図である。

【符号の説明】

１０１，４０１ シリコン基板 １０２，４０２ ソース・ドレイン領域 １０３，４０３ 層間絶縁膜 １０５，４０４ 容量コンタクト １０６，４０５ 第１導電部材 １０７，４０６ 第１犠牲層 １０８，４０７ レジスト １０９，４０８ 第２導電部材 １１０，４０９ 第２犠牲層 １１１，４１０ 第３導電部材 １１２，４１１ 容量膜 １１３，４１２ 容量プレート

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【手続補正書】

【提出日】平成６年７月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一主表面上の絶縁体膜に形
   成された開口を通して前記半導体基板に接続される所定
   の形状の導電体と、該導電体上に第１の犠牲層とを積層
   して突起を形成する第１の工程と、 前記導電体の側面を含んで全面を被覆する第１の導電体
   膜を形成し、突出部を得る第２の工程と、 前記第２の工程で得られた突出部の側面部分のみに、第
   ２の犠牲層を形成する第３の工程と、 少なくとも突出部以外の部分で、第１の導電体膜に接触
   するように第２の導電体膜を形成する第４の工程と、 前記絶縁膜、第１の犠牲層および第２の犠牲層が露出す
   るように、前記第１の導電体膜と第２の導電体膜の一部
   を除去する第５の工程と、 前記第１の犠牲層と第２の犠牲層を選択的に除去するこ
   とにより、前記第２の導電体膜が筒状に加工された電極
   を形成する第６の工程とを含むことを特徴とする半導体
   装置の製造方法。