JPH02152274A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH02152274A JPH02152274A JP63307136A JP30713688A JPH02152274A JP H02152274 A JPH02152274 A JP H02152274A JP 63307136 A JP63307136 A JP 63307136A JP 30713688 A JP30713688 A JP 30713688A JP H02152274 A JPH02152274 A JP H02152274A
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- insulating film
- capacitor
- silicon nitride
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダ、イナミック形ランダムアクセスメモリセ
ル（以下、ＤＲＡＭセルという〉等の半導体メモリ装置
の製造方法、特にスタック構造のキャパシタの製造方法
に関するものである。
ル（以下、ＤＲＡＭセルという〉等の半導体メモリ装置
の製造方法、特にスタック構造のキャパシタの製造方法
に関するものである。
（従来の技術）
従来、このような分野の技術としては、■エクステンプ
イツト アブストラクツ オン ザ トワエンティス（
１９８８インターナショナル〉コンファレンス オン
ソリッド ステイト デバイセス アンド マテリアル
ズ ＩｒＥｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ ２０ｔｈ （１９８８Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ ） Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌ ｉ
ｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｈａｔｅｒ
ｉａｌｓ、Ｈ（１９８８−８＞ （米）Ｋｉｓｕ−に＋
ｍｕ ｒａ等［ア ノブル ストレージ キャパシタ
ンスエンラージメント ス１〜ラクチャー ニージング
ア ダブル・スタックド ストレージ ノードイア
ＳＴＣＤＲＡＭセル（Ａ Ｎｏｖｅｌ Ｓｔｏｒａｇｅ
Ｃａｐａｃｉｔａｎｃｅ Ｅｎｌａｒｇｅｍｅｎｔ
５ｔｒｕｃｔｕｒｅ Ｉ）ｓａｎｇ ａ Ｄ。
イツト アブストラクツ オン ザ トワエンティス（
１９８８インターナショナル〉コンファレンス オン
ソリッド ステイト デバイセス アンド マテリアル
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ンスエンラージメント ス１〜ラクチャー ニージング
ア ダブル・スタックド ストレージ ノードイア
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Ｃａｐａｃｉｔａｎｃｅ Ｅｎｌａｒｇｅｍｅｎｔ
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ｕｂｌｅ Ｓｔａｃｋｅｄ−３ｔｏｒａｇｅ Ｎｏｄｅ
ｉｎ ｓｒｃ ＤＲＡＭ ｃｅｌ ｌ ） ＪＰ、５
８１−５８４、■日経マイクロデバイス（１９８８−１
０＞日経ＢＰ社ｒ６４Ｍ ＤＲＡＭもスタックでいけ
るメトＪ Ｐ、８２−８３等に記載されるものがあった
。
ｉｎ ｓｒｃ ＤＲＡＭ ｃｅｌ ｌ ） ＪＰ、５
８１−５８４、■日経マイクロデバイス（１９８８−１
０＞日経ＢＰ社ｒ６４Ｍ ＤＲＡＭもスタックでいけ
るメトＪ Ｐ、８２−８３等に記載されるものがあった
。
第２図は、従来の半導体メモリ装置、例えばスタック構
造のキャパシタを有するＤＲＡＭセル（以下、スタック
型Ｄ ＲＡＭセルという）の概略断面図であり、この図
を用いてその製造方法を説明する。
造のキャパシタを有するＤＲＡＭセル（以下、スタック
型Ｄ ＲＡＭセルという）の概略断面図であり、この図
を用いてその製造方法を説明する。
先ず、Ｐ型シリコン基板］、上にフィールド酸化膜２を
形成した後、基板１上の所定位置にゲート酸化Ｍ３、ゲ
ート電極４およびＮ 拡散層５から成るトランジスタを
形成する。次いで、基板１の全面に絶縁膜６を形成した
後、その絶縁膜６にホトリソグラフィを用いて選択的に
エツチングを施し、コンタクト用の開口部７を形成する
。次に、ＣＶＤ（Ｃｈｅｍｉａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法を用いて基板１の全面にポリシリ
コンを成長させる。このポリシリコンに導電性を与える
ため、不純物として例えばリン（Ｐ）を拡散した後、該
ポリトリコンにホトリソグラフィを用いて選択的にエツ
チングを施し、ポリシリコンから成る蓄積電極（ストレ
ージ・ノード）８を形成する。
形成した後、基板１上の所定位置にゲート酸化Ｍ３、ゲ
ート電極４およびＮ 拡散層５から成るトランジスタを
形成する。次いで、基板１の全面に絶縁膜６を形成した
後、その絶縁膜６にホトリソグラフィを用いて選択的に
エツチングを施し、コンタクト用の開口部７を形成する
。次に、ＣＶＤ（Ｃｈｅｍｉａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法を用いて基板１の全面にポリシリ
コンを成長させる。このポリシリコンに導電性を与える
ため、不純物として例えばリン（Ｐ）を拡散した後、該
ポリトリコンにホトリソグラフィを用いて選択的にエツ
チングを施し、ポリシリコンから成る蓄積電極（ストレ
ージ・ノード）８を形成する。
ＣＶＤ法を用いて基板１の全面にシリコン窒化（Ｓ ｌ
３ Ｎ４ ） ｆＪＡ９を成長させた後、酸化雰囲気
でアニールと呼ばれる加熱操作を行い、シリコン窒化膜
９上に図示しない薄い酸化膜を成長させる。
３ Ｎ４ ） ｆＪＡ９を成長させた後、酸化雰囲気
でアニールと呼ばれる加熱操作を行い、シリコン窒化膜
９上に図示しない薄い酸化膜を成長させる。
さらにその上に、ＣＶＤ法を用いてポリシリコンを成長
させた後、このポリシリコンにリンを拡散し導電性をも
たせる。続いて、前記ポリシリコン、酸化膜およびシリ
コン窒化膜９にホトリソグラフィを用いて選択的にエツ
チングを施し、ポリシリコンから成るプレート電極１０
を形成すると共に、それに応じて酸化膜およびシリコン
窒化ｆｙＡ９をパターニングする。以上の工程により、
蓄積電極８、シリコン窒化膜９、薄い酸化膜、及びプレ
ート電極１０から成るスタック構造を有するキャパシタ
が形成され、そのキャパシタとトランジスタとが開口部
７において接続される。
させた後、このポリシリコンにリンを拡散し導電性をも
たせる。続いて、前記ポリシリコン、酸化膜およびシリ
コン窒化膜９にホトリソグラフィを用いて選択的にエツ
チングを施し、ポリシリコンから成るプレート電極１０
を形成すると共に、それに応じて酸化膜およびシリコン
窒化ｆｙＡ９をパターニングする。以上の工程により、
蓄積電極８、シリコン窒化膜９、薄い酸化膜、及びプレ
ート電極１０から成るスタック構造を有するキャパシタ
が形成され、そのキャパシタとトランジスタとが開口部
７において接続される。
このようなスタック型ＤＲＡＭセルは、１個の電荷転送
制御用トランジスタと１個の電荷蓄積用キャパシタとか
ら成るもので、キャパシタに電荷を蓄積することにより
情報の記憶を行っている。
制御用トランジスタと１個の電荷蓄積用キャパシタとか
ら成るもので、キャパシタに電荷を蓄積することにより
情報の記憶を行っている。
この種のＤＲＡＭセルとしては、他に２次元の平面構造
から成るプレーナ型ＤＲＡＭセルや基板１内に講（トレ
ンチ）を掘りその溝内にキャパシタを形成するＩ−レン
チ型ＤＲＡＭセルがある。このトレンチ型ＤＲＡＭセル
や基板１の上方にキャパシタを積重しな上記スタック型
ＤＲＡＭセルではその構造を３次元化しているため、プ
レーナ型ＤＲＡＭセルに比して単位面積当りの実効的な
キャパシタ容量を増大させることができる。従って、例
えば多数のＤＲＡＭセルの高集積化が要求されるメガビ
ット級のＤＲＡＭにおいては、キャパシタの容量の縮減
化、及びそれに伴う記憶信号の縮小化により発生するＤ
ＲＡＭセルの誤動作やα線によるソフトエラーを低減、
回避することが可能となる。
から成るプレーナ型ＤＲＡＭセルや基板１内に講（トレ
ンチ）を掘りその溝内にキャパシタを形成するＩ−レン
チ型ＤＲＡＭセルがある。このトレンチ型ＤＲＡＭセル
や基板１の上方にキャパシタを積重しな上記スタック型
ＤＲＡＭセルではその構造を３次元化しているため、プ
レーナ型ＤＲＡＭセルに比して単位面積当りの実効的な
キャパシタ容量を増大させることができる。従って、例
えば多数のＤＲＡＭセルの高集積化が要求されるメガビ
ット級のＤＲＡＭにおいては、キャパシタの容量の縮減
化、及びそれに伴う記憶信号の縮小化により発生するＤ
ＲＡＭセルの誤動作やα線によるソフトエラーを低減、
回避することが可能となる。
（発明が解決しようとする課Ｍ）
しかしながら、上記構成のＤ Ｒ，Ａ Ｍセルの製造方
法では、次のような課題があった。
法では、次のような課題があった。
上記構成のＤＲＡＭセルを用いてＤＲＡＭの高集積化を
図ると、それに応じてキャパシタの面積が縮小化され、
これによってキャパシタの容量も縮減されるなめ、ＤＲ
ＡＭセルの誤動作やソフトエラーの発生を、高集積化以
前よりも一段と促すことになる。
図ると、それに応じてキャパシタの面積が縮小化され、
これによってキャパシタの容量も縮減されるなめ、ＤＲ
ＡＭセルの誤動作やソフトエラーの発生を、高集積化以
前よりも一段と促すことになる。
これを解決するための方法としては、例えば、誘電体膜
として機能するシリコン窒化ＷＡ９及び薄い酸化膜を薄
膜化してキャパシタの容量を増大させる方法がある。し
かしながら、このようにすると蓄積電極８、プレート電
極１０間で絶縁耐圧不良（ショート）を惹起こし、延い
てはＤＲＡＭセルの歩留りを低下させるようになるため
、技術的に充分満足できるものではなかった。
として機能するシリコン窒化ＷＡ９及び薄い酸化膜を薄
膜化してキャパシタの容量を増大させる方法がある。し
かしながら、このようにすると蓄積電極８、プレート電
極１０間で絶縁耐圧不良（ショート）を惹起こし、延い
てはＤＲＡＭセルの歩留りを低下させるようになるため
、技術的に充分満足できるものではなかった。
キャパシタの容量を増大させる別の方法としては、高誘
電体材料、例えばＴａ２ ｏ、（タンタルオキサイド）
をシリコン窒化Ｍ９及び薄い酸化膜の代りに用いること
も考えられる。ところが、この場合にはそのＤＲＡＭセ
ルのプロセスに未解明な点が多いため、実用化は非常に
困難である。
電体材料、例えばＴａ２ ｏ、（タンタルオキサイド）
をシリコン窒化Ｍ９及び薄い酸化膜の代りに用いること
も考えられる。ところが、この場合にはそのＤＲＡＭセ
ルのプロセスに未解明な点が多いため、実用化は非常に
困難である。
本発明は、前記従来技術が持っていた課題として、ＤＲ
ＡＭの高集積化に伴うキャパシタの面積の縮少化により
、ＤＲＡＭセルの誤動作やソウトエシーの発生が増大す
る点について解決した半導体メモリ装置の製造方法に関
するものである。
ＡＭの高集積化に伴うキャパシタの面積の縮少化により
、ＤＲＡＭセルの誤動作やソウトエシーの発生が増大す
る点について解決した半導体メモリ装置の製造方法に関
するものである。
（課題を解決するための手段）
前記課題を解決するために、請求項１の発明では、スタ
ック構造を有する半導体メモリ装置の製造方法において
、ゲート電極及び拡散層を有するトランジスタを半導体
基板上に形成する工程と、前記半導体基板上に絶縁膜を
被着した後、前記拡散層上における該絶縁膜を除去して
開口部を形成する工程と、前記開口部を含む前記半導体
基板上に前記絶縁膜とエツチングレートの異なる蓄積電
極を選択的に形成する工程と、等方性エツチング法によ
り前記蓄積電極をマスクにしてその下側の前記絶縁膜に
サイドエツチングを施す工程と、前記蓄積電極の露出面
に誘電体膜を形成すると共に、その誘電体膜の全面にプ
、レート電極を形成する工程とを、順に施すようにした
ものである。
ック構造を有する半導体メモリ装置の製造方法において
、ゲート電極及び拡散層を有するトランジスタを半導体
基板上に形成する工程と、前記半導体基板上に絶縁膜を
被着した後、前記拡散層上における該絶縁膜を除去して
開口部を形成する工程と、前記開口部を含む前記半導体
基板上に前記絶縁膜とエツチングレートの異なる蓄積電
極を選択的に形成する工程と、等方性エツチング法によ
り前記蓄積電極をマスクにしてその下側の前記絶縁膜に
サイドエツチングを施す工程と、前記蓄積電極の露出面
に誘電体膜を形成すると共に、その誘電体膜の全面にプ
、レート電極を形成する工程とを、順に施すようにした
ものである。
請求項２の発明では、請求項１の発明において、前記絶
縁膜は、エツチングレートの異なる複数の膜で積層形成
するようにしたものである。
縁膜は、エツチングレートの異なる複数の膜で積層形成
するようにしたものである。
（作用）
請求項１の発明によれば、以上のように半導体メモリ装
置の製造方法を構成したので、蓄積電極をマスクとして
エツチングされる絶縁膜は、サイドエツチングにより蓄
積電極の下面の一部を露出させ、その領域に誘電体膜の
形成を可能とするため、単位素子面績当りのキャパシタ
の容量を増大させる働きがある。
置の製造方法を構成したので、蓄積電極をマスクとして
エツチングされる絶縁膜は、サイドエツチングにより蓄
積電極の下面の一部を露出させ、その領域に誘電体膜の
形成を可能とするため、単位素子面績当りのキャパシタ
の容量を増大させる働きがある。
請求項２の発明では、エツチングレートの異なる複数の
膜から成る絶縁膜は、例えば蓄積電極側の絶縁膜のエツ
チングレートが極めて大きい場合には、請求項１の発明
と同様の等方性エツチングを施したとき、蓄ｙ電極下面
の露出領域を一段と増大させ、それによって単位素子面
積当りのキャパシタの容量を一層増大させる働きがある
。
膜から成る絶縁膜は、例えば蓄積電極側の絶縁膜のエツ
チングレートが極めて大きい場合には、請求項１の発明
と同様の等方性エツチングを施したとき、蓄ｙ電極下面
の露出領域を一段と増大させ、それによって単位素子面
積当りのキャパシタの容量を一層増大させる働きがある
。
従って、前記課題を解決できるのである。
（実施例）
第１図（ａ）〜（Ｃ）は、本発明の第１の実施例に係る
スタック型ＤＲＡＭセルの製造方法を示す製造工程図で
ある。以下、この図に従って各製造工程を説明する。
スタック型ＤＲＡＭセルの製造方法を示す製造工程図で
ある。以下、この図に従って各製造工程を説明する。
（１）第１図（ａ＞の工程
先ず、例えば面方位（１００）のＰ型シリコン基板１１
上に、フィールド酸化膜１２を形成した後、熱酸化等に
よりゲート酸化膜１３を形成する。
上に、フィールド酸化膜１２を形成した後、熱酸化等に
よりゲート酸化膜１３を形成する。
次いで、ゲート酸化膜１３の上に、ワード線をも兼ねる
ゲート電極１４を、例えばリン等の不純物をドープ（添
加）したポリシリコンで形成した後、ゲート電極１４及
びフィールド酸化膜１２をマスクにしてソース・ドレイ
ン領域となるＮ＋拡散層１５を形成する。
ゲート電極１４を、例えばリン等の不純物をドープ（添
加）したポリシリコンで形成した後、ゲート電極１４及
びフィールド酸化膜１２をマスクにしてソース・ドレイ
ン領域となるＮ＋拡散層１５を形成する。
基板１１の全面に、ＣＶＤ法等を用いて絶縁膜１６、例
えばＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −Ｓｉ Ｉ １ｃ
ａｔｅ −Ｇｌａｓｓ）Ｊｌｉ等の不純物をドープした
シリコン酸化膜を被着形成する。絶縁膜１６は、ゲート
電極１４と後述する蓄積電極１８とを電気的に絶縁分離
するためのもので、通常１０００〜２０００八程度の膜
厚が選ばれるが、本実施例においては、後工程でその膜
１６の一部がエツチングに供されるため、６０００〜８
０００人程度の膜厚に設形成る。
えばＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −Ｓｉ Ｉ １ｃ
ａｔｅ −Ｇｌａｓｓ）Ｊｌｉ等の不純物をドープした
シリコン酸化膜を被着形成する。絶縁膜１６は、ゲート
電極１４と後述する蓄積電極１８とを電気的に絶縁分離
するためのもので、通常１０００〜２０００八程度の膜
厚が選ばれるが、本実施例においては、後工程でその膜
１６の一部がエツチングに供されるため、６０００〜８
０００人程度の膜厚に設形成る。
次に、ホトリソグラフィを用いて拡散層１５上の絶縁膜
１６を選択的に除去し、コンタクト用の開口部１７を形
成した後、さらに基板１１の全面に減圧ＣＶＤ法等によ
り、ポリシリコンを２０００人程度成長させる。このポ
リシリコンに導電性を与えるため、例えば２００店、（
オキシ塩化リン）を拡散源としてリンを５ Ｘ １０２
０ｃ ｍ’程度の濃度でドープする。続いて、ホトリソ
グラフィを用いて該ポリシリコンを選択的に除去し、バ
ターニングを行えば、そのポリシリコンから成る蓄積電
枠１８が形成される。
１６を選択的に除去し、コンタクト用の開口部１７を形
成した後、さらに基板１１の全面に減圧ＣＶＤ法等によ
り、ポリシリコンを２０００人程度成長させる。このポ
リシリコンに導電性を与えるため、例えば２００店、（
オキシ塩化リン）を拡散源としてリンを５ Ｘ １０２
０ｃ ｍ’程度の濃度でドープする。続いて、ホトリソ
グラフィを用いて該ポリシリコンを選択的に除去し、バ
ターニングを行えば、そのポリシリコンから成る蓄積電
枠１８が形成される。
（２）第１図（ｂ）の工程
蓄積電極１８の上面に図示しないレジスト膜をバターニ
ングし、さらにそのレジスト膜及び蓄積電極１８をマス
クとして絶縁膜１６に等方性エツチング、例えばフッ酸
（ＨＦ）溶液を使用したウェットエツチングを施す。す
ると、エツチングの進行につれて絶縁ＷＡ１６が徐々に
Ｍ減りするが、これと共に蓄積電極１８の下側の絶縁膜
１６もサイドエツチングされ、蓄積電極１８の一部が新
たに露出する。
ングし、さらにそのレジスト膜及び蓄積電極１８をマス
クとして絶縁膜１６に等方性エツチング、例えばフッ酸
（ＨＦ）溶液を使用したウェットエツチングを施す。す
ると、エツチングの進行につれて絶縁ＷＡ１６が徐々に
Ｍ減りするが、これと共に蓄積電極１８の下側の絶縁膜
１６もサイドエツチングされ、蓄積電極１８の一部が新
たに露出する。
このときのエツチング量については、後述するプレート
電極２０を被着した際に、蓄積電極、プレート電極２０
等で構成されるキャパシタの側面部において、オーバー
ハング形状、即ち空隙を有する形状が残存しない程度す
れば良い。その理由としては、オーバーハング形状が残
った場合、後工程で形成されたキャパシタの電荷保持特
性が劣化する等の支障が生じるからである。従って、絶
縁膜１６のエツチング量としては、プレート電極２０の
膜厚の２倍程度が望ましい。但し、このような絶縁ｆｉ
１６のエツチング時に蓄積電極１８の下側を多量に露出
できればキャパシタの容量を増大させることができるが
、サイドエツチングのみを選択的に増加させることは困
難なため、できるだけその最適化が図られるようにエツ
チング条件等を制御する必要がある。
電極２０を被着した際に、蓄積電極、プレート電極２０
等で構成されるキャパシタの側面部において、オーバー
ハング形状、即ち空隙を有する形状が残存しない程度す
れば良い。その理由としては、オーバーハング形状が残
った場合、後工程で形成されたキャパシタの電荷保持特
性が劣化する等の支障が生じるからである。従って、絶
縁膜１６のエツチング量としては、プレート電極２０の
膜厚の２倍程度が望ましい。但し、このような絶縁ｆｉ
１６のエツチング時に蓄積電極１８の下側を多量に露出
できればキャパシタの容量を増大させることができるが
、サイドエツチングのみを選択的に増加させることは困
難なため、できるだけその最適化が図られるようにエツ
チング条件等を制御する必要がある。
（３）第１図（Ｃ）の工程
蓄積電極１８上のレジスト膜を除去した後、減圧ＣＶＤ
法等によって基板１１の全面にシリコン窒化膜を１００
人程形成積させれば、蓄積電極１８の露出面が総てその
シリコン窒化膜により被覆される。次に、例えば酸化雰
囲気においてアニールを行い、シリコン窒化股上に図示
しない薄い酸化膜を成長させる。さらにその上に、減圧
ＣＶＤ法等によってポリシリコンを２０００人程度成長
させた後、例えばｐｏｃｕ ３を拡散源としてこのポリ
シリコンにリンを５ Ｘ １０２０ｃ ｍ−３程度の濃
度でドープし、導電性をもたせる。その後、蓄積電極１
８と同様な方法で前記ポリシリコン、薄い酸化膜、及び
シリコン窒化膜をパターニングすることにより、シリコ
ン窒化膜及び薄い酸化膜から成る誘電体膜１つが形成さ
れると共に、ポリシリコンから成るプレート電極２０が
形成される。
法等によって基板１１の全面にシリコン窒化膜を１００
人程形成積させれば、蓄積電極１８の露出面が総てその
シリコン窒化膜により被覆される。次に、例えば酸化雰
囲気においてアニールを行い、シリコン窒化股上に図示
しない薄い酸化膜を成長させる。さらにその上に、減圧
ＣＶＤ法等によってポリシリコンを２０００人程度成長
させた後、例えばｐｏｃｕ ３を拡散源としてこのポリ
シリコンにリンを５ Ｘ １０２０ｃ ｍ−３程度の濃
度でドープし、導電性をもたせる。その後、蓄積電極１
８と同様な方法で前記ポリシリコン、薄い酸化膜、及び
シリコン窒化膜をパターニングすることにより、シリコ
ン窒化膜及び薄い酸化膜から成る誘電体膜１つが形成さ
れると共に、ポリシリコンから成るプレート電極２０が
形成される。
以後、図示しないが、通常のプロセス技術により、全面
に中間絶縁膜、配線用金属パターン、及び保護用絶縁膜
を順に積層状態に形成し、スタック型ＤＲＡＭセルを完
成する。
に中間絶縁膜、配線用金属パターン、及び保護用絶縁膜
を順に積層状態に形成し、スタック型ＤＲＡＭセルを完
成する。
以上のようにして製造されたスタック型ＤＲＡＭセルで
は、グーｌ−電極１４及びＮ 拡散層１５で電荷転送制
御用のＭＯＳトランジスタが構成されると共に、蓄積電
極１８、誘電体１１１９及びプレート電極２０で電荷蓄
積用のキャパシタが構成され、そのキャパシタとＭｏＳ
トランジスタとが開口部１７で接続されている。そして
、ＭＯＳトランジスタをオン、オフ制御することにより
、キャパシタに対する情報の書込み、読出しが行える。
は、グーｌ−電極１４及びＮ 拡散層１５で電荷転送制
御用のＭＯＳトランジスタが構成されると共に、蓄積電
極１８、誘電体１１１９及びプレート電極２０で電荷蓄
積用のキャパシタが構成され、そのキャパシタとＭｏＳ
トランジスタとが開口部１７で接続されている。そして
、ＭＯＳトランジスタをオン、オフ制御することにより
、キャパシタに対する情報の書込み、読出しが行える。
第１の実施例では、次のような利点を有している。
蓄積電極１８の上面及び側面だけでなく、その下面にお
いても誘電体膜１９を形成し、電荷蓄積用のキャパシタ
として活用するようにしたので、ＤＲＡＭセルの単位セ
ル面積当りのキャパシタ容量を増大させることが可能と
なり、それによってＤＲＡＩＶＩの高集積化が図れるば
かりでなく、従来のＤＲＡＭセルに比して、ＤＲＡＭセ
ルの誤動作やソウトエラーの発生を低減する効果も期待
できる。さらに、従来の製造工程に対して何ら複雑な製
造工程を必要としないので、その作業性に関しても状態
と殆ど同様な信頼性が確保できるという効果も期待でき
る。
いても誘電体膜１９を形成し、電荷蓄積用のキャパシタ
として活用するようにしたので、ＤＲＡＭセルの単位セ
ル面積当りのキャパシタ容量を増大させることが可能と
なり、それによってＤＲＡＩＶＩの高集積化が図れるば
かりでなく、従来のＤＲＡＭセルに比して、ＤＲＡＭセ
ルの誤動作やソウトエラーの発生を低減する効果も期待
できる。さらに、従来の製造工程に対して何ら複雑な製
造工程を必要としないので、その作業性に関しても状態
と殆ど同様な信頼性が確保できるという効果も期待でき
る。
次に、本発明の第２の実施例について説明する。
第３図（ａ）〜（ｃ）は本発明の第２の実施例に係るス
タック型ＤＲＡＭセルの製造方法を示す製造工程図であ
り、第１１図（ａ）〜（ｃ）中の要素と共通の要素には
同一の符号が付されている。
タック型ＤＲＡＭセルの製造方法を示す製造工程図であ
り、第１１図（ａ）〜（ｃ）中の要素と共通の要素には
同一の符号が付されている。
（ｉ）第３図（ａ）の工程
先ず、第１図（ａ）の工程と同様の処理を行い、基板１
１上に、フィールド酸化膜１２、ゲート酸化Ｍ１３、ゲ
ート電極１４及びＮ 拡散層１５を順次形成した後、Ｃ
ＶＤ法等を用いて絶縁［１６−１、例えば不純物を含有
しないＣＶＤシリコン酸化膜を基板１１の全面に被着す
る。次いでその全面に、ＣＶＤ法等を用いて絶縁ｐＡ１
６−２、例えば１０〜１８ｗｔ％のリンを含有するＰＳ
Ｇ膜を被着する。絶縁膜１６−１と絶縁［１６−２は、
後工程で両者にエツチングを施す際に、エツチングレー
トが異なるような膜、例えば絶縁膜１６−１のエツチン
グレートは絶縁Ｍ１６−２のそれに対して極端に小さい
ものとして設定する。
１上に、フィールド酸化膜１２、ゲート酸化Ｍ１３、ゲ
ート電極１４及びＮ 拡散層１５を順次形成した後、Ｃ
ＶＤ法等を用いて絶縁［１６−１、例えば不純物を含有
しないＣＶＤシリコン酸化膜を基板１１の全面に被着す
る。次いでその全面に、ＣＶＤ法等を用いて絶縁ｐＡ１
６−２、例えば１０〜１８ｗｔ％のリンを含有するＰＳ
Ｇ膜を被着する。絶縁膜１６−１と絶縁［１６−２は、
後工程で両者にエツチングを施す際に、エツチングレー
トが異なるような膜、例えば絶縁膜１６−１のエツチン
グレートは絶縁Ｍ１６−２のそれに対して極端に小さい
ものとして設定する。
次いで、絶縁膜１６−１．１６−２を選択的に除去して
開口部１７を形成した後、第１図（ａ）の工程と同様の
処理により蓄積電極１８を形成する。
開口部１７を形成した後、第１図（ａ）の工程と同様の
処理により蓄積電極１８を形成する。
（ｉｉ）第３図（ｂ）の工程
第１図（ｂ）の工程と同様に、蓄積電極１８とその上に
形成された図示しないレジスト膜をマスクとして、絶縁
膜１６−１．１６−２に対して等方性エツチング、例え
ばフッ酸溶液を用いたウェットエツチングを施す。これ
により、絶縁ｐＡ１６＝２のエツチングが絶縁膜１６−
１のそれよりも速く進行し、フィールド酸化ＪＩＩＫ１
２やゲート電極１４上に充分絶縁膜１６−１が残存した
状態で、蓄積電極１８の下側の絶縁膜１６−２が十分に
サイドエツチングされる。この場合、絶縁膜１６−１と
絶縁ｐＩＡ１６−２との双方を合わせたエツチング量は
、前記絶縁膜１６と同様にプレート電極２０の膜厚の２
倍程度として設定する。
形成された図示しないレジスト膜をマスクとして、絶縁
膜１６−１．１６−２に対して等方性エツチング、例え
ばフッ酸溶液を用いたウェットエツチングを施す。これ
により、絶縁ｐＡ１６＝２のエツチングが絶縁膜１６−
１のそれよりも速く進行し、フィールド酸化ＪＩＩＫ１
２やゲート電極１４上に充分絶縁膜１６−１が残存した
状態で、蓄積電極１８の下側の絶縁膜１６−２が十分に
サイドエツチングされる。この場合、絶縁膜１６−１と
絶縁ｐＩＡ１６−２との双方を合わせたエツチング量は
、前記絶縁膜１６と同様にプレート電極２０の膜厚の２
倍程度として設定する。
（ｉｉｉ＞第３図（Ｃ）の工程
第１図（Ｃ）の工程と同様の処理を行い、蓄積電極１９
、プレート電極２０を形成した後、全面に図示しない中
間絶縁膜、配線用金属パターン、及び保護用絶縁膜を順
次積層状態に形成すれば、所望のスタック型ＤＲＡＭセ
ルが得られる。
、プレート電極２０を形成した後、全面に図示しない中
間絶縁膜、配線用金属パターン、及び保護用絶縁膜を順
次積層状態に形成すれば、所望のスタック型ＤＲＡＭセ
ルが得られる。
このような製造方法にしても、前記第１の実施例とほぼ
同様の効果が得られる。さらにこの場合には、絶縁膜１
６−１．１６−２をエラングレートの異なる複数（例え
ば、２層）の膜で積層形成したことにより、蓄積電極１
８下面の露出領域を一層増大さぜ、それによってキャパ
シタとしての活用領域を一段と増大させることが可能と
なる。
同様の効果が得られる。さらにこの場合には、絶縁膜１
６−１．１６−２をエラングレートの異なる複数（例え
ば、２層）の膜で積層形成したことにより、蓄積電極１
８下面の露出領域を一層増大さぜ、それによってキャパ
シタとしての活用領域を一段と増大させることが可能と
なる。
そのため、ＤＲＡＭの高集積化、及びＤＲＡＭセルの誤
動作やソウトエラーの発生の低減化が前記第１．の実施
例以上に期待できる。また、絶縁膜１６−２のサイドエ
ツチングが行われても絶縁膜１６−１は殆どエツチング
されないので、キャパシタとゲート電極１４との良好な
絶縁状態を維持することが可能である。
動作やソウトエラーの発生の低減化が前記第１．の実施
例以上に期待できる。また、絶縁膜１６−２のサイドエ
ツチングが行われても絶縁膜１６−１は殆どエツチング
されないので、キャパシタとゲート電極１４との良好な
絶縁状態を維持することが可能である。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
■ 基板１１としてＰ型シリコンに代えて、Ｎ型シリコ
ンを用いてもよい。この場合、Ｎ 拡散層１５を拡散層
に変更すればよい。また、基板１１として、エピタキシ
ャル成長法等によって成長されたウェル層を有する半導
体を用いることも可能である。また、ゲート酸化Ｊｌｉ
１３を他の絶縁膜で置き換えたり、ゲート電極１４をポ
リシリコン以外の他の導電性材料で形成してもよい。
ンを用いてもよい。この場合、Ｎ 拡散層１５を拡散層
に変更すればよい。また、基板１１として、エピタキシ
ャル成長法等によって成長されたウェル層を有する半導
体を用いることも可能である。また、ゲート酸化Ｊｌｉ
１３を他の絶縁膜で置き換えたり、ゲート電極１４をポ
リシリコン以外の他の導電性材料で形成してもよい。
■ 蓄積電極１８及びプレート電極２０はポリシリコン
以外の他の導電性材料で形成したり、誘電体ｆｌ！１９
に用いたシリコン窒化膜をそれ以外のシリコン酸化膜等
の他の材料に変更してもよい。
以外の他の導電性材料で形成したり、誘電体ｆｌ！１９
に用いたシリコン窒化膜をそれ以外のシリコン酸化膜等
の他の材料に変更してもよい。
■ 絶縁膜１６．１６−１．１６−２は、３層以上の複
数の膜で形成してもよい。また、上記第１の実施例にお
いて、蓄積電極１８に対してエツチングの選択性を有す
るものであれば、ＰＳＧ膜から成る絶縁膜１６にＢＳＧ
（Ｂｏｌｏｎ −３ｉｌｉｃａｔｅ −ＧＩａＳＳ
）等の他の材料のものを用いることも可能である。上記
第２の実施例において、絶縁膜１６−２のエツチングレ
ートが絶縁ＷＡ１６−１のそれに対して著しく小さい関
係が成り立てば、絶縁膜１６−１．１６−２に他の材質
のものを用いてもよい。
数の膜で形成してもよい。また、上記第１の実施例にお
いて、蓄積電極１８に対してエツチングの選択性を有す
るものであれば、ＰＳＧ膜から成る絶縁膜１６にＢＳＧ
（Ｂｏｌｏｎ −３ｉｌｉｃａｔｅ −ＧＩａＳＳ
）等の他の材料のものを用いることも可能である。上記
第２の実施例において、絶縁膜１６−２のエツチングレ
ートが絶縁ＷＡ１６−１のそれに対して著しく小さい関
係が成り立てば、絶縁膜１６−１．１６−２に他の材質
のものを用いてもよい。
■ 絶縁Ｊ’Ｂｔ１６，１６−１．１６−２のエツチン
グは等方性エツチングであれば、ウェットエツチングに
代えてドライエツチングを利用してもよい。
グは等方性エツチングであれば、ウェットエツチングに
代えてドライエツチングを利用してもよい。
■ 上記第１．第２の実施例において、絶縁膜１６．１
６−１．１６−２のエツチング時に蓄積電極１８と共に
マスクとして用いたレジスト膜は必ずしも必要ではない
。
６−１．１６−２のエツチング時に蓄積電極１８と共に
マスクとして用いたレジスト膜は必ずしも必要ではない
。
■ 本発明は、１トランジスタを有するＤＲＡＭセル以
外の複数トランジスタを有するＤ Ｒ，Ａ Ｍセル等の
半導体メモリ装置にも適用できるし、トランジスタはＭ
ＯＳトランジスタ以外の他の形式のトランジスタを形成
するようにしてもよい。
外の複数トランジスタを有するＤ Ｒ，Ａ Ｍセル等の
半導体メモリ装置にも適用できるし、トランジスタはＭ
ＯＳトランジスタ以外の他の形式のトランジスタを形成
するようにしてもよい。
（発明の効果）
以上詳細に説明したように、請求項１の発明によれば、
蓄積電極の下面にも誘電体膜を形成してキャパシタとし
て活用するようにしたので、半導体メモリ装置の単位面
積当りのキャパシタ容量を増大できるようになり、それ
によって高集積化が図れるばかりでなく、半導体メモリ
装置の誤動作やソウトエラーの発生を著しく低減できる
。
蓄積電極の下面にも誘電体膜を形成してキャパシタとし
て活用するようにしたので、半導体メモリ装置の単位面
積当りのキャパシタ容量を増大できるようになり、それ
によって高集積化が図れるばかりでなく、半導体メモリ
装置の誤動作やソウトエラーの発生を著しく低減できる
。
請求項２の発明では、絶縁膜をエツチングレートの異な
る複数の膜で形成するようにしなので、蓄積電極の下面
に形成する誘電体膜を請求項１の発明よりも一層増大さ
せることが可能となり、−段とキャパシタ容量の増大化
が図れる。また、絶縁膜によるキャパシタとゲート電極
との十分な電気的絶縁性も保持できる。
る複数の膜で形成するようにしなので、蓄積電極の下面
に形成する誘電体膜を請求項１の発明よりも一層増大さ
せることが可能となり、−段とキャパシタ容量の増大化
が図れる。また、絶縁膜によるキャパシタとゲート電極
との十分な電気的絶縁性も保持できる。
以」ユの請求項１．請求項２の発明は、従来の製造工程
に比して、何ら複雑な製造工程を必要とせずに行うこと
ができるものである。
に比して、何ら複雑な製造工程を必要とせずに行うこと
ができるものである。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例に係る半
導体メモリ装置の製造方法を示す製造工程図、第２図は
従来の半導体メモリ装置の概略断面図、第３図（ａ）〜
（Ｃ）は本発明の第２の実施例に係る半導体メモリ装置
の製造方法を示す製造工程図である。 １１・・・・・・半導体基板、１４・・・・・・ゲート
電極、１５・・・・・・Ｎ 拡散層、１６．１６−１．
１６−２・・・・・絶縁膜、１７・・・・・・開口部、
１８・・・・・・蓄積電極、１９・・・・・・誘電体膜
、２０・・・・・・プレート電極。
導体メモリ装置の製造方法を示す製造工程図、第２図は
従来の半導体メモリ装置の概略断面図、第３図（ａ）〜
（Ｃ）は本発明の第２の実施例に係る半導体メモリ装置
の製造方法を示す製造工程図である。 １１・・・・・・半導体基板、１４・・・・・・ゲート
電極、１５・・・・・・Ｎ 拡散層、１６．１６−１．
１６−２・・・・・絶縁膜、１７・・・・・・開口部、
１８・・・・・・蓄積電極、１９・・・・・・誘電体膜
、２０・・・・・・プレート電極。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極及び拡散層を有するトランジスタを半導
体基板上に形成する工程と、 前記半導体基板上に絶縁膜を被着した後、前記拡散層上
における該絶縁膜を除去して開口部を形成する工程と、 前記開口部を含む前記半導体基板上に前記絶縁膜とエッ
チングレートの異なる蓄積電極を選択的に形成する工程
と、 等方性エッチング法により前記蓄積電極をマスクにして
その下側の前記絶縁膜にサイドエッチングを施す工程と
、 前記蓄積電極の露出面に誘電体膜を形成すると共に、そ
の誘電体膜の全面にプレート電極を形成する工程とを、 順に施すことを特徴とする半導体メモリ装置の製造方法
。 ２、請求項１記載の半導体メモリ装置の製造方法におい
て、 前記絶縁膜は、エッチングレートの異なる複数の膜で積
層形成する半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307136A JPH02152274A (ja) | 1988-12-05 | 1988-12-05 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307136A JPH02152274A (ja) | 1988-12-05 | 1988-12-05 | 半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152274A true JPH02152274A (ja) | 1990-06-12 |
Family
ID=17965467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307136A Pending JPH02152274A (ja) | 1988-12-05 | 1988-12-05 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152274A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281655A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| JPH04236457A (ja) * | 1991-01-18 | 1992-08-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5219778A (en) * | 1990-10-16 | 1993-06-15 | Micron Technology, Inc. | Stacked V-cell capacitor |
| US5236855A (en) * | 1990-11-06 | 1993-08-17 | Micron Technology, Inc. | Stacked V-cell capacitor using a disposable outer digit line spacer |
| JPH05235292A (ja) * | 1992-02-19 | 1993-09-10 | Fujitsu Ltd | フィン構造体の製造方法 |
-
1988
- 1988-12-05 JP JP63307136A patent/JPH02152274A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281655A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| US5219778A (en) * | 1990-10-16 | 1993-06-15 | Micron Technology, Inc. | Stacked V-cell capacitor |
| US5236855A (en) * | 1990-11-06 | 1993-08-17 | Micron Technology, Inc. | Stacked V-cell capacitor using a disposable outer digit line spacer |
| JPH04236457A (ja) * | 1991-01-18 | 1992-08-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05235292A (ja) * | 1992-02-19 | 1993-09-10 | Fujitsu Ltd | フィン構造体の製造方法 |
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