JPH04236457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04236457A JPH04236457A JP3004717A JP471791A JPH04236457A JP H04236457 A JPH04236457 A JP H04236457A JP 3004717 A JP3004717 A JP 3004717A JP 471791 A JP471791 A JP 471791A JP H04236457 A JPH04236457 A JP H04236457A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- insulating layer
- conductive
- semiconductor substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052681 coesite Inorganic materials 0.000 abstract description 6
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 229910052682 stishovite Inorganic materials 0.000 abstract description 6
- 229910052905 tridymite Inorganic materials 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，フィン型のキャパシタ
電極を有するＤＲＡＭまたは該ＤＲＡＭを備えた半導体
装置に関する。
電極を有するＤＲＡＭまたは該ＤＲＡＭを備えた半導体
装置に関する。
【０００２】
【従来の技術】フィン型のキャパシタ電極を有するＤＲ
ＡＭは， 高密度化にともなって， キャパシタ電極を
構成する導電層が薄膜化される傾向にある。これは，
高密度化にともなって， キャパシタ電極の配置に割当
られる面積の余裕度が小さくなり， 高精度のパターニ
ングを必要とされるようになったためである。
ＡＭは， 高密度化にともなって， キャパシタ電極を
構成する導電層が薄膜化される傾向にある。これは，
高密度化にともなって， キャパシタ電極の配置に割当
られる面積の余裕度が小さくなり， 高精度のパターニ
ングを必要とされるようになったためである。
【０００３】
【発明が解決しようとする課題】その結果， フィン型
のキャパシタ電極が撓んでしまい， キャパシタ電極相
互間またはキャパシタ電極と基板間に対向電極等が埋め
込まれ難くなるという問題が生じていた。これを図４を
参照して具体的に説明する。
のキャパシタ電極が撓んでしまい， キャパシタ電極相
互間またはキャパシタ電極と基板間に対向電極等が埋め
込まれ難くなるという問題が生じていた。これを図４を
参照して具体的に説明する。
【０００４】すなわち， 同図（ａ） を参照して，
シリコンウエハ等から成る半導体基板１上に絶縁層２お
よび３を介して， 例えば絶縁層４， 導電層５， 絶
縁層６を順次堆積し， これらに， 半導体基板１を表
出する開口を形成したのち， 第２の導電層７を堆積す
る。次いで， 導電層７， 絶縁層６および導電層５を
キャパシタ電極の形状にパターニングしたのち， 絶縁
層４および絶縁層６を選択的にエッチングして除去する
。絶縁層３は， このエッチングにおけるストッパーと
して機能する。
シリコンウエハ等から成る半導体基板１上に絶縁層２お
よび３を介して， 例えば絶縁層４， 導電層５， 絶
縁層６を順次堆積し， これらに， 半導体基板１を表
出する開口を形成したのち， 第２の導電層７を堆積す
る。次いで， 導電層７， 絶縁層６および導電層５を
キャパシタ電極の形状にパターニングしたのち， 絶縁
層４および絶縁層６を選択的にエッチングして除去する
。絶縁層３は， このエッチングにおけるストッパーと
して機能する。
【０００５】上記のようにして， 同図（ｂ） に示す
ようにフィン型のキャパシタ電極８が形成される。その
のち， キャパシタ電極８の表面に， 薄い誘電体膜を
形成し， 次いで， 導電層７と導電層５間および導電
層５と半導体基板１間のギャップを， 図示しない導電
層（対向電極）で埋め込む。
ようにフィン型のキャパシタ電極８が形成される。その
のち， キャパシタ電極８の表面に， 薄い誘電体膜を
形成し， 次いで， 導電層７と導電層５間および導電
層５と半導体基板１間のギャップを， 図示しない導電
層（対向電極）で埋め込む。
【０００６】しかしながら， 前述のように， 導電層
５および７が薄膜化されると， 図示のように， フィ
ンの周辺が撓んでしまう。その結果， 前記対向電極の
形成工程において， 導電層５と７等の前記ギャップ内
に導電層が埋め込まれ難くなり， 所定の容量が形成さ
れず， 特性不良が生じる。
５および７が薄膜化されると， 図示のように， フィ
ンの周辺が撓んでしまう。その結果， 前記対向電極の
形成工程において， 導電層５と７等の前記ギャップ内
に導電層が埋め込まれ難くなり， 所定の容量が形成さ
れず， 特性不良が生じる。
【０００７】上記のような導電層５と７の撓みの発生原
因は未だ明らかではないが，フィン構造の導電層５と７
表面に， Ｓｉ３Ｎ４やＳｉＯ２から成る誘電体膜を
形成する際に， 熱的ストレスが生じるためと考えられ
ている。いずれにしても， 薄膜化されたことによって
， 導電層５と７が， 外部応力に抗しきれなくなるた
めである。
因は未だ明らかではないが，フィン構造の導電層５と７
表面に， Ｓｉ３Ｎ４やＳｉＯ２から成る誘電体膜を
形成する際に， 熱的ストレスが生じるためと考えられ
ている。いずれにしても， 薄膜化されたことによって
， 導電層５と７が， 外部応力に抗しきれなくなるた
めである。
【０００８】
【課題を解決するための手段】上記従来の問題点は，
フィン型のキャパシタ電極を有するＤＲＡＭを備えた半
導体装置の製造において， 半導体基板表面に第１の絶
縁層と第１の導電層と第２の絶縁層を順次堆積し， 該
第２の絶縁層と第１の導電層と第１の絶縁層通して前記
半導体基板表面を表出する開口を形成し， 該開口が設
けられた該第２の絶縁層上における延在部と該開口内に
表出する該第１の導電層および該半導体基板表面に接触
する側壁部とを有する第２の導電層を形成し， 少なく
とも該第２の導電層と該第２の絶縁層と該第１の導電層
を順次選択的にエッチングして該開口を包含する所定領
域に該第１および第２の導電層から成るキャパシタ電極
パターンを形成し， 該キャパシタ電極パターンから表
出する前記第１の絶縁層を除去し，さらに，該第１およ
び第２の導電層間に表出する該第１の絶縁層および該第
１の導電層と該半導体基板表面間に表出する該第２の絶
縁層を前記側壁部に接する部分および該側壁部近傍にお
ける前記延在部に接する部分のみを残して除去して該第
１および第２の導電層から成る前記フィン型のキャパシ
タ電極を形成し， 該キャパシタ電極を構成する該第１
および第２の導電層の全表面に誘電体層を形成したのち
該第１の導電層と第２の導電層との間および該第１の導
電層と半導体基板表面との間を埋め込む第３の導電層か
ら成る対向電極を形成する諸工程を含むことを特徴とす
る本発明に係る半導体装置の製造方法によって解決され
る。
フィン型のキャパシタ電極を有するＤＲＡＭを備えた半
導体装置の製造において， 半導体基板表面に第１の絶
縁層と第１の導電層と第２の絶縁層を順次堆積し， 該
第２の絶縁層と第１の導電層と第１の絶縁層通して前記
半導体基板表面を表出する開口を形成し， 該開口が設
けられた該第２の絶縁層上における延在部と該開口内に
表出する該第１の導電層および該半導体基板表面に接触
する側壁部とを有する第２の導電層を形成し， 少なく
とも該第２の導電層と該第２の絶縁層と該第１の導電層
を順次選択的にエッチングして該開口を包含する所定領
域に該第１および第２の導電層から成るキャパシタ電極
パターンを形成し， 該キャパシタ電極パターンから表
出する前記第１の絶縁層を除去し，さらに，該第１およ
び第２の導電層間に表出する該第１の絶縁層および該第
１の導電層と該半導体基板表面間に表出する該第２の絶
縁層を前記側壁部に接する部分および該側壁部近傍にお
ける前記延在部に接する部分のみを残して除去して該第
１および第２の導電層から成る前記フィン型のキャパシ
タ電極を形成し， 該キャパシタ電極を構成する該第１
および第２の導電層の全表面に誘電体層を形成したのち
該第１の導電層と第２の導電層との間および該第１の導
電層と半導体基板表面との間を埋め込む第３の導電層か
ら成る対向電極を形成する諸工程を含むことを特徴とす
る本発明に係る半導体装置の製造方法によって解決され
る。
【０００９】
【作用】フィン型のキャパシタ電極を構成する導電層間
および該導電層と半導体基板表面間の絶縁層を除去する
エッチングにおいて， 図１に示すように， キャパシ
タ電極８のフィン支柱部８１およびその近傍のフィン部
８２に該絶縁層４１および６１を残留させる。従来，
このエッチングは， 前記のように絶縁層４および６（
図３参照）が完全に除去されるように， オーバーエ
ッチングの条件の下で行われていた。本発明のように，
該絶縁層４１および６１をフィン支柱部８１およびそ
の近傍のフィン部８２に選択的に残すことは， 上記エ
ッチング時間を短縮することにより， 容易に達成でき
る。
および該導電層と半導体基板表面間の絶縁層を除去する
エッチングにおいて， 図１に示すように， キャパシ
タ電極８のフィン支柱部８１およびその近傍のフィン部
８２に該絶縁層４１および６１を残留させる。従来，
このエッチングは， 前記のように絶縁層４および６（
図３参照）が完全に除去されるように， オーバーエ
ッチングの条件の下で行われていた。本発明のように，
該絶縁層４１および６１をフィン支柱部８１およびそ
の近傍のフィン部８２に選択的に残すことは， 上記エ
ッチング時間を短縮することにより， 容易に達成でき
る。
【００１０】導電層５および７は， 絶縁層４１および
６１により補強され， 前述のような力による撓みを生
じ難くなる。その結果，導電層５と７間および導電層５
と半導体基板１表面間に対向電極（図示省略）が完全に
埋め込まれ， 所要の容量特性が保証される。
６１により補強され， 前述のような力による撓みを生
じ難くなる。その結果，導電層５と７間および導電層５
と半導体基板１表面間に対向電極（図示省略）が完全に
埋め込まれ， 所要の容量特性が保証される。
【００１１】
【実施例】図２および図３は本発明の実施例の工程説明
図であって， 図２（ａ） に示すように，例えば，
シリコンウエハから成る半導体基板１表面に， 周知の
ＬＯＣＯＳ 法を用いて分離絶縁層１０を形成したのち
， 多結晶シリコンを堆積し， これをパターニングし
てワード線１１を形成する。ワード線１１の一部は，
分離絶縁層１０によって画定された素子領域に形成され
るＭＯＳ トランジスタのゲート電極を構成する。
図であって， 図２（ａ） に示すように，例えば，
シリコンウエハから成る半導体基板１表面に， 周知の
ＬＯＣＯＳ 法を用いて分離絶縁層１０を形成したのち
， 多結晶シリコンを堆積し， これをパターニングし
てワード線１１を形成する。ワード線１１の一部は，
分離絶縁層１０によって画定された素子領域に形成され
るＭＯＳ トランジスタのゲート電極を構成する。
【００１２】次いでワード線１１を覆う絶縁層１２を形
成したのち， 絶縁層１２上にビット線１３を形成する
。ビット線１３は， 絶縁層１２に設けられた開口を通
じて半導体基板１のソース領域に接続されている。
成したのち， 絶縁層１２上にビット線１３を形成する
。ビット線１３は， 絶縁層１２に設けられた開口を通
じて半導体基板１のソース領域に接続されている。
【００１３】次いで， 半導体基板１上に， 例えば，
ＳｉＯ２から成る絶縁層１５（厚さ４００ Å）とＳ
ｉ３Ｎ４から成る絶縁層１６（厚さ４００ Å）とＳｉ
Ｏ２から成る絶縁層１７（厚さ７００ Å）と多結晶シ
リコンから成る導電層１８（厚さ８００ Å）とＳｉＯ
２から成る絶縁層１９（厚さ７００ Å）とを順次堆積
する。これら層の形成は， 周知のＣＶＤ（化学気相成
長）法を適宜用いればよい。
ＳｉＯ２から成る絶縁層１５（厚さ４００ Å）とＳ
ｉ３Ｎ４から成る絶縁層１６（厚さ４００ Å）とＳｉ
Ｏ２から成る絶縁層１７（厚さ７００ Å）と多結晶シ
リコンから成る導電層１８（厚さ８００ Å）とＳｉＯ
２から成る絶縁層１９（厚さ７００ Å）とを順次堆積
する。これら層の形成は， 周知のＣＶＤ（化学気相成
長）法を適宜用いればよい。
【００１４】次いで， 図２（ｂ） に示すように，
半導体基板１のドレイン領域を表出する開口を， 絶縁
層１９から絶縁層１２までの絶縁層および導電層を通じ
て形成したのち， 半導体基板１上に， 例えば多結晶
シリコンから成る導電層２０（厚さ８００ Å）を形成
する。上記開口の形成は， 周知のリソグラフ技術を適
宜用いて行えばよい。また， 導電層２０の形成は，
周知のＣＶＤ 法を用いて行う。これにより， 前記開
口の内壁には， 導電層２０から成る側壁部２１が形成
される。導電層２０は側壁部２１により， 導電層１８
および半導体基板１表面と接続される。
半導体基板１のドレイン領域を表出する開口を， 絶縁
層１９から絶縁層１２までの絶縁層および導電層を通じ
て形成したのち， 半導体基板１上に， 例えば多結晶
シリコンから成る導電層２０（厚さ８００ Å）を形成
する。上記開口の形成は， 周知のリソグラフ技術を適
宜用いて行えばよい。また， 導電層２０の形成は，
周知のＣＶＤ 法を用いて行う。これにより， 前記開
口の内壁には， 導電層２０から成る側壁部２１が形成
される。導電層２０は側壁部２１により， 導電層１８
および半導体基板１表面と接続される。
【００１５】次いで， 図２（ｃ） に示すように，
周知のリソグラフ技術を用いて， 導電層２０と絶縁層
１９と導電層１８を順次エッチングし， 前記開口を含
む領域にキャパシタ電極パターンを形成する。このエッ
チングにおいて， 絶縁層１７までをパターニングして
も差支えない。
周知のリソグラフ技術を用いて， 導電層２０と絶縁層
１９と導電層１８を順次エッチングし， 前記開口を含
む領域にキャパシタ電極パターンを形成する。このエッ
チングにおいて， 絶縁層１７までをパターニングして
も差支えない。
【００１６】次いで， 図３（ｄ） に示すように，
等方性のエッチング法により， 導電層２０と１８間に
残留する絶縁層１９および導電層１８と半導体基板１間
に存在する絶縁層１７の大部分を除去する。このエッチ
ングは， 絶縁層１９と１７がＳｉＯ２から成る場合に
は， 弗酸（ＨＦ）溶液を用いるウエットエッチングに
より行うことができ， Ｓｉ３Ｎ４から成る絶縁層１
６がストッパーとして機能する。
等方性のエッチング法により， 導電層２０と１８間に
残留する絶縁層１９および導電層１８と半導体基板１間
に存在する絶縁層１７の大部分を除去する。このエッチ
ングは， 絶縁層１９と１７がＳｉＯ２から成る場合に
は， 弗酸（ＨＦ）溶液を用いるウエットエッチングに
より行うことができ， Ｓｉ３Ｎ４から成る絶縁層１
６がストッパーとして機能する。
【００１７】本発明においては， 側壁部２１および側
壁部２１近傍における導電層２０および１８に絶縁層１
９と１７が残るように， 上記エッチングを制御する。 絶縁層１９および１７が前記層厚を有するＳｉＯ２から
成る場合， ＨＦ溶液を用いるウエットエッチング時間
を， 従来は側壁部２１から絶縁層１９および１７を完
全に除去するために３００ 秒程度行っていたが， 本
発明においては， この時間を１／３ 程度に短縮し，
１００秒程度とする。これにより， 側壁部２１とその
近傍に絶縁層１９および１７を選択的に残留させること
ができる。
壁部２１近傍における導電層２０および１８に絶縁層１
９と１７が残るように， 上記エッチングを制御する。 絶縁層１９および１７が前記層厚を有するＳｉＯ２から
成る場合， ＨＦ溶液を用いるウエットエッチング時間
を， 従来は側壁部２１から絶縁層１９および１７を完
全に除去するために３００ 秒程度行っていたが， 本
発明においては， この時間を１／３ 程度に短縮し，
１００秒程度とする。これにより， 側壁部２１とその
近傍に絶縁層１９および１７を選択的に残留させること
ができる。
【００１８】次いで， 例えば周知の熱酸化法により，
図３（ｅ） に示すように， 導電層１８および２０
の露出表面に厚さ約７０Åの誘電体膜３０を形成したの
ち， 周知のＣＶＤ 法を用いて， 半導体基板１上に
， 例えば多結晶シリコンから成る導電層４０（厚さ１
５００Å）を堆積する。これにより， 導電層２０と１
８間および導電層１８と半導体基板１間のギャップに，
導電層４０から成る対向電極が完全に埋め込まる。
図３（ｅ） に示すように， 導電層１８および２０
の露出表面に厚さ約７０Åの誘電体膜３０を形成したの
ち， 周知のＣＶＤ 法を用いて， 半導体基板１上に
， 例えば多結晶シリコンから成る導電層４０（厚さ１
５００Å）を堆積する。これにより， 導電層２０と１
８間および導電層１８と半導体基板１間のギャップに，
導電層４０から成る対向電極が完全に埋め込まる。
【００１９】
【発明の効果】本発明によれば， 上記説明のようにし
て側壁部２１等に残留させた絶縁層１９および１７によ
り， 導電層２０および導電層１８は， 誘電体膜３０
の生成時における熱的ストレスに抗する強度が付与され
， 撓みを生じず， したがって， 所定の容量特性を
有するＤＲＡＭの製造歩留りを向上可能とする効果があ
る。
て側壁部２１等に残留させた絶縁層１９および１７によ
り， 導電層２０および導電層１８は， 誘電体膜３０
の生成時における熱的ストレスに抗する強度が付与され
， 撓みを生じず， したがって， 所定の容量特性を
有するＤＲＡＭの製造歩留りを向上可能とする効果があ
る。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の工程説明図（その１）
【
図３】 本発明の実施例の工程説明図（その２）
図３】 本発明の実施例の工程説明図（その２）
【図
４】 従来の問題点説明図
４】 従来の問題点説明図
１ 半導体基板
２， ３， ４，６，１２， １５， １６， １７，
１９， ４１， ６１ 絶縁層５， ７， １８，
２０， ４０ 導電層８ キャパシタ電極 １０ 分離絶縁層 １１ ワード線 １３ ビット線 ２１ 側壁部 ３０ 誘電体膜 ８１ フィン支柱部 ８２ フィン部
１９， ４１， ６１ 絶縁層５， ７， １８，
２０， ４０ 導電層８ キャパシタ電極 １０ 分離絶縁層 １１ ワード線 １３ ビット線 ２１ 側壁部 ３０ 誘電体膜 ８１ フィン支柱部 ８２ フィン部
Claims (1)
- 【請求項１】 フィン型のキャパシタ電極を有するＤ
ＲＡＭを備えた半導体装置の製造方法であって， 半導
体基板表面に第１の絶縁層と第１の導電層と第２の絶縁
層を順次堆積する工程と，該第２の絶縁層と第１の導電
層と第１の絶縁層通して前記半導体基板表面を表出する
開口を形成する工程と，該開口が設けられた該第２の絶
縁層上における延在部と該開口内に表出する該第１の導
電層および該半導体基板表面に接触する側壁部とを有す
る第２の導電層を形成する工程と，少なくとも該第２の
導電層と該第２の絶縁層と該第１の導電層を順次選択的
にエッチングして該開口を包含する所定領域に該第１お
よび第２の導電層から成るキャパシタ電極パターンを形
成する工程と，該キャパシタ電極パターンから表出する
前記第１の絶縁層を除去し，さらに，該第１および第２
の導電層間に表出する該第１の絶縁層および該第１の導
電層と該半導体基板表面間に表出する該第２の絶縁層を
前記側壁部に接する部分および該側壁部近傍における前
記延在部に接する部分のみを残して除去して該第１およ
び第２の導電層から成る前記フィン型のキャパシタ電極
を形成する工程と，該キャパシタ電極を構成する該第１
および第２の導電層の全表面に誘電体層を形成したのち
該第１の導電層と第２の導電層との間および該第１の導
電層と半導体基板表面との間を埋め込む第３の導電層か
ら成る対向電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004717A JP2569969B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004717A JP2569969B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236457A true JPH04236457A (ja) | 1992-08-25 |
| JP2569969B2 JP2569969B2 (ja) | 1997-01-08 |
Family
ID=11591636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004717A Expired - Fee Related JP2569969B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569969B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240949A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | メモリ装置 |
| JPH02152274A (ja) * | 1988-12-05 | 1990-06-12 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
| JPH02246260A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1991
- 1991-01-18 JP JP3004717A patent/JP2569969B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240949A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | メモリ装置 |
| JPH02152274A (ja) * | 1988-12-05 | 1990-06-12 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
| JPH02246260A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569969B2 (ja) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2780156B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH07109876B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100309614B1 (ko) | Dram셀용저장캐패시터제조방법 | |
| JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2728389B2 (ja) | 半導体メモリ素子のキャパシタ製造方法 | |
| JPH08330539A (ja) | 半導体装置の製造方法 | |
| JPS6384149A (ja) | 半導体メモリの製造方法 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| JP2795252B2 (ja) | 半導体装置の製造方法 | |
| JPH04236457A (ja) | 半導体装置の製造方法 | |
| JPH11274434A (ja) | 半導体装置及びその製造方法 | |
| JP2773613B2 (ja) | 半導体装置の製造方法 | |
| US6303491B1 (en) | Method for fabricating self-aligned contact hole | |
| JP3271090B2 (ja) | 半導体装置の製法 | |
| KR100419748B1 (ko) | 반도체소자의제조방법 | |
| JPH11214678A (ja) | 半導体装置およびその製造方法 | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 | |
| JP3166750B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100328824B1 (ko) | 커패시터 제조방법 | |
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| KR0140476B1 (ko) | 반도체 소자의 저장전극 제조방법 | |
| KR100190304B1 (ko) | 반도체 메모리소자 제조방법 | |
| JP2694777B2 (ja) | 半導体装置の製造方法 | |
| CN115223874A (zh) | 半导体结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960820 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |