JP2694777B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2694777B2 JP2694777B2 JP3016277A JP1627791A JP2694777B2 JP 2694777 B2 JP2694777 B2 JP 2694777B2 JP 3016277 A JP3016277 A JP 3016277A JP 1627791 A JP1627791 A JP 1627791A JP 2694777 B2 JP2694777 B2 JP 2694777B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】従来のスタックトセル型容量蓄積電極の
形成方法を図面を参照して説明する。
形成方法を図面を参照して説明する。
【０００３】まず、図１２に示すようにシリコン基板１
上の酸化シリコン膜２ａ，２ｂ上に第１の多結晶シリコ
ン膜（ゲート電極３ａ，３ｂ）と第２の酸化シリコン膜
４ａ，４ｂから成るゲート電極部を形成した後、第３の
酸化シリコン膜５を形成し、ホトレジスト膜１４をマス
クとして、コンタクトホール１５を形成する。
上の酸化シリコン膜２ａ，２ｂ上に第１の多結晶シリコ
ン膜（ゲート電極３ａ，３ｂ）と第２の酸化シリコン膜
４ａ，４ｂから成るゲート電極部を形成した後、第３の
酸化シリコン膜５を形成し、ホトレジスト膜１４をマス
クとして、コンタクトホール１５を形成する。
【０００４】次に図１３に示すように、第２の多結晶シ
リコン膜１７を形成し、ホトレジスト膜１６をホトリソ
グラフィ技術により、容量蓄積電極のパターンに形成
し、エッチングを行なうことにより、図１４に示すよう
な容量蓄積電極１８を形成する。
リコン膜１７を形成し、ホトレジスト膜１６をホトリソ
グラフィ技術により、容量蓄積電極のパターンに形成
し、エッチングを行なうことにより、図１４に示すよう
な容量蓄積電極１８を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の容量蓄
積電極の形成方法では、容量蓄積電極とシリコン基板と
のコンタクトホールの形成時と容量蓄積電極の形成時に
異なった２種類のホトマスクを使用していた。このた
め、図１５に示すように、容量蓄積電極１８を形成する
ためのホトレジスト膜１６の端が、アライメント時のず
れによりコンタクトホール１５の内側になった場合、容
量蓄積電極１８形成時のエッチングの際にシリコン基板
１がエッチングされ、溝１９が発生するという問題点が
あった。
積電極の形成方法では、容量蓄積電極とシリコン基板と
のコンタクトホールの形成時と容量蓄積電極の形成時に
異なった２種類のホトマスクを使用していた。このた
め、図１５に示すように、容量蓄積電極１８を形成する
ためのホトレジスト膜１６の端が、アライメント時のず
れによりコンタクトホール１５の内側になった場合、容
量蓄積電極１８形成時のエッチングの際にシリコン基板
１がエッチングされ、溝１９が発生するという問題点が
あった。
【０００６】また図１６に示すように、多結晶シリコン
膜堆積の段差が大きいため、容量蓄積電極１８形成用の
エッチング時に、多結晶シリコンの残滓２０が発生しや
すいという問題点があった。
膜堆積の段差が大きいため、容量蓄積電極１８形成用の
エッチング時に、多結晶シリコンの残滓２０が発生しや
すいという問題点があった。
【０００７】さらに多結晶シリコンの残滓を取るため
に、オーバーエッチを行なった場合、図１７，図１８に
示すようにホトレジスト膜１６に対し、容量蓄積電極に
サイドエッチが発生する（図１７）、あるいは容量蓄積
電極の形状が逆テーパーになる（図１８）といった問題
点があった。
に、オーバーエッチを行なった場合、図１７，図１８に
示すようにホトレジスト膜１６に対し、容量蓄積電極に
サイドエッチが発生する（図１７）、あるいは容量蓄積
電極の形状が逆テーパーになる（図１８）といった問題
点があった。
【０００８】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、半導体基板の表面に形成された第１の酸
化シリコン膜上に第１の導電膜と第２の酸化シリコン膜
を順次に堆積し、パターニングを行いゲート電極を形成
する工程と、第３の酸化シリコン膜，窒化シリコン膜お
よび第４の酸化シリコン膜を順次に堆積する工程と、前
記ゲート電極とその近傍の上方に開孔を有するレジスト
膜を形成する工程と、前記開孔部の第４の酸化シリコン
膜および窒化シリコン膜を順次に除去して容量蓄積電極
領域を形成した後第３の酸化シリコン膜を異方性エッチ
ングすることにより前記ゲート電極の側面に前記第３の
酸化シリコン膜の側壁を残してコンタクトホールを形成
する工程と、第２の導電膜を前記容量蓄積電極領域およ
びコンタクトホールを埋めるとともに前記第４の酸化シ
リコン膜上に堆積する工程と、前記コンタクトホール部
に第２の導電膜を残して他は除去する工程と、前記第４
の酸化シリコン膜と窒化シリコン膜を除去して容量蓄積
電極を形成する工程とを有するというものである。本発
明第２の半導体装置の製造方法は、半導体基板の表面に
形成された第１の酸化シリコン膜上に第１の導電膜と第
２の酸化シリコン膜を順次に堆積し、パターニングを行
いゲート電極を形成する工程と、第３の酸化シリコン
膜，窒化シリコン膜および第４の酸化シリコン膜を順次
に堆積する工程と、前記ゲート電極とその近傍の上方に
開孔を有するレジスト膜を形成する工程と、前記開孔部
の第４の酸化シリコン膜および窒化シリコン膜を順次に
除去して容量蓄積電極領域を形成した後第３の酸化シリ
コン膜を異方性エッチングすることにより前記ゲート電
極の側面に前記第３の酸化シリコン膜の側壁を残してコ
ンタクトホールを形成する工程と、全面に、第２の導電
膜を堆積して前記コンタクトホールを埋めた後第５の酸
化シリコン膜を堆積して前記容量蓄積電極領域を埋める
工程と、異方性エッチングにより前記容量蓄積電極領域
以外の領域から前記第５の酸化シリコン膜および第２の
導電膜を除去した後前記第５の酸化シリコン膜，第４の
酸化シリコン膜および第２の導電膜を除去して容量蓄積
電極を形成する工程とを有するというものである。
の製造方法は、半導体基板の表面に形成された第１の酸
化シリコン膜上に第１の導電膜と第２の酸化シリコン膜
を順次に堆積し、パターニングを行いゲート電極を形成
する工程と、第３の酸化シリコン膜，窒化シリコン膜お
よび第４の酸化シリコン膜を順次に堆積する工程と、前
記ゲート電極とその近傍の上方に開孔を有するレジスト
膜を形成する工程と、前記開孔部の第４の酸化シリコン
膜および窒化シリコン膜を順次に除去して容量蓄積電極
領域を形成した後第３の酸化シリコン膜を異方性エッチ
ングすることにより前記ゲート電極の側面に前記第３の
酸化シリコン膜の側壁を残してコンタクトホールを形成
する工程と、第２の導電膜を前記容量蓄積電極領域およ
びコンタクトホールを埋めるとともに前記第４の酸化シ
リコン膜上に堆積する工程と、前記コンタクトホール部
に第２の導電膜を残して他は除去する工程と、前記第４
の酸化シリコン膜と窒化シリコン膜を除去して容量蓄積
電極を形成する工程とを有するというものである。本発
明第２の半導体装置の製造方法は、半導体基板の表面に
形成された第１の酸化シリコン膜上に第１の導電膜と第
２の酸化シリコン膜を順次に堆積し、パターニングを行
いゲート電極を形成する工程と、第３の酸化シリコン
膜，窒化シリコン膜および第４の酸化シリコン膜を順次
に堆積する工程と、前記ゲート電極とその近傍の上方に
開孔を有するレジスト膜を形成する工程と、前記開孔部
の第４の酸化シリコン膜および窒化シリコン膜を順次に
除去して容量蓄積電極領域を形成した後第３の酸化シリ
コン膜を異方性エッチングすることにより前記ゲート電
極の側面に前記第３の酸化シリコン膜の側壁を残してコ
ンタクトホールを形成する工程と、全面に、第２の導電
膜を堆積して前記コンタクトホールを埋めた後第５の酸
化シリコン膜を堆積して前記容量蓄積電極領域を埋める
工程と、異方性エッチングにより前記容量蓄積電極領域
以外の領域から前記第５の酸化シリコン膜および第２の
導電膜を除去した後前記第５の酸化シリコン膜，第４の
酸化シリコン膜および第２の導電膜を除去して容量蓄積
電極を形成する工程とを有するというものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１〜図８は本発明の第１の実施例を説明
するため工程順に示した半導体チップの断面図である。
するため工程順に示した半導体チップの断面図である。
【００１１】まず、図１に示すようにシリコン基板１
（半導体基板）の表面の第１の酸化シリコン膜２ａ，２
ｂ上に第１の多結晶シリコン膜（ゲート電極３ａ，３
ｂ）、第２の酸化シリコン膜４から成るゲート電極部を
ホトリソラフィ技術およびエッチング技術を用いて形成
する。次に図２に示すように第３の酸化シリコン膜５、
窒化シリコン膜７および第４の酸化シリコン膜を形成す
る。次に図３に示すようにホトリソグラフィ技術を用い
てホトレジスト膜８によって容量蓄積電極領域９のパタ
ーン形成を行ない、エッチング技術によって第４の酸化
シリコン膜６に対して高い選択比を保って除去する。次
に図４に示すように、窒化シリコン膜６を第３の酸化シ
リコン膜５に対して高い選択比でエッチングを行なった
後、図５に示すように、第３の酸化シリコン膜５をエッ
チングしコンタクトホール１０を容量蓄積電極領域９に
対し、自己整合的に開口する。次にホトレジスト膜８を
除去し、図６に示すように容量蓄積電極となる第２の多
結晶シリコン膜１１を形成する。次に図７に示すよう
に、多結晶シリコン膜１１を第４の酸化シリコン膜７の
表面までエッチングする。次に第４の酸化シリコン膜７
と窒化シリコン膜６を除去することにより、図８に示す
ようなシリコン基板１と接続された容量蓄積電極１２を
形成する。続いて容量絶縁膜（図示しない）を形成し、
セルプレート（図示しない）を形成してスタックト容量
を形成する。
（半導体基板）の表面の第１の酸化シリコン膜２ａ，２
ｂ上に第１の多結晶シリコン膜（ゲート電極３ａ，３
ｂ）、第２の酸化シリコン膜４から成るゲート電極部を
ホトリソラフィ技術およびエッチング技術を用いて形成
する。次に図２に示すように第３の酸化シリコン膜５、
窒化シリコン膜７および第４の酸化シリコン膜を形成す
る。次に図３に示すようにホトリソグラフィ技術を用い
てホトレジスト膜８によって容量蓄積電極領域９のパタ
ーン形成を行ない、エッチング技術によって第４の酸化
シリコン膜６に対して高い選択比を保って除去する。次
に図４に示すように、窒化シリコン膜６を第３の酸化シ
リコン膜５に対して高い選択比でエッチングを行なった
後、図５に示すように、第３の酸化シリコン膜５をエッ
チングしコンタクトホール１０を容量蓄積電極領域９に
対し、自己整合的に開口する。次にホトレジスト膜８を
除去し、図６に示すように容量蓄積電極となる第２の多
結晶シリコン膜１１を形成する。次に図７に示すよう
に、多結晶シリコン膜１１を第４の酸化シリコン膜７の
表面までエッチングする。次に第４の酸化シリコン膜７
と窒化シリコン膜６を除去することにより、図８に示す
ようなシリコン基板１と接続された容量蓄積電極１２を
形成する。続いて容量絶縁膜（図示しない）を形成し、
セルプレート（図示しない）を形成してスタックト容量
を形成する。
【００１２】本実施例では、容量蓄積電極の容量部の高
さは、第４の酸化シリコン膜と窒化シリコン膜の膜厚の
合計した高さになる。窒化シリコン膜を０．１μｍ，第
４の酸化シリコン膜を０．４μｍとすると、０．５μｍ
の高さの容量蓄積電極を形成することができる。
さは、第４の酸化シリコン膜と窒化シリコン膜の膜厚の
合計した高さになる。窒化シリコン膜を０．１μｍ，第
４の酸化シリコン膜を０．４μｍとすると、０．５μｍ
の高さの容量蓄積電極を形成することができる。
【００１３】コンタクトホールと自己整合的に容量蓄積
電極を形成でき、従来例のように目合せずれによる溝の
形成という欠点および多結晶シリコンの残滓が残る欠点
は除去される。
電極を形成でき、従来例のように目合せずれによる溝の
形成という欠点および多結晶シリコンの残滓が残る欠点
は除去される。
【００１４】次に本発明の第２の実施例について図面を
参照して説明する。図９〜図１１は、第２の実施例を説
明するため工程順に示した半導体チップの断面図であ
る。図９のコンタクトホール１０を形成するまでの工程
は、第１の実施例と同じであるため、説明は省略する。
次に、コンタクトホール１０を形成後、容量蓄積電極と
なる第２の多結晶シリコン膜１１を容量蓄積電極領域９
が埋まりきらない程度の厚さ（容量蓄積電極領域９の短
辺長の１／３以下）に形成した後、第５の酸化シリコン
膜１３を形成する。次に図１０に示すように、第５の酸
化シリコン膜１３を多結晶シリコン膜１１の内側に残る
ようにエッチングを行なった後、多結晶シリコン膜１１
を第４の酸化シリコン膜７の表面が露出するまでエッチ
ングを行なう。次に、第４の酸化シリコン膜７と第５の
酸化シリコン膜１３を除去し、窒化シリコン膜６を除去
することにより、図１１に示すような容量蓄積電極１２
を形成する。
参照して説明する。図９〜図１１は、第２の実施例を説
明するため工程順に示した半導体チップの断面図であ
る。図９のコンタクトホール１０を形成するまでの工程
は、第１の実施例と同じであるため、説明は省略する。
次に、コンタクトホール１０を形成後、容量蓄積電極と
なる第２の多結晶シリコン膜１１を容量蓄積電極領域９
が埋まりきらない程度の厚さ（容量蓄積電極領域９の短
辺長の１／３以下）に形成した後、第５の酸化シリコン
膜１３を形成する。次に図１０に示すように、第５の酸
化シリコン膜１３を多結晶シリコン膜１１の内側に残る
ようにエッチングを行なった後、多結晶シリコン膜１１
を第４の酸化シリコン膜７の表面が露出するまでエッチ
ングを行なう。次に、第４の酸化シリコン膜７と第５の
酸化シリコン膜１３を除去し、窒化シリコン膜６を除去
することにより、図１１に示すような容量蓄積電極１２
を形成する。
【００１５】本実施例では、第１の実施例に比べ、工程
数が多くなるが、容量蓄積電極の表面積が増加し、ひい
ては容量の大きいスタックト容量を形成できるという効
果が得られる。
数が多くなるが、容量蓄積電極の表面積が増加し、ひい
ては容量の大きいスタックト容量を形成できるという効
果が得られる。
【００１６】
【発明の効果】以上説明したように本発明は、容量蓄積
電極領域の形成時に、容量蓄積電極をコンタクトホール
と自己整合的に形成する方法を用いているため、コンタ
クトホール形成時に発生するアライメント誤差が極端に
大きくない限り、容量蓄積電極となる多結晶シリコンな
どの導電膜のエッチング時にシリコン基板がエッチング
されないですむという効果を有する。
電極領域の形成時に、容量蓄積電極をコンタクトホール
と自己整合的に形成する方法を用いているため、コンタ
クトホール形成時に発生するアライメント誤差が極端に
大きくない限り、容量蓄積電極となる多結晶シリコンな
どの導電膜のエッチング時にシリコン基板がエッチング
されないですむという効果を有する。
【００１７】また、平坦な絶縁膜に開口された容量蓄積
電極領域に多結晶シリコンなどの導電膜を残す方法を用
いているため、下地段部での導電膜の残滓が発生せず、
容量蓄積電極の形状も安定して得られるという効果もあ
る。
電極領域に多結晶シリコンなどの導電膜を残す方法を用
いているため、下地段部での導電膜の残滓が発生せず、
容量蓄積電極の形状も安定して得られるという効果もあ
る。
【図１】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図２】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図３】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図４】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図５】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図６】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図７】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図８】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図９】本発明の第２の実施例の説明に使用する断面図
である。
である。
【図１０】本発明の第２の実施例の説明に使用する断面
図である。
図である。
【図１１】本発明の第２の実施例の説明に使用する断面
図である。
図である。
【図１２】従来技術の欠点を説明するための断面図であ
る。
る。
【図１３】従来技術の欠点を説明するための断面図であ
る。
る。
【図１４】従来技術の欠点を説明するための断面図であ
る。
る。
【図１５】従来技術の欠点を説明するための断面図であ
る。
る。
【図１６】従来技術の欠点を説明するための断面図であ
る。
る。
【図１７】従来技術の欠点を説明するための断面図であ
る。
る。
【図１８】従来技術の欠点を説明するための断面図であ
る。
る。
１ シリコン基板 ２ａ，２ｂ 第１の酸化シリコン膜 ３ａ，３ｂ ゲート電極 ４ａ，４ｂ 第２の酸化シリコン膜 ５ 第３の酸化シリコン膜 ６ 窒化シリコン膜 ７ 第４の酸化シリコン膜 ８ ホトレジスト膜 ９ 容量蓄積電極 １０ コンタクトホール １１ 第２の多結晶シリコン膜 １２ 容量蓄積電極 １３ 第５の酸化シリコン膜 １４ ホトレジスト膜 １５ コンタクトホール １６ ホトレジスト膜 １７ 第２の多結晶シリコン膜 １８ 容量蓄積電極 １９ 溝 ２０ 残滓
Claims (2)
- 【請求項１】 半導体基板の表面に形成された第１の酸
化シリコン膜上に第１の導電膜と第２の酸化シリコン膜
を順次に堆積し、パターニングを行いゲート電極を形成
する工程と、第３の酸化シリコン膜，窒化シリコン膜お
よび第４の酸化シリコン膜を順次に堆積する工程と、前
記ゲート電極とその近傍の上方に開孔を有するレジスト
膜を形成する工程と、前記開孔部の第４の酸化シリコン
膜および窒化シリコン膜を順次に除去して容量蓄積電極
領域を形成した後第３の酸化シリコン膜を異方性エッチ
ングすることにより前記ゲート電極の側面に前記第３の
酸化シリコン膜の側壁を残してコンタクトホールを形成
する工程と、第２の導電膜を前記容量蓄積電極領域およ
びコンタクトホールを埋めるとともに前記第４の酸化シ
リコン膜上に堆積する工程と、前記コンタクトホール部
に第２の導電膜を残して他は除去する工程と、前記第４
の酸化シリコン膜と窒化シリコン膜を除去して容量蓄積
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 半導体基板の表面に形成された第１の酸
化シリコン膜上に第１の導電膜と第２の酸化シリコン膜
を順次に堆積し、パターニングを行いゲート電極を形成
する工程と、第３の酸化シリコン膜，窒化シリコン膜お
よび第４の酸化シリコン膜を順次に堆積する工程と、前
記ゲート電極とその近傍の上方に開孔を有するレジスト
膜を形成する工程と、前記開孔部の第４の酸化シリコン
膜および窒化シリコン膜を順次に除去して容量蓄積電極
領域を形成した後第３の酸化シリコン膜を異方性エッチ
ングすることにより前記ゲート電極の側面に前記第３の
酸化シリコン膜の側壁を残してコンタクトホールを形成
する工程と、全面に、第２の導電膜を堆積して前記コン
タクトホールを埋めた後第５の酸化シリコン膜を堆積し
て前記容量蓄積電極領域を埋める工程と、異方性エッチ
ングにより前記容量蓄積電極領域以外の領域から前記第
５の酸化シリコン膜および第２の導電膜を除去した後前
記第５の酸化シリコン膜，第４の酸化シリコン膜および
第２の導電膜を除去して容量蓄積電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016277A JP2694777B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016277A JP2694777B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255267A JPH04255267A (ja) | 1992-09-10 |
| JP2694777B2 true JP2694777B2 (ja) | 1997-12-24 |
Family
ID=11912056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016277A Expired - Lifetime JP2694777B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694777B2 (ja) |
-
1991
- 1991-02-07 JP JP3016277A patent/JP2694777B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255267A (ja) | 1992-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |