JP2765133B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高密度な半導体装置およびその製造方法に
関するものである。
関するものである。
従来の技術 従来、極微細なコンタクトホールの形成は、（１）電
子ビーム露光や短波長光露光、多層レジスト工程などを
用いて極微細なフォトレジストパターンを形成し、この
パターンによって層間絶縁膜をエッチングして形成す
る。あるいは、（２）フォトレジストによってエッチン
グされ被コンタクト層まで開口された層間絶縁膜に絶縁
膜の側壁を形成してホールパターンを縮小するなどの方
法がとられていた。
子ビーム露光や短波長光露光、多層レジスト工程などを
用いて極微細なフォトレジストパターンを形成し、この
パターンによって層間絶縁膜をエッチングして形成す
る。あるいは、（２）フォトレジストによってエッチン
グされ被コンタクト層まで開口された層間絶縁膜に絶縁
膜の側壁を形成してホールパターンを縮小するなどの方
法がとられていた。
（１）の方法としては、第５図に示すように被コンタ
クト層26が形成された半導体基板25上に絶縁膜27を形成
し、その後極微細なレジスト28をマスクとして極微細な
コンタクトホールを絶縁膜27を形成する。また（２）の
方法として第６図に示すように、第５図に示した工程の
後、レジスト28を除去後、絶縁膜側壁29をコンタクトホ
ール側壁に形成する。
クト層26が形成された半導体基板25上に絶縁膜27を形成
し、その後極微細なレジスト28をマスクとして極微細な
コンタクトホールを絶縁膜27を形成する。また（２）の
方法として第６図に示すように、第５図に示した工程の
後、レジスト28を除去後、絶縁膜側壁29をコンタクトホ
ール側壁に形成する。
発明が解決しようとする課題 しかし、従来の技術の（１）に示した方法は現在の時
点ではフォト・マスク限界以下のレジストパターンの十
分な安定性や歩留まりを得ることが困難である。また、
（２）に示した方法は、第７図に示すように、例えば中
間層配線30に近接してコンタクトホールを開口する必要
が頻繁に発生するが、（２）の方法を適用すると、十分
小さいとはいえないフォトレジストパターン28によるエ
ッチングでまず一度開口する工程を含むため中間配線の
劣化31に示すように中間層の配線パターン30を劣化させ
る。また絶縁膜の側壁29を形成する際、層間絶縁膜27が
エッチバックされ配線間リークの原因となるという欠点
があるため、このような場合においては、高歩留まりの
極微細なコンタクトホールの安定した加工は困難であ
る。
点ではフォト・マスク限界以下のレジストパターンの十
分な安定性や歩留まりを得ることが困難である。また、
（２）に示した方法は、第７図に示すように、例えば中
間層配線30に近接してコンタクトホールを開口する必要
が頻繁に発生するが、（２）の方法を適用すると、十分
小さいとはいえないフォトレジストパターン28によるエ
ッチングでまず一度開口する工程を含むため中間配線の
劣化31に示すように中間層の配線パターン30を劣化させ
る。また絶縁膜の側壁29を形成する際、層間絶縁膜27が
エッチバックされ配線間リークの原因となるという欠点
があるため、このような場合においては、高歩留まりの
極微細なコンタクトホールの安定した加工は困難であ
る。
本発明は、上述の問題点に鑑みて案出されたもので、
安定して高歩留まりな極微細なコンタクトホールを有す
る半導体装置及びその製造方法を提供することを目的と
する。
安定して高歩留まりな極微細なコンタクトホールを有す
る半導体装置及びその製造方法を提供することを目的と
する。
課題を解決するための手段 本発明は、上述の課題を解決するために、極微細なコ
ンタクトホール及び配線の形成において、被コンタクト
層上に絶縁膜及び第一ポリシリコンをこの順に堆積する
工程と、フォトレジストのコンタクトホールパターンに
よって、前記第一ポリシリコンを異方性エッチングする
工程と、このレジストを除去した後、再度所望の膜厚の
第二ポリシリコンを堆積し、更に全面にわたって前記第
二ポリシリコンを異方性エッチングして急峻な段差部の
みに前記第二ポリシリコンからなるポリシリコン残さを
残す工程と、前記第一、第二ポリシリコンパターンをマ
スクにして前記絶縁膜をエッチングして、前記被コンタ
クト層まで開口する工程とを備えた半導体装置の製造方
法である。
ンタクトホール及び配線の形成において、被コンタクト
層上に絶縁膜及び第一ポリシリコンをこの順に堆積する
工程と、フォトレジストのコンタクトホールパターンに
よって、前記第一ポリシリコンを異方性エッチングする
工程と、このレジストを除去した後、再度所望の膜厚の
第二ポリシリコンを堆積し、更に全面にわたって前記第
二ポリシリコンを異方性エッチングして急峻な段差部の
みに前記第二ポリシリコンからなるポリシリコン残さを
残す工程と、前記第一、第二ポリシリコンパターンをマ
スクにして前記絶縁膜をエッチングして、前記被コンタ
クト層まで開口する工程とを備えた半導体装置の製造方
法である。
作用 本発明は上述の構成により、第１、第２のポリシリコ
ンを用いると容易にフォトレジストのコンタクトパター
ンを縮小したパターンに転写でき、これをマスクにして
コンタクトをエッチングすると中間層配線に近接してコ
ンタクトホールを開口する場合にも中間層の配線を劣化
させる事はない。またポリシリコンと、層間絶縁膜とし
てしばしば用いられるシリコン酸化膜あるいはシリコン
窒化膜との異方性エッチングに対するエッチング比がポ
リシリコン、絶縁膜それぞれのエッチング時にそれぞれ
に対して大きく取れるので、コンタクトホールの開口時
にポリシリコンがエッチングストッパーとなって層間絶
縁膜のエッチバックが避けられる。以上より安定で高歩
留まりな極微細コンタクトホールとそれを用いた配線を
提供できる。
ンを用いると容易にフォトレジストのコンタクトパター
ンを縮小したパターンに転写でき、これをマスクにして
コンタクトをエッチングすると中間層配線に近接してコ
ンタクトホールを開口する場合にも中間層の配線を劣化
させる事はない。またポリシリコンと、層間絶縁膜とし
てしばしば用いられるシリコン酸化膜あるいはシリコン
窒化膜との異方性エッチングに対するエッチング比がポ
リシリコン、絶縁膜それぞれのエッチング時にそれぞれ
に対して大きく取れるので、コンタクトホールの開口時
にポリシリコンがエッチングストッパーとなって層間絶
縁膜のエッチバックが避けられる。以上より安定で高歩
留まりな極微細コンタクトホールとそれを用いた配線を
提供できる。
実施例 （実施例１） 第１図は、本発明の第１の実施例における半導体装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
第１図において、被コンタクト層１上に絶縁膜２及び
第１ポリシリコン３をこの順に堆積し、フォトレジスト
４のコンタクトホールパターンによって、第１ポリシリ
コン３を異方性エッチングし（第１図Ａ）、このレジス
ト４を除去した後、再度所望の膜厚の第２ポリシリコン
５を堆積し（第１図Ｂ）、更に全面にわたって第２ポリ
シリコン５を異方性エッチングして急峻な段差部のみに
ポリシリコン残さ24を残し（第１図Ｃ）、第１ポリシリ
コン３に形成されたコンタクトホールパターンをレジス
ト４のサイズより第２ポリシリコン残さ24分だけ縮小
し、この第１、第２ポリシリコンパターン３、24をマス
クにして絶縁膜２をエッチングして、被コンタクト層１
まで開口し（第１図Ｄ）、その後、配線材料６を堆積し
（第１図Ｅ）、これを配線パターンのフォトレジスト
（図示せず）をマスクにしてエッチングし、更にその下
層の第１ポリシリコン３をエッチングする（第１図Ｄ）
ことにより極微細なコンタクトホール及び配線を形成す
る。
第１ポリシリコン３をこの順に堆積し、フォトレジスト
４のコンタクトホールパターンによって、第１ポリシリ
コン３を異方性エッチングし（第１図Ａ）、このレジス
ト４を除去した後、再度所望の膜厚の第２ポリシリコン
５を堆積し（第１図Ｂ）、更に全面にわたって第２ポリ
シリコン５を異方性エッチングして急峻な段差部のみに
ポリシリコン残さ24を残し（第１図Ｃ）、第１ポリシリ
コン３に形成されたコンタクトホールパターンをレジス
ト４のサイズより第２ポリシリコン残さ24分だけ縮小
し、この第１、第２ポリシリコンパターン３、24をマス
クにして絶縁膜２をエッチングして、被コンタクト層１
まで開口し（第１図Ｄ）、その後、配線材料６を堆積し
（第１図Ｅ）、これを配線パターンのフォトレジスト
（図示せず）をマスクにしてエッチングし、更にその下
層の第１ポリシリコン３をエッチングする（第１図Ｄ）
ことにより極微細なコンタクトホール及び配線を形成す
る。
（実施例２） 第２図は、本発明の第２の実施例における半導体装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
第２図において、被コンタクト層１上に第１絶縁膜
２、第１ポリシリコン３及び第２絶縁膜７をこの順に堆
積し、フォトレジストのコンタクトホールパターン（図
示せず）によって、第２絶縁膜７、第１ポリシリコン３
を異方性エッチングし、このレジストを除去した後、再
度所望の膜厚の第２ポリシリコン（図示せず）を堆積
し、更に全面にわたって第２ポリシリコンを異方性エッ
チングして急峻な段差部のみにポリシリコン残さ24を残
し（第２図Ａ）、第１ポリシリコン３に形成されたコン
タクトホールパターンをレジスト時のサイズより第３ポ
リシリコン残さ24分だけ縮小し、この第１、第２ポリシ
リコンパターン３、24をマスクにして絶縁膜２をエッチ
ングして、被コンタクト層１まで開口すると同時に第２
絶縁膜７を除去し（第２図Ｂ）、その後配線材料６を堆
積し（第２図Ｃ）、これを配線パターンのフォトレジス
ト（図示せず）をマスクにしてエッチングし、更にその
下層の第１ポリシリコンをエッチングする（第２図
Ｄ）。以上より極微細なコンタクトホール及び配線を形
成する。この方法を取れば、第２ポリシリコンの残さ35
を残すためのエッチングをする際、第２絶縁膜７をエッ
チングストッパとするため、第１ポリシリコン３が目減
りしてなくなることを防ぐ効果がある。
２、第１ポリシリコン３及び第２絶縁膜７をこの順に堆
積し、フォトレジストのコンタクトホールパターン（図
示せず）によって、第２絶縁膜７、第１ポリシリコン３
を異方性エッチングし、このレジストを除去した後、再
度所望の膜厚の第２ポリシリコン（図示せず）を堆積
し、更に全面にわたって第２ポリシリコンを異方性エッ
チングして急峻な段差部のみにポリシリコン残さ24を残
し（第２図Ａ）、第１ポリシリコン３に形成されたコン
タクトホールパターンをレジスト時のサイズより第３ポ
リシリコン残さ24分だけ縮小し、この第１、第２ポリシ
リコンパターン３、24をマスクにして絶縁膜２をエッチ
ングして、被コンタクト層１まで開口すると同時に第２
絶縁膜７を除去し（第２図Ｂ）、その後配線材料６を堆
積し（第２図Ｃ）、これを配線パターンのフォトレジス
ト（図示せず）をマスクにしてエッチングし、更にその
下層の第１ポリシリコンをエッチングする（第２図
Ｄ）。以上より極微細なコンタクトホール及び配線を形
成する。この方法を取れば、第２ポリシリコンの残さ35
を残すためのエッチングをする際、第２絶縁膜７をエッ
チングストッパとするため、第１ポリシリコン３が目減
りしてなくなることを防ぐ効果がある。
（実施例３） 第３図は、本発明をスタック型DRAMに適用した実施例
を示す。
を示す。
ストレージ容量電極15のコンタクトに第２の実施例用
い、ビットライン22のコンタクトに第１の実施例を用い
ている。第２の実施例において生じる第２図の段差８に
対応する段差がストレージノード15の表面積を増やす効
果を持つ。第４図を用いてこの構造の製造方法に述べ
る。まず、シリコン基板９上に選択酸化膜によるLOCOS
酸化膜13によりセル分離を行い、トランスファゲートの
拡散層10、ゲート11を形成し、第１層間絶縁膜12を堆積
する（第４図Ａ）。
い、ビットライン22のコンタクトに第１の実施例を用い
ている。第２の実施例において生じる第２図の段差８に
対応する段差がストレージノード15の表面積を増やす効
果を持つ。第４図を用いてこの構造の製造方法に述べ
る。まず、シリコン基板９上に選択酸化膜によるLOCOS
酸化膜13によりセル分離を行い、トランスファゲートの
拡散層10、ゲート11を形成し、第１層間絶縁膜12を堆積
する（第４図Ａ）。
次に、第２の実施例を用いてストレージ電極用コンタ
クトホールを開ける（第４図Ｂ）。ここで14、16は前述
したポリシリコンであり、ストレージ電極となる。さら
にストレージ電極用ポリシコン15を堆積し、ポリシリコ
ン14と供にエッチングしてストレージ電極の形状にパタ
ーン形成する（第４図Ｃ）。容量絶縁膜17を全面に付
け、対向電極となるプレート用ポリシリコン18を堆積し
（第４図Ｄ）、パターン出しした後、第２層間絶縁膜19
を形成する（第４図Ｅ）。さらに、第１の実施例の方法
により、ポリシリコン20、21をマスクにしてビットライ
ン用のコンタクトホールをあける（第４図Ｆ）。最後に
ポリシリコンからなるうビットライン22及びシリサイド
23を堆積し、パターン出しして第３図の構造となる。こ
のような構造によれば、ストレージノードコンタクト部
分で、第２図に示す段差８ができ、これがストレージ電
極のしゅう曲すなわち表面積の増大をもたらし大きなス
トレージ容量が得られる。
クトホールを開ける（第４図Ｂ）。ここで14、16は前述
したポリシリコンであり、ストレージ電極となる。さら
にストレージ電極用ポリシコン15を堆積し、ポリシリコ
ン14と供にエッチングしてストレージ電極の形状にパタ
ーン形成する（第４図Ｃ）。容量絶縁膜17を全面に付
け、対向電極となるプレート用ポリシリコン18を堆積し
（第４図Ｄ）、パターン出しした後、第２層間絶縁膜19
を形成する（第４図Ｅ）。さらに、第１の実施例の方法
により、ポリシリコン20、21をマスクにしてビットライ
ン用のコンタクトホールをあける（第４図Ｆ）。最後に
ポリシリコンからなるうビットライン22及びシリサイド
23を堆積し、パターン出しして第３図の構造となる。こ
のような構造によれば、ストレージノードコンタクト部
分で、第２図に示す段差８ができ、これがストレージ電
極のしゅう曲すなわち表面積の増大をもたらし大きなス
トレージ容量が得られる。
なお、第３の実施例では第1,2の実施例の方法をそれ
ぞれビットラインのコンタクト、ストレージノードのコ
ンタクトに用いた例を示したが、適宜、使い分けした実
施例があり得る。また、第３の実施例ではビットライン
22をストレージ容量電極15の上方に配したが、ビットラ
イン22をストレージ容量電極15の下方に配した場合でも
同様の効果を有することは言うまでもない。
ぞれビットラインのコンタクト、ストレージノードのコ
ンタクトに用いた例を示したが、適宜、使い分けした実
施例があり得る。また、第３の実施例ではビットライン
22をストレージ容量電極15の上方に配したが、ビットラ
イン22をストレージ容量電極15の下方に配した場合でも
同様の効果を有することは言うまでもない。
発明の効果 以上の説明から容易に明らかなように、本発明は、ポ
リシリコンを用いてコンタクトサイズをフォト限界以下
に縮小でき、また、その際絶縁膜のエッチバック、配線
の劣化等を引き起こさず、さらに、第３の実施例で示し
たようにDRAMの容量電極の表面積すなわち容量を増大さ
せることができ、実用的に極めて有用である。
リシリコンを用いてコンタクトサイズをフォト限界以下
に縮小でき、また、その際絶縁膜のエッチバック、配線
の劣化等を引き起こさず、さらに、第３の実施例で示し
たようにDRAMの容量電極の表面積すなわち容量を増大さ
せることができ、実用的に極めて有用である。
第１図、第２図は本発明の第１、２の実施例における半
導体装置の製造方法を示す工程断面図、第３図は本発明
をスタック型DRAMのコンタクトに適用した断面図、第４
図は第３図の製造方法を示す工程断面図、第５図は従来
の特殊な方法を使ってレジストパターンを小さく開ける
方法を示す図、第６図はコンタクト内に絶縁膜の側壁を
形成してコンタクトを縮小する方法を示す図、第７図は
第６図に示す工程の問題点を説明する図である。 １……被コンタクト層、2,7……絶縁膜、３……第１ポ
リシリコン、４……レジスト、５……第２ポリシリコ
ン、８……段差、24……ポリシリコン残さ。
導体装置の製造方法を示す工程断面図、第３図は本発明
をスタック型DRAMのコンタクトに適用した断面図、第４
図は第３図の製造方法を示す工程断面図、第５図は従来
の特殊な方法を使ってレジストパターンを小さく開ける
方法を示す図、第６図はコンタクト内に絶縁膜の側壁を
形成してコンタクトを縮小する方法を示す図、第７図は
第６図に示す工程の問題点を説明する図である。 １……被コンタクト層、2,7……絶縁膜、３……第１ポ
リシリコン、４……レジスト、５……第２ポリシリコ
ン、８……段差、24……ポリシリコン残さ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福本 正紀 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−295160（ＪＰ，Ａ) 特開 平３−76159（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 21/768
Claims (4)
- 【請求項１】極微細なコンタクトホール及び配線の形成
において、被コンタクト層上に絶縁膜及び第一ポリシリ
コンをこの順に堆積する工程と、フォトレジストのコン
タクトホールパターンによって、前記第一ポリシリコン
を異方性エッチングする工程と、このレジストを除去し
た後、再度所望の膜厚の第二ポリシリコンを堆積し、更
に全面にわたって前記第二ポリシリコンを異方性エッチ
ングして急峻な段差部のみに前記第二ポリシリコンから
なるポリシリコン残さを残す工程と、前記第一、第二ポ
リシリコンパターンをマスクにして前記絶縁膜をエッチ
ングして、前記被コンタクト層まで開口する工程とを備
えた半導体装置の製造方法。 - 【請求項２】極微細なコンタクトホール及び配線の形成
において、被コンタクト層上に第一絶縁膜、第一ポリシ
リコン及び第二絶縁膜をこの順に堆積する工程と、フォ
トレジストのコンタクトホールパターンによって、前記
第二絶縁膜、第一ポリシリコンを異方性エッチングする
工程と、このレジストを除去した後、再度所望の膜厚の
第二ポリシリコンを堆積し、更に全面にわたって前記第
二ポリシリコンを異方性エッチングして急峻な段差部の
みにポリシリコン残さを残す工程と、前記第一、第二ポ
リシリコンパターンをマスクにして前記第一絶縁膜をエ
ッチングして、前記被コンタクト層まで開口すると同時
に前記第二絶縁膜を除去する工程とを備えた半導体装置
の製造方法。 - 【請求項３】請求項１記載のコンタクト形成方法を、ト
ランジスタ上方にポリシリコンのストレージ電極を持つ
スタック型DRAMのストレージ電極の引き出しコンタクト
に適用した半導体装置の製造方法。 - 【請求項４】請求項２記載のコンタクト形成方法を、ト
ランジスタ上方にポリシリコンのストレージ電極を持つ
スタック型DRAMのストレージ電極の引き出しコンタクト
に適用した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316831A JP2765133B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316831A JP2765133B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178129A JPH03178129A (ja) | 1991-08-02 |
| JP2765133B2 true JP2765133B2 (ja) | 1998-06-11 |
Family
ID=18081406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316831A Expired - Lifetime JP2765133B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765133B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296400A (en) * | 1991-12-14 | 1994-03-22 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a contact of a highly integrated semiconductor device |
| JP2577864B2 (ja) * | 1992-10-06 | 1997-02-05 | ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテッド | 半導体素子の微細コンタクトホール形成方法 |
| JP2787646B2 (ja) * | 1992-11-27 | 1998-08-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
| JP3897071B2 (ja) * | 1998-01-20 | 2007-03-22 | ソニー株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-12-06 JP JP1316831A patent/JP2765133B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03178129A (ja) | 1991-08-02 |
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