JPH07109876B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH07109876B2 JPH07109876B2 JP63225912A JP22591288A JPH07109876B2 JP H07109876 B2 JPH07109876 B2 JP H07109876B2 JP 63225912 A JP63225912 A JP 63225912A JP 22591288 A JP22591288 A JP 22591288A JP H07109876 B2 JPH07109876 B2 JP H07109876B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置及びその製造方法に関するもの
で、特に１トランジスタ１キャパシタ型ダイナミックメ
モリに係わる。
で、特に１トランジスタ１キャパシタ型ダイナミックメ
モリに係わる。
（従来の技術） １トランジスタ１キャパシタ型ダイナミックメモリで
は、高集積化のために微細化に有利な様々のセル構造が
提案されている。その一例にキャパシタを微細なトレン
チ（穴）の中に形成するメモリセルがある。
は、高集積化のために微細化に有利な様々のセル構造が
提案されている。その一例にキャパシタを微細なトレン
チ（穴）の中に形成するメモリセルがある。
第５図は、このようなメモリセルの断面図を示したもの
である。半導体基板21に形成された微細なトレンチ22の
表面には絶縁膜23が形成されている。この絶縁膜23には
前記トレンチ22上部の一部領域にコンタクトホール24が
設けられている。また、前記トレンチ22内部の側壁に情
報蓄積電極25が円筒状に形成されている。この情報蓄積
電極25は前記コンタクトホール24を介してトランスファ
ートランジスタTRのソース，ドレイン領域26の一方に電
気的に接続している。さらに、この情報蓄積電極25の表
面にはゲート絶縁膜27が形成されている。そして、前記
トレンチ22を埋め込んで対向電極28が形成されている。
である。半導体基板21に形成された微細なトレンチ22の
表面には絶縁膜23が形成されている。この絶縁膜23には
前記トレンチ22上部の一部領域にコンタクトホール24が
設けられている。また、前記トレンチ22内部の側壁に情
報蓄積電極25が円筒状に形成されている。この情報蓄積
電極25は前記コンタクトホール24を介してトランスファ
ートランジスタTRのソース，ドレイン領域26の一方に電
気的に接続している。さらに、この情報蓄積電極25の表
面にはゲート絶縁膜27が形成されている。そして、前記
トレンチ22を埋め込んで対向電極28が形成されている。
また、微細なトレンチの中に形成するセルキャパシタに
は第６図に示すようなものもある。半導体基板31に形成
された微細なトレンチ32の表面には絶縁膜33が形成され
ている。また、前記半導体基板31上に形成された絶縁膜
34には前記トレンチ32周囲の一部領域においてコンタク
トホール35が設けられている。前記トレンチ32内部の絶
縁膜33上及び前記コンタクトホール35上を覆って情報蓄
積電極36が形成されている。この情報蓄積電極36は前記
コンタクトホール35を介してトランスファートランジス
タのソース，ドレイン領域37に電気的に接続している。
この情報蓄積電極36上にはゲート絶縁膜38を介して対向
電極39が前記トレンチ32を埋め込んで形成されている。
は第６図に示すようなものもある。半導体基板31に形成
された微細なトレンチ32の表面には絶縁膜33が形成され
ている。また、前記半導体基板31上に形成された絶縁膜
34には前記トレンチ32周囲の一部領域においてコンタク
トホール35が設けられている。前記トレンチ32内部の絶
縁膜33上及び前記コンタクトホール35上を覆って情報蓄
積電極36が形成されている。この情報蓄積電極36は前記
コンタクトホール35を介してトランスファートランジス
タのソース，ドレイン領域37に電気的に接続している。
この情報蓄積電極36上にはゲート絶縁膜38を介して対向
電極39が前記トレンチ32を埋め込んで形成されている。
前者の例では、情報蓄積電極25がトレンチ22に対してセ
ルフアラインにより形成されるため高集積化に対しては
有利であるが、コンタクトホール24を縦方向で開孔して
いるのでその寸法を制御性良く加工することが比較的に
困難となる欠点がある。これに対して、後者の例では、
半導体基板31上にコンタクトホール35を設けているの
で、このコンタクトホール35の加工がし易くなる。とこ
ろが、これにより情報蓄積電極36はコンタクトホール35
に対しマスク合わせ余裕を充分に取ってパターニングす
る必要が生じ、隣りのメモリセルの情報蓄積電極との間
隔を最小加工寸法以上にしておかなければならず微細化
に対し不利となる欠点がある。
ルフアラインにより形成されるため高集積化に対しては
有利であるが、コンタクトホール24を縦方向で開孔して
いるのでその寸法を制御性良く加工することが比較的に
困難となる欠点がある。これに対して、後者の例では、
半導体基板31上にコンタクトホール35を設けているの
で、このコンタクトホール35の加工がし易くなる。とこ
ろが、これにより情報蓄積電極36はコンタクトホール35
に対しマスク合わせ余裕を充分に取ってパターニングす
る必要が生じ、隣りのメモリセルの情報蓄積電極との間
隔を最小加工寸法以上にしておかなければならず微細化
に対し不利となる欠点がある。
次に、第５図のメモリセルにおけるセルキャパシタの製
造方法について第７図（ａ）〜（ｆ）に示す断面図を参
照しながら説明する。まず、同図（ａ）に示すように、
シリコン基板41の一主面に熱酸化膜42を形成し、この熱
酸化膜42上に耐酸化性膜43を堆積形成する。この後、前
記耐酸化性膜43及び熱酸化膜42を所望のパターンに順次
エッチングして、前記シリコン基板41に達する微細な穴
を形成する。次に、同図（ｂ）図に示すように、前記耐
酸化性膜43をマスクにして前記シリコン基板41をエッチ
ングし、このシリコン基板41に微細なトレンチ44を形成
する。この後、熱酸化を施して前記トレンチ44内面にシ
リコン酸化膜45を形成する。次に、同図（ｃ）に示すよ
うに、全面にレジスト46を堆積形成し、このレジスト46
を所望のパターンに露光する。そして、この露光された
レジスト46を現像することにより、前記トレンチ44側面
の一部領域に達する穴を設ける。さらに、この穴により
露出している前記シリコン酸化膜45を希フッ酸溶液で除
去して、このシリコン酸化膜45にコンタクトホール47を
形成する。次に、同図（ｄ）に示すように、前記レジス
ト46及び耐酸化性膜43を除去した後、導電性のポリシリ
コン膜48を堆積形成する。次に、同図（ｅ）に示すよう
に、前記ポリシリコン膜48を異方的にエッチングして、
このポリシリコン膜48を前記トレンチ44側面に円筒状に
残存させ情報蓄積電極を形成する。なお、この情報蓄積
電極は前記コンタクトホール47を介してトランスファー
トランジスタのソース，ドレイン領域の一方に電気的に
接続することになる。次に、同図（ｆ）に示すように、
前記ポリシリコン膜48上に薄いキャパシタ絶縁膜49を形
成する。さらに、全面には導電性のポリシリコン膜を堆
積形成し、所望のパターンにエッチングすることによ
り、対向電極50を形成してセルキャパシタを完成する。
造方法について第７図（ａ）〜（ｆ）に示す断面図を参
照しながら説明する。まず、同図（ａ）に示すように、
シリコン基板41の一主面に熱酸化膜42を形成し、この熱
酸化膜42上に耐酸化性膜43を堆積形成する。この後、前
記耐酸化性膜43及び熱酸化膜42を所望のパターンに順次
エッチングして、前記シリコン基板41に達する微細な穴
を形成する。次に、同図（ｂ）図に示すように、前記耐
酸化性膜43をマスクにして前記シリコン基板41をエッチ
ングし、このシリコン基板41に微細なトレンチ44を形成
する。この後、熱酸化を施して前記トレンチ44内面にシ
リコン酸化膜45を形成する。次に、同図（ｃ）に示すよ
うに、全面にレジスト46を堆積形成し、このレジスト46
を所望のパターンに露光する。そして、この露光された
レジスト46を現像することにより、前記トレンチ44側面
の一部領域に達する穴を設ける。さらに、この穴により
露出している前記シリコン酸化膜45を希フッ酸溶液で除
去して、このシリコン酸化膜45にコンタクトホール47を
形成する。次に、同図（ｄ）に示すように、前記レジス
ト46及び耐酸化性膜43を除去した後、導電性のポリシリ
コン膜48を堆積形成する。次に、同図（ｅ）に示すよう
に、前記ポリシリコン膜48を異方的にエッチングして、
このポリシリコン膜48を前記トレンチ44側面に円筒状に
残存させ情報蓄積電極を形成する。なお、この情報蓄積
電極は前記コンタクトホール47を介してトランスファー
トランジスタのソース，ドレイン領域の一方に電気的に
接続することになる。次に、同図（ｆ）に示すように、
前記ポリシリコン膜48上に薄いキャパシタ絶縁膜49を形
成する。さらに、全面には導電性のポリシリコン膜を堆
積形成し、所望のパターンにエッチングすることによ
り、対向電極50を形成してセルキャパシタを完成する。
このような半導体記憶装置及びセルキャパシタの製造方
法では、情報蓄積電極とトランスファートランジスタの
ソース，ドレイン領域との接続は、前記情報蓄積電極と
なるポリシリコン膜をコンタクトホールにより露出した
シリコン基板表面に被着することにより行なわれてい
る。このため、前記ポリシリコン膜の被着前にウェハー
を大気中に放置したり、又はCVD法等により前記ポリシ
リコン膜を被着する際に、大気中から炉内へ酸素（O2）
や水蒸気（H2O）が取り込まれたりすると前記ポリシリ
コン膜と前記シリコン基板との界面に残留酸化膜（自然
酸化膜）が形成される。この酸化膜は膜厚20Å程度のも
のであるが、前記情報蓄積電極と前記トランスファート
ランジスタのソース，ドレイン領域との接触抵抗値を高
くし、そのバラツキも大きくする欠点がある。
法では、情報蓄積電極とトランスファートランジスタの
ソース，ドレイン領域との接続は、前記情報蓄積電極と
なるポリシリコン膜をコンタクトホールにより露出した
シリコン基板表面に被着することにより行なわれてい
る。このため、前記ポリシリコン膜の被着前にウェハー
を大気中に放置したり、又はCVD法等により前記ポリシ
リコン膜を被着する際に、大気中から炉内へ酸素（O2）
や水蒸気（H2O）が取り込まれたりすると前記ポリシリ
コン膜と前記シリコン基板との界面に残留酸化膜（自然
酸化膜）が形成される。この酸化膜は膜厚20Å程度のも
のであるが、前記情報蓄積電極と前記トランスファート
ランジスタのソース，ドレイン領域との接触抵抗値を高
くし、そのバラツキも大きくする欠点がある。
（発明が解決しようとする課題） このように、従来では導電性のポリシリコン膜を被着す
ることにより情報蓄積電極を形成していた。このため、
前記情報蓄積電極とトランスファートランジスタのソー
ス，ドレイン領域との接触抵抗値は高くなり、そのバラ
ツキも大きくなってしまう欠点があった。
ることにより情報蓄積電極を形成していた。このため、
前記情報蓄積電極とトランスファートランジスタのソー
ス，ドレイン領域との接触抵抗値は高くなり、そのバラ
ツキも大きくなってしまう欠点があった。
よって、本発明の目的は、情報蓄積電極とトランスファ
ートランジスタのソース，ドレイン領域との接触抵抗値
が低く、そのバラツキも小さい半導体記憶装置及びその
製造方法を提供することである。
ートランジスタのソース，ドレイン領域との接触抵抗値
が低く、そのバラツキも小さい半導体記憶装置及びその
製造方法を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） 上記目的を達成するために本発明の半導体記憶装置は、
シリコン基板にトレンチが形成され、このトレンチ内面
に絶縁膜が形成され、セルキャパシタが少なくとも前記
トレンチに埋め込まれている場合に、前記セルキャパシ
タの情報蓄積電極が前記シリコン基板及びトレンチ側面
に形成されたポリシリコン膜からのエピタキシャル成長
により形成された一つの導電層で構成されている。
シリコン基板にトレンチが形成され、このトレンチ内面
に絶縁膜が形成され、セルキャパシタが少なくとも前記
トレンチに埋め込まれている場合に、前記セルキャパシ
タの情報蓄積電極が前記シリコン基板及びトレンチ側面
に形成されたポリシリコン膜からのエピタキシャル成長
により形成された一つの導電層で構成されている。
また、前記半導体記憶装置の製造方法としては、まず、
シリコン基板にトレンチを形成し、このトレンチ内面に
絶縁膜を形成する。次に、前記トレンチ側面にポリシリ
コン膜を形成すると同時に、又は前記トレンチ側面にポ
リシリコン膜を形成した後に、前記トレンチ側面の一部
領域又は前記トレンチに近接した基板平面上の領域にお
けるシリコン基板を露出させる。次に、前記ポリシリコ
ン膜及び露出させたシリコン基板から選択的にシリコン
層をエピタキシャル成長させ、このシリコン層を成長の
途中で一体化させる。さらに、このシリコン膜表面にキ
ャパシタ絶縁膜を形成し、このゲート絶縁膜上に対向電
極を形成する。
シリコン基板にトレンチを形成し、このトレンチ内面に
絶縁膜を形成する。次に、前記トレンチ側面にポリシリ
コン膜を形成すると同時に、又は前記トレンチ側面にポ
リシリコン膜を形成した後に、前記トレンチ側面の一部
領域又は前記トレンチに近接した基板平面上の領域にお
けるシリコン基板を露出させる。次に、前記ポリシリコ
ン膜及び露出させたシリコン基板から選択的にシリコン
層をエピタキシャル成長させ、このシリコン層を成長の
途中で一体化させる。さらに、このシリコン膜表面にキ
ャパシタ絶縁膜を形成し、このゲート絶縁膜上に対向電
極を形成する。
このような構成によれば、情報蓄積電極は半導体基板か
らエピタキシャル成長したシリコン層によりトランスフ
ァートランジスタのソース，ドレイン領域と導通するこ
とになる。これにより、前記ソース，ドレイン領域、す
なわち半導体基板と情報蓄積電極との界面には自然酸化
膜が形成されることがない。よって、前記ソース，ドレ
イン領域と前記情報蓄積電極とは低い抵抗値により電気
的に接続が可能である。さらに、その抵抗値のバラツキ
も小さくすることができる。
らエピタキシャル成長したシリコン層によりトランスフ
ァートランジスタのソース，ドレイン領域と導通するこ
とになる。これにより、前記ソース，ドレイン領域、す
なわち半導体基板と情報蓄積電極との界面には自然酸化
膜が形成されることがない。よって、前記ソース，ドレ
イン領域と前記情報蓄積電極とは低い抵抗値により電気
的に接続が可能である。さらに、その抵抗値のバラツキ
も小さくすることができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の半導体記憶装置の断面図を示したもの
である。この半導体記憶装置は、シリコン基板１に形成
された微細なトレンチ２の表面に絶縁膜３が形成されて
いる。この絶縁膜３には前記トレンチ２側面の一部領域
にコンタクトホール４が設けられ、さらに前記トレンチ
２側面にポリシリコン膜5aが円筒状に形成されている。
また、前記ポリシリコン膜5a及びコンタクトホール４に
より露出したシリコン基板１から選択的にエピタキシャ
ル成長したシリコン層5bが形成されている。これらポリ
シリコン膜5a及びシリコン膜5bで構成される情報蓄積電
極は少なくとも前記シリコン層5bでトランスファートラ
ンジスタTRのソース，ドレイン領域６の一方に電気的に
接続する。なお、この接続は前記シリコン層5bのみで行
なわれていてもよい。さらに、前記シリコン層5bの表面
にはキャパシタ絶縁膜７が形成され、前記トレンチ２を
埋め込んで対向電極８が形成されている。
である。この半導体記憶装置は、シリコン基板１に形成
された微細なトレンチ２の表面に絶縁膜３が形成されて
いる。この絶縁膜３には前記トレンチ２側面の一部領域
にコンタクトホール４が設けられ、さらに前記トレンチ
２側面にポリシリコン膜5aが円筒状に形成されている。
また、前記ポリシリコン膜5a及びコンタクトホール４に
より露出したシリコン基板１から選択的にエピタキシャ
ル成長したシリコン層5bが形成されている。これらポリ
シリコン膜5a及びシリコン膜5bで構成される情報蓄積電
極は少なくとも前記シリコン層5bでトランスファートラ
ンジスタTRのソース，ドレイン領域６の一方に電気的に
接続する。なお、この接続は前記シリコン層5bのみで行
なわれていてもよい。さらに、前記シリコン層5bの表面
にはキャパシタ絶縁膜７が形成され、前記トレンチ２を
埋め込んで対向電極８が形成されている。
次に、前記半導体記憶装置におけるセルキャパシタの製
造方法について第２図（ａ）〜（ｄ）に示す断面図を参
照しながら説明する。なお、第２図において、前記第１
図と同一の部分には同じ符号が付してある。まず、従来
の製造方法と同様に、シリコン基板１の表面に熱酸化膜
９を形成した後、微細なトレンチ２を形成し、このトレ
ンチ２の内面にシリコン酸化膜３を形成する。また、前
記トレンチ２側面のシリコン酸化膜３の一部領域にコン
タクトホール４を形成した後、全面に導電性のポリシリ
コン膜5aを堆積形成する。（同図（ａ）参照。）次に、
同図（ｂ）に示すように、前記ポリシリコン膜5aを異方
的にエッチングして前記トレンチ２側面に円筒状に残存
させる。この際、前記ポリシリコン膜5aは、前記コンタ
クトホール４を介してシリコン基板１の全て又は一部が
露出するようにエッチング制御される。次に、同図
（ｃ）に示すように、シリコン層5bを選択的にエピタキ
シャル成長させる。なお、このエピタキシャル成長によ
り前記シリコン層5bが成長するのは、前記ポリシリコン
膜5a表面と露出している前記シリコン基板１表面のみで
ある。次に、同図（ｄ）に示すように、前記シリコン層
5b上にキャパシタ絶縁膜７を形成した後、導電性のポリ
シリコン膜を堆積形成する。そして、このポリシリコン
膜をパターニングし対向電極８を形成してセルキャパシ
タを完成する。なお、この後トランスファートランジス
タを形成すれば本発明の半導体記憶装置が出来上がる。
造方法について第２図（ａ）〜（ｄ）に示す断面図を参
照しながら説明する。なお、第２図において、前記第１
図と同一の部分には同じ符号が付してある。まず、従来
の製造方法と同様に、シリコン基板１の表面に熱酸化膜
９を形成した後、微細なトレンチ２を形成し、このトレ
ンチ２の内面にシリコン酸化膜３を形成する。また、前
記トレンチ２側面のシリコン酸化膜３の一部領域にコン
タクトホール４を形成した後、全面に導電性のポリシリ
コン膜5aを堆積形成する。（同図（ａ）参照。）次に、
同図（ｂ）に示すように、前記ポリシリコン膜5aを異方
的にエッチングして前記トレンチ２側面に円筒状に残存
させる。この際、前記ポリシリコン膜5aは、前記コンタ
クトホール４を介してシリコン基板１の全て又は一部が
露出するようにエッチング制御される。次に、同図
（ｃ）に示すように、シリコン層5bを選択的にエピタキ
シャル成長させる。なお、このエピタキシャル成長によ
り前記シリコン層5bが成長するのは、前記ポリシリコン
膜5a表面と露出している前記シリコン基板１表面のみで
ある。次に、同図（ｄ）に示すように、前記シリコン層
5b上にキャパシタ絶縁膜７を形成した後、導電性のポリ
シリコン膜を堆積形成する。そして、このポリシリコン
膜をパターニングし対向電極８を形成してセルキャパシ
タを完成する。なお、この後トランスファートランジス
タを形成すれば本発明の半導体記憶装置が出来上がる。
このような半導体記憶装置及びそのセルキャパシタの製
造方法によれば、情報蓄積電極は、コンタクトホール４
により露出したシリコン基板１表面とポリシリコン膜5a
表面とからのエピタキシャル成長によるシリコン層5bで
構成されている。すなわち、前記情報蓄積電極と前記シ
リコン基板１との界面に自然酸化膜が形成されることは
ない。よって、情報蓄積電極とトランスファートランジ
スタTRのソース，ドレイン領域６との接触抵抗値を低
く、そのバラツキも小さくできる。
造方法によれば、情報蓄積電極は、コンタクトホール４
により露出したシリコン基板１表面とポリシリコン膜5a
表面とからのエピタキシャル成長によるシリコン層5bで
構成されている。すなわち、前記情報蓄積電極と前記シ
リコン基板１との界面に自然酸化膜が形成されることは
ない。よって、情報蓄積電極とトランスファートランジ
スタTRのソース，ドレイン領域６との接触抵抗値を低
く、そのバラツキも小さくできる。
第３図（ａ）〜（ｅ）に示す断面図は、コンタクトホー
ルを基板表面上に設けたセルキャパシタに本発明を適用
したものである。なお、第３図において、前記第２図と
同一の部分には同じ符号が付してある。まず、従来の製
造方法と同様に、シリコン基板１の表面に熱酸化膜９を
形成した後、微細なトレンチ２を形成し、このトレンチ
２の内面にシリコン酸化膜３を形成する。次に、同図
（ａ）に示すように、全面に導電性のポリシリコン膜5a
を堆積形成する。次に、同図（ｂ）に示すように、導電
性の前記ポリシリコン膜5aを異方的にエッチングして、
このポリシリコン膜5aを前記トレンチ２側面に円筒状に
残存させる。なお、このポリシリコン膜5aは前記トレン
チ２の上端部まで残存しているのがよい。次に、同図
（ｃ）に示すように、全面にレジスト10を堆積形成した
後、このレジスト10を所望のパターンに露光し現像す
る。そして、前記レジスト10のパターンをマスクに前記
熱酸化膜９をエッチングし、前記シリコン基板１表面を
露出させることによりコンタクトホール４を形成する。
次に、同図（ｄ）に示すように、前記レジスト10を剥離
した後、前記ポリシリコン膜5a方面と露出している前記
シリコン基板１表面とにシリコン層5bを選択的にエピタ
キシャル成長させる。なお、前記シリコン層5bは前記ポ
リシリコン膜5a表面と前記シリコン基板１表面に別々に
成長するが、前記ポリシリコン膜5aが前記トレンチ２の
上端部まで残存しているため成長の途中で一体化する。
次に、同図（ｅ）に示すように、前記シリコン層5b上に
キャパシタ絶縁膜７を形成した後、導電性のポリシリコ
ン膜を堆積形成する。そして、このポリシリコン膜をパ
ターニングし対向電極８を形成してセルキャパシタを完
成する。
ルを基板表面上に設けたセルキャパシタに本発明を適用
したものである。なお、第３図において、前記第２図と
同一の部分には同じ符号が付してある。まず、従来の製
造方法と同様に、シリコン基板１の表面に熱酸化膜９を
形成した後、微細なトレンチ２を形成し、このトレンチ
２の内面にシリコン酸化膜３を形成する。次に、同図
（ａ）に示すように、全面に導電性のポリシリコン膜5a
を堆積形成する。次に、同図（ｂ）に示すように、導電
性の前記ポリシリコン膜5aを異方的にエッチングして、
このポリシリコン膜5aを前記トレンチ２側面に円筒状に
残存させる。なお、このポリシリコン膜5aは前記トレン
チ２の上端部まで残存しているのがよい。次に、同図
（ｃ）に示すように、全面にレジスト10を堆積形成した
後、このレジスト10を所望のパターンに露光し現像す
る。そして、前記レジスト10のパターンをマスクに前記
熱酸化膜９をエッチングし、前記シリコン基板１表面を
露出させることによりコンタクトホール４を形成する。
次に、同図（ｄ）に示すように、前記レジスト10を剥離
した後、前記ポリシリコン膜5a方面と露出している前記
シリコン基板１表面とにシリコン層5bを選択的にエピタ
キシャル成長させる。なお、前記シリコン層5bは前記ポ
リシリコン膜5a表面と前記シリコン基板１表面に別々に
成長するが、前記ポリシリコン膜5aが前記トレンチ２の
上端部まで残存しているため成長の途中で一体化する。
次に、同図（ｅ）に示すように、前記シリコン層5b上に
キャパシタ絶縁膜７を形成した後、導電性のポリシリコ
ン膜を堆積形成する。そして、このポリシリコン膜をパ
ターニングし対向電極８を形成してセルキャパシタを完
成する。
このようなセルキャパシタの製造方法においても第２図
に示す実施例と同様の効果が得られる。さらに、情報蓄
積電極をコンタクトホール４及びトレンチ２に対してセ
ルフアラインにより形成できるため、製造工程の簡略化
やメモリセルの微細化を達成することができる。
に示す実施例と同様の効果が得られる。さらに、情報蓄
積電極をコンタクトホール４及びトレンチ２に対してセ
ルフアラインにより形成できるため、製造工程の簡略化
やメモリセルの微細化を達成することができる。
第４図（ａ）〜（ｉ）に示す断面図は、コンタクトホー
ルをセルフアラインにより形成するセルキャパシタに本
発明を適用したものである。なお、第４図において、前
記第３図と同一の部分には同じ符号を付してある。ま
ず、同図（ａ）に示すように、シリコン基板１の一主面
に熱酸化膜９を形成し、この熱酸化膜９上に第１の耐酸
化性膜11を形成する。この後、前記第１の耐酸化性膜11
及び熱酸化膜９を所望のパターンに順次エッチングす
る。次に、同図（ｂ）に示すように、全面に第２の耐酸
化性膜12を堆積形成する。次に、同図（ｃ）に示すよう
に、前記第２の耐酸化性膜12を異方的にエッチングして
前記第１の耐酸化性膜11側壁にのみ残存させる。次に、
同図（ｄ）に示すように、前記第１及び第２の耐酸化性
膜11,12をマスクにして前記シリコン基板１をエッチン
グし、このシリコン基板１に微細なトレンチ２を形成す
る。この後、熱酸化により前記トレンチ２内面にシリコ
ン酸化膜３を形成する。次に、同図（ｅ）に示すよう
に、全面に導電性のポリシリコン膜5aを堆積形成する。
次に、同図（ｆ）に示すように、前記ポリシリコン膜5a
を異方的にエッチングしてトレンチ２側面に円筒状に残
存させる。なお、このポリシリコン膜5aは前記トレンチ
２の上端部まで残存しているのがよい。次に、同図
（ｇ）に示すように、前記第１及び第２の耐酸化性膜1
1,12を剥離する。これにより、前記トレンチ２の周囲に
はコンタクトホール４が形成される。次に、同図（ｈ）
に示すように、前記ポリシリコン膜5a表面とコンタクト
ホール４により露出している前記シリコン基板１表面と
にシリコン層5bを選択的にエピタキシャル成長させる。
なお、前記シリコン層5bは前記ポリシリコン膜5a表面と
前記シリコン基板１表面に別々に成長するが、前記ポリ
シリコン膜5aが前記トレンチ２の上端部まで残存してい
るため成長の途中で一体化する。次に、同図（ｉ）に示
すように、前記シリコン層5b上にキャパシタ絶縁膜７を
形成した後、導電性のポリシリコン膜を堆積形成する。
そして、このポリシリコン膜をパターニングし対向電極
８を形成してセルキャパシタを完成する。
ルをセルフアラインにより形成するセルキャパシタに本
発明を適用したものである。なお、第４図において、前
記第３図と同一の部分には同じ符号を付してある。ま
ず、同図（ａ）に示すように、シリコン基板１の一主面
に熱酸化膜９を形成し、この熱酸化膜９上に第１の耐酸
化性膜11を形成する。この後、前記第１の耐酸化性膜11
及び熱酸化膜９を所望のパターンに順次エッチングす
る。次に、同図（ｂ）に示すように、全面に第２の耐酸
化性膜12を堆積形成する。次に、同図（ｃ）に示すよう
に、前記第２の耐酸化性膜12を異方的にエッチングして
前記第１の耐酸化性膜11側壁にのみ残存させる。次に、
同図（ｄ）に示すように、前記第１及び第２の耐酸化性
膜11,12をマスクにして前記シリコン基板１をエッチン
グし、このシリコン基板１に微細なトレンチ２を形成す
る。この後、熱酸化により前記トレンチ２内面にシリコ
ン酸化膜３を形成する。次に、同図（ｅ）に示すよう
に、全面に導電性のポリシリコン膜5aを堆積形成する。
次に、同図（ｆ）に示すように、前記ポリシリコン膜5a
を異方的にエッチングしてトレンチ２側面に円筒状に残
存させる。なお、このポリシリコン膜5aは前記トレンチ
２の上端部まで残存しているのがよい。次に、同図
（ｇ）に示すように、前記第１及び第２の耐酸化性膜1
1,12を剥離する。これにより、前記トレンチ２の周囲に
はコンタクトホール４が形成される。次に、同図（ｈ）
に示すように、前記ポリシリコン膜5a表面とコンタクト
ホール４により露出している前記シリコン基板１表面と
にシリコン層5bを選択的にエピタキシャル成長させる。
なお、前記シリコン層5bは前記ポリシリコン膜5a表面と
前記シリコン基板１表面に別々に成長するが、前記ポリ
シリコン膜5aが前記トレンチ２の上端部まで残存してい
るため成長の途中で一体化する。次に、同図（ｉ）に示
すように、前記シリコン層5b上にキャパシタ絶縁膜７を
形成した後、導電性のポリシリコン膜を堆積形成する。
そして、このポリシリコン膜をパターニングし対向電極
８を形成してセルキャパシタを完成する。
このようなセルキャパシタの製造方法によれば、第３図
に示す実施例と同様の効果が得られるとともに、コンタ
クトホール４をフォトリソグラフィー工程なしに形成す
ることができる。よって、微細なトレンチ２にレジスト
が埋め込まれることがなく、前記トレンチ２内のレジス
トの残留、汚染という心配がなくなる。
に示す実施例と同様の効果が得られるとともに、コンタ
クトホール４をフォトリソグラフィー工程なしに形成す
ることができる。よって、微細なトレンチ２にレジスト
が埋め込まれることがなく、前記トレンチ２内のレジス
トの残留、汚染という心配がなくなる。
ところで、第１図〜第４図で説明してきた各実施例は、
全て微細なトレンチ（穴）にセルキャパシタを埋め込ん
だものについての本発明の適用であるが、微細なトレン
チ（溝）にセルキャパシタを埋め込んだもの、例えばIV
EC（Isolation−merged VErtical Capasitor）セル
（IEDM Technical Digest,1984,pp240に記載されてい
る。）に本発明を適用することもできる。
全て微細なトレンチ（穴）にセルキャパシタを埋め込ん
だものについての本発明の適用であるが、微細なトレン
チ（溝）にセルキャパシタを埋め込んだもの、例えばIV
EC（Isolation−merged VErtical Capasitor）セル
（IEDM Technical Digest,1984,pp240に記載されてい
る。）に本発明を適用することもできる。
［発明の効果］ 以上、説明したように本発明の半導体記憶装置及びその
製造方法によれば次のような効果を奏する。
製造方法によれば次のような効果を奏する。
情報蓄積電極が直接シリコン基板から結晶成長させたも
ので構成されているので、情報蓄積電極とトランスファ
ートランジスタのソース，ドレイン領域との界面におけ
る自然酸化膜の影響がなくなる。よって、これら情報蓄
積電極とトランスファートランジスタのソース，ドレイ
ン領域との接触抵抗値は低く、そのバラツキも小さくな
る。
ので構成されているので、情報蓄積電極とトランスファ
ートランジスタのソース，ドレイン領域との界面におけ
る自然酸化膜の影響がなくなる。よって、これら情報蓄
積電極とトランスファートランジスタのソース，ドレイ
ン領域との接触抵抗値は低く、そのバラツキも小さくな
る。
第１図は本発明の一実施例に係わる半導体記憶装置につ
いて説明するための断面図、第２図は本発明の一実施例
に係わる半導体記憶装置の製造方法について説明するた
めの断面図、第３図及び第４図はそれぞれ本発明の他の
実施例に係わる半導体記憶装置の製造方法について説明
するための断面図、第５図及び第６図はそれぞれ従来の
半導体記憶装置を示す断面図、第７図は第５図の半導体
記憶装置におけるセルキャパシタの製造方法を示す断面
図である。 １……シリコン基板、２……トレンチ（穴）、３……絶
縁膜、４……コンタクトホール、5a……ポリシリコン
膜、5b……シリコン層、７……キャパシタ絶縁膜、８…
…対向電極。
いて説明するための断面図、第２図は本発明の一実施例
に係わる半導体記憶装置の製造方法について説明するた
めの断面図、第３図及び第４図はそれぞれ本発明の他の
実施例に係わる半導体記憶装置の製造方法について説明
するための断面図、第５図及び第６図はそれぞれ従来の
半導体記憶装置を示す断面図、第７図は第５図の半導体
記憶装置におけるセルキャパシタの製造方法を示す断面
図である。 １……シリコン基板、２……トレンチ（穴）、３……絶
縁膜、４……コンタクトホール、5a……ポリシリコン
膜、5b……シリコン層、７……キャパシタ絶縁膜、８…
…対向電極。
Claims (2)
- 【請求項１】半導体基板上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 前記第１及び第２絶縁膜をエッチングし、開口部を形成
する工程と、 前記開口部の側壁のみに第３絶縁膜を形成する工程と、 前記第２及び第３絶縁膜をマスクにして前記半導体基板
をエッチングし、当該半導体基板にトレンチを形成する
工程と、 このトレンチの内面に第４絶縁膜を形成する工程と、 前記トレンチ側面に第１導電膜を形成する工程と、 前記第２及び第３絶縁膜を剥離し、前記トレンチの周囲
にコンタクトホールを形成する工程と、 前記第１導電膜及び前記コンタクトホール内に露出した
半導体基板からそれぞれ選択的に第２導電膜をエピタキ
シャル成長させ、これら第２導電膜を成長の途中で一体
化させる工程と、 前記第２導電膜上にキャパシタ絶縁膜を形成する工程
と、 前記キャパシタ絶縁膜上に第３導電膜を形成する工程と を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】前記第２及び第３絶縁膜は、耐酸化性膜で
あることを特徴とする請求項１に記載の半導体記憶装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225912A JPH07109876B2 (ja) | 1988-09-09 | 1988-09-09 | 半導体記憶装置の製造方法 |
| US07/403,292 US5013679A (en) | 1988-09-09 | 1989-09-05 | Cell capacitor of a dynamic random access memory and a method of manufacturing the same |
| KR1019890013062A KR920011047B1 (ko) | 1988-09-09 | 1989-09-09 | 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225912A JPH07109876B2 (ja) | 1988-09-09 | 1988-09-09 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274068A JPH0274068A (ja) | 1990-03-14 |
| JPH07109876B2 true JPH07109876B2 (ja) | 1995-11-22 |
Family
ID=16836835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225912A Expired - Fee Related JPH07109876B2 (ja) | 1988-09-09 | 1988-09-09 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5013679A (ja) |
| JP (1) | JPH07109876B2 (ja) |
| KR (1) | KR920011047B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010919A (ko) * | 1990-11-28 | 1992-06-27 | 김광호 | 고집적 반도체 메모리장치 |
| KR940002835B1 (ko) * | 1991-04-17 | 1994-04-04 | 재단법인 한국전자통신연구소 | 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 |
| JP3146316B2 (ja) * | 1991-05-17 | 2001-03-12 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| EP0535541B1 (de) * | 1991-10-02 | 1996-03-13 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer Grabenstruktur in einem Substrat |
| US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
| US5671397A (en) | 1993-12-27 | 1997-09-23 | At&T Global Information Solutions Company | Sea-of-cells array of transistors |
| US6675361B1 (en) | 1993-12-27 | 2004-01-06 | Hyundai Electronics America | Method of constructing an integrated circuit comprising an embedded macro |
| JPH07254640A (ja) * | 1993-12-30 | 1995-10-03 | Texas Instr Inc <Ti> | スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法 |
| US5677219A (en) * | 1994-12-29 | 1997-10-14 | Siemens Aktiengesellschaft | Process for fabricating a DRAM trench capacitor |
| US6121651A (en) * | 1998-07-30 | 2000-09-19 | International Business Machines Corporation | Dram cell with three-sided-gate transfer device |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS60136366A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| DE3565339D1 (en) * | 1984-04-19 | 1988-11-03 | Nippon Telegraph & Telephone | Semiconductor memory device and method of manufacturing the same |
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH0793368B2 (ja) * | 1985-06-14 | 1995-10-09 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| JP2671899B2 (ja) * | 1986-02-20 | 1997-11-05 | 株式会社東芝 | 半導体記憶装置 |
| JPS62247560A (ja) * | 1986-04-18 | 1987-10-28 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリセル |
| US4761385A (en) * | 1987-02-10 | 1988-08-02 | Motorola, Inc. | Forming a trench capacitor |
| US4784964A (en) * | 1987-10-19 | 1988-11-15 | Motorola Inc. | EPI defect reduction using rapid thermal annealing |
| US4927779A (en) * | 1988-08-10 | 1990-05-22 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor |
-
1988
- 1988-09-09 JP JP63225912A patent/JPH07109876B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-05 US US07/403,292 patent/US5013679A/en not_active Expired - Lifetime
- 1989-09-09 KR KR1019890013062A patent/KR920011047B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0274068A (ja) | 1990-03-14 |
| KR900005463A (ko) | 1990-04-14 |
| US5013679A (en) | 1991-05-07 |
| KR920011047B1 (ko) | 1992-12-26 |
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Legal Events
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|---|---|---|---|
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