JPH07254640A - スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法 - Google Patents
スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法Info
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- JPH07254640A JPH07254640A JP6325767A JP32576794A JPH07254640A JP H07254640 A JPH07254640 A JP H07254640A JP 6325767 A JP6325767 A JP 6325767A JP 32576794 A JP32576794 A JP 32576794A JP H07254640 A JPH07254640 A JP H07254640A
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
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Abstract
(57)【要約】
【目的】 分離スペースサイズを縮小させたトレンチ分
離構造。 【構成】 バッファ層（１６）及び中間層（１２）を通
って半導体基板（１４）にトレンチ領域（１８）を形成
することにより形成され得る。トレンチ壁層（２０）を
トレンチ領域（１８）の内側壁上に中間層（１２）と接
触して成長させる。トレンチ・フィルタ層（２８）がバ
ッファ層（１６）及びトレンチ壁層（２０）上でトレン
チ領域内に形成される。トレンチ・フィルタ層（２８）
がバッファ層（１６）から除去されるが、トレンチ領域
（１８）内に残る。蓄積誘電体（３０）がバッファ層
（１６）及びトレンチ・フィルタ層（２８）でトレンチ
領域（１８）内に形成される。フィールド・プレート層
（３２）が蓄積誘電体（３０）上及びトレンチ領域（１
８）内に形成される。トレンチ領域（１８）の外側にあ
るフィールド・プレート層（３２）、蓄積誘電体（３
０）、バッファ層（１６）及び中間層（１２）が除去さ
れる。
離構造。 【構成】 バッファ層（１６）及び中間層（１２）を通
って半導体基板（１４）にトレンチ領域（１８）を形成
することにより形成され得る。トレンチ壁層（２０）を
トレンチ領域（１８）の内側壁上に中間層（１２）と接
触して成長させる。トレンチ・フィルタ層（２８）がバ
ッファ層（１６）及びトレンチ壁層（２０）上でトレン
チ領域内に形成される。トレンチ・フィルタ層（２８）
がバッファ層（１６）から除去されるが、トレンチ領域
（１８）内に残る。蓄積誘電体（３０）がバッファ層
（１６）及びトレンチ・フィルタ層（２８）でトレンチ
領域（１８）内に形成される。フィールド・プレート層
（３２）が蓄積誘電体（３０）上及びトレンチ領域（１
８）内に形成される。トレンチ領域（１８）の外側にあ
るフィールド・プレート層（３２）、蓄積誘電体（３
０）、バッファ層（１６）及び中間層（１２）が除去さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体形成方法
に関し、更に詳細には、スタック・トレンチ・コンデン
サ形成工程におけるトレンチ分離構造形成方法に関連す
る。
に関し、更に詳細には、スタック・トレンチ・コンデン
サ形成工程におけるトレンチ分離構造形成方法に関連す
る。
【０００２】
【従来の技術】トレンチ分離構造は、集積回路デバイス
の動作上の特徴を改善するために集積回路デバイス形成
での用途が急増している。しかし、より小さいサイズの
デバイスが要請されるため、より小さなデバイス形成技
術を利用するために分離スペースも小さくしなければな
らない。従来のトレンチ分離構造はＬＯＣＯＳ技術を用
いて形成されていた。しかし、ＬＯＣＯＳ分離方法はリ
ソグラフィの限界まで縮小することはできない。そのた
め、リソグラフィの限界まで縮小することが可能なトレ
ンチ分離構造を形成する方法が必要とされている。
の動作上の特徴を改善するために集積回路デバイス形成
での用途が急増している。しかし、より小さいサイズの
デバイスが要請されるため、より小さなデバイス形成技
術を利用するために分離スペースも小さくしなければな
らない。従来のトレンチ分離構造はＬＯＣＯＳ技術を用
いて形成されていた。しかし、ＬＯＣＯＳ分離方法はリ
ソグラフィの限界まで縮小することはできない。そのた
め、リソグラフィの限界まで縮小することが可能なトレ
ンチ分離構造を形成する方法が必要とされている。
【０００３】
【課題を解決するための手段及び作用】前述のように、
分離スペースサイズを縮小させたトレンチ分離構造工程
が要請されている。さらに、リソグラフィの限界まで縮
小が可能なトレンチ分離工程も必要とされている。
分離スペースサイズを縮小させたトレンチ分離構造工程
が要請されている。さらに、リソグラフィの限界まで縮
小が可能なトレンチ分離工程も必要とされている。
【０００４】本発明では、スタック・トレンチ・コンデ
ンサ形成工程におけるトレンチ分離構造形成方法は、従
来のトレンチ分離構造工程に付随する欠点及び問題点を
実質的に消去または減少させる。
ンサ形成工程におけるトレンチ分離構造形成方法は、従
来のトレンチ分離構造工程に付随する欠点及び問題点を
実質的に消去または減少させる。
【０００５】本発明の一実施例によると、半導体基板上
に中間層を形成し、中間層上にバッファ層を形成するこ
とを含むスタック・トレンチ・コンデンサ形成工程にお
けるトレンチ分離構造形成方法が提供される。トレンチ
領域が、バッファ層と中間層とを通って半導体基板内に
形成される。トレンチ壁層がトレンチ領域の壁の内側に
形成され、半導体基板の残された中間層と接触する。ト
レンチ・フィルタ層が、トレンチ壁層上のトレンチ領域
内に形成される。蓄積誘電体がトレンチ・フィルタ層の
上のトレンチ領域内で形成され、その後、トレンチ領域
内の蓄積誘電体の上にフィールド・プレート層が形成さ
れる。トレンチ・フィルタ層、蓄積誘電体層、及びフィ
ールド・プレート層がトレンチ・キャップとトレンチ壁
層とで囲まれるようにトレンチ・キャップ層がフィール
ド・プレート上に形成される。
に中間層を形成し、中間層上にバッファ層を形成するこ
とを含むスタック・トレンチ・コンデンサ形成工程にお
けるトレンチ分離構造形成方法が提供される。トレンチ
領域が、バッファ層と中間層とを通って半導体基板内に
形成される。トレンチ壁層がトレンチ領域の壁の内側に
形成され、半導体基板の残された中間層と接触する。ト
レンチ・フィルタ層が、トレンチ壁層上のトレンチ領域
内に形成される。蓄積誘電体がトレンチ・フィルタ層の
上のトレンチ領域内で形成され、その後、トレンチ領域
内の蓄積誘電体の上にフィールド・プレート層が形成さ
れる。トレンチ・フィルタ層、蓄積誘電体層、及びフィ
ールド・プレート層がトレンチ・キャップとトレンチ壁
層とで囲まれるようにトレンチ・キャップ層がフィール
ド・プレート上に形成される。
【０００６】本発明の方法は、従来のトレンチ分離構造
工程を越える様々な技術的利点を提供する。例えば技術
的利点の１つは、スタック・トレンチ・コンデンサ形成
工程を用いたトレンチ分離構造の形成である。別の技術
的利点は、従来の工程に比べ分離スペースがより小さい
トレンチ分離構造の形成である。さらに他の技術的利点
は、リソグラフィの限界まで縮小するトレンチ分離構造
の形成である。この他の技術的利点も、添付の図面や記
述及び請求項から当業者には明らかである。
工程を越える様々な技術的利点を提供する。例えば技術
的利点の１つは、スタック・トレンチ・コンデンサ形成
工程を用いたトレンチ分離構造の形成である。別の技術
的利点は、従来の工程に比べ分離スペースがより小さい
トレンチ分離構造の形成である。さらに他の技術的利点
は、リソグラフィの限界まで縮小するトレンチ分離構造
の形成である。この他の技術的利点も、添付の図面や記
述及び請求項から当業者には明らかである。
【０００７】本発明及びその利点をさらに良く理解する
ために、ここで添付する図面に関連させて以下の説明の
ために参照する。同じ参照番号は、同等の部分を示す。
ために、ここで添付する図面に関連させて以下の説明の
ために参照する。同じ参照番号は、同等の部分を示す。
【０００８】
【実施例】図１Ａ−Ｉはスタック・トレンチ・コンデン
サ・ダイナミック・ランダム・アクセス・メモリ・セル
１０の形成工程を示す。形成工程は、図１Ａで、好まし
くは酸化物層である中間層１２が半導体基板１４上で成
長することから始まる。好ましくは窒化物層であるバッ
ファ層１６が中間層１２上に成長し、その後バッファ層
１６と中間層１２とを通って、半導体基板１４内へのト
レンチ領域１８をエッチングする。図１Ｂにおいて、好
ましくは熱酸化物層であるトレンチ壁層２０がトレンチ
領域１８の内部壁上で中間層１２と接触して成長する。
図１Ｃにおいて、第１のフォトレジスト・コート２２
が、トレンチ領域１８内でトレンチ壁層２０上に形成さ
れる。第２のフォトレジスト・コート２４が、フォトレ
ジスト・コート２２及びトレンチ壁層２０の右半分の上
部に形成される。ディグレーズ（deglaze ）工程が基板
上で成されてトレンチ領域１８の端部２６でトレンチ壁
層２０の一部を除去する。
サ・ダイナミック・ランダム・アクセス・メモリ・セル
１０の形成工程を示す。形成工程は、図１Ａで、好まし
くは酸化物層である中間層１２が半導体基板１４上で成
長することから始まる。好ましくは窒化物層であるバッ
ファ層１６が中間層１２上に成長し、その後バッファ層
１６と中間層１２とを通って、半導体基板１４内へのト
レンチ領域１８をエッチングする。図１Ｂにおいて、好
ましくは熱酸化物層であるトレンチ壁層２０がトレンチ
領域１８の内部壁上で中間層１２と接触して成長する。
図１Ｃにおいて、第１のフォトレジスト・コート２２
が、トレンチ領域１８内でトレンチ壁層２０上に形成さ
れる。第２のフォトレジスト・コート２４が、フォトレ
ジスト・コート２２及びトレンチ壁層２０の右半分の上
部に形成される。ディグレーズ（deglaze ）工程が基板
上で成されてトレンチ領域１８の端部２６でトレンチ壁
層２０の一部を除去する。
【０００９】フォトレジスト・コート２４及び２２を除
去した後、図１Ｄに示すように、好ましくはポリシリコ
ン層であるトレンチ・フィルタ層２８が、端部２６でト
レンチ壁層２０、バッファ層１６及び半導体基板１４上
に形成される。トレンチ・フィルタ層２８の一部がバッ
ファ層１６から除去され、蓄積誘電体３０がトレンチ・
フィルタ上のトレンチ領域１８内で、図１Ｅに示すよう
にバッファ層１６上に形成される。その後、好ましくは
ポリシリコン層であるフィールド・プレート層３２が図
１Ｆに示すように、蓄積誘電体３０上に形成される。フ
ィールド・プレート層３２の一部が、図１Ｇに示すよう
に、端部２６の付近で蓄積誘電体３０から除去される。
さらに図１Ｈにおいて、酸化物層３４がフィールド・プ
レート層３２及び蓄積誘電体３０上に形成され、その後
窒化物層３６が酸化物層３４及び蓄積誘電体３０上に形
成される。工程の終了は図１Ｉに示され、窒化物層３６
が酸化物層３４上に残された窒化物層３６の一部を除去
する。バッファ１６及び酸化物層１２がディグレーズ
アウェイ（deglazed away ）され、好ましくは酸化物層
であるゲート中間層３８を成長させ、好ましくはポリシ
リコン層であるブロック層４０を形成させ、ソース／ド
レイン領域４２をインプラントする。この結果の構造
は、図１Ｉに示ように、スタック・トレンチ・コンデン
サ・ダイナミック・ランダム・アクセス・メモリセルに
なる。
去した後、図１Ｄに示すように、好ましくはポリシリコ
ン層であるトレンチ・フィルタ層２８が、端部２６でト
レンチ壁層２０、バッファ層１６及び半導体基板１４上
に形成される。トレンチ・フィルタ層２８の一部がバッ
ファ層１６から除去され、蓄積誘電体３０がトレンチ・
フィルタ上のトレンチ領域１８内で、図１Ｅに示すよう
にバッファ層１６上に形成される。その後、好ましくは
ポリシリコン層であるフィールド・プレート層３２が図
１Ｆに示すように、蓄積誘電体３０上に形成される。フ
ィールド・プレート層３２の一部が、図１Ｇに示すよう
に、端部２６の付近で蓄積誘電体３０から除去される。
さらに図１Ｈにおいて、酸化物層３４がフィールド・プ
レート層３２及び蓄積誘電体３０上に形成され、その後
窒化物層３６が酸化物層３４及び蓄積誘電体３０上に形
成される。工程の終了は図１Ｉに示され、窒化物層３６
が酸化物層３４上に残された窒化物層３６の一部を除去
する。バッファ１６及び酸化物層１２がディグレーズ
アウェイ（deglazed away ）され、好ましくは酸化物層
であるゲート中間層３８を成長させ、好ましくはポリシ
リコン層であるブロック層４０を形成させ、ソース／ド
レイン領域４２をインプラントする。この結果の構造
は、図１Ｉに示ように、スタック・トレンチ・コンデン
サ・ダイナミック・ランダム・アクセス・メモリセルに
なる。
【００１０】そのスタック・トレンチ・コンデンサ・ダ
イナミック・ランダム・アクセス・メモリセルの形成工
程は、図１Ｃ、図１Ｈ及び図１Ｉに示したステップを除
去することによるトレンチ分離構造を形成するのに用い
られ得る。図２Ａ−Ｆは、スタック・トレンチ・コンデ
ンサ・ダイナミック・ランダム・アクセス・メモリセル
の形成に関する前述のステップを省いたトレンチ分離構
造の形成工程を示す。工程は、図２Ａにおいて、酸化物
層１２が半導体基板１４上で成長し、窒化物層１６が酸
化物層１２上に成長することから始まる。トレンチ領域
１８がバッファ層１６及び酸化物層１２を通って半導体
基板１４内へエッチングされる。図２Ｂは、熱酸化物層
２０がトレンチ領域１８内で酸化物層１２と接触して形
成されることを示す。
イナミック・ランダム・アクセス・メモリセルの形成工
程は、図１Ｃ、図１Ｈ及び図１Ｉに示したステップを除
去することによるトレンチ分離構造を形成するのに用い
られ得る。図２Ａ−Ｆは、スタック・トレンチ・コンデ
ンサ・ダイナミック・ランダム・アクセス・メモリセル
の形成に関する前述のステップを省いたトレンチ分離構
造の形成工程を示す。工程は、図２Ａにおいて、酸化物
層１２が半導体基板１４上で成長し、窒化物層１６が酸
化物層１２上に成長することから始まる。トレンチ領域
１８がバッファ層１６及び酸化物層１２を通って半導体
基板１４内へエッチングされる。図２Ｂは、熱酸化物層
２０がトレンチ領域１８内で酸化物層１２と接触して形
成されることを示す。
【００１１】図２Ｃにおいて、形成工程は、ポリシリコ
ン層２８が熱酸化物層２０及び窒化物層１６上に形成さ
れ、図１Ｃに示したフォトレジストのパターニング工程
をとばし、前述のトレンチ・コンデンサ形成工程にある
ように端部２６が露出されないようにする。図２Ｄに示
すように、ポリシリコン層２８の一部が窒化物層１６か
ら除去され、蓄積誘電体３０が窒化物層１６及びポリシ
リコン層２８上でトレンチ領域内に形成される。フィー
ルド・プレート・ポリシリコン層３２が図２Ｅに示すよ
うに、蓄積誘電体３０上でトレンチ領域１８内に形成さ
れる。フィールド・プレート・ポリシリコン層３２の一
部が、図２Ｆに示すように、蓄積誘電体３０から除去さ
れる。
ン層２８が熱酸化物層２０及び窒化物層１６上に形成さ
れ、図１Ｃに示したフォトレジストのパターニング工程
をとばし、前述のトレンチ・コンデンサ形成工程にある
ように端部２６が露出されないようにする。図２Ｄに示
すように、ポリシリコン層２８の一部が窒化物層１６か
ら除去され、蓄積誘電体３０が窒化物層１６及びポリシ
リコン層２８上でトレンチ領域内に形成される。フィー
ルド・プレート・ポリシリコン層３２が図２Ｅに示すよ
うに、蓄積誘電体３０上でトレンチ領域１８内に形成さ
れる。フィールド・プレート・ポリシリコン層３２の一
部が、図２Ｆに示すように、蓄積誘電体３０から除去さ
れる。
【００１２】工程を終了するためには、トレンチ領域の
外側の蓄積誘電体３０、窒化物層１６、ポリシリコン層
２８及び酸化物層１２の露出領域が除去され、ゲート酸
化物層３８が半導体基板１４の上で、ポリシリコン層２
８、蓄積誘電体３０、及びフィールド・プレート・ポリ
シリコン層３２が酸化物で囲まれるようにトレンチ領域
１８上部に形成される。スタック・トレンチ・コンデン
サ形成工程における分離スペース形成では、他の付加的
工程のステップは必要とされない。
外側の蓄積誘電体３０、窒化物層１６、ポリシリコン層
２８及び酸化物層１２の露出領域が除去され、ゲート酸
化物層３８が半導体基板１４の上で、ポリシリコン層２
８、蓄積誘電体３０、及びフィールド・プレート・ポリ
シリコン層３２が酸化物で囲まれるようにトレンチ領域
１８上部に形成される。スタック・トレンチ・コンデン
サ形成工程における分離スペース形成では、他の付加的
工程のステップは必要とされない。
【００１３】トレンチ領域１８の端部２６での蓄積ノー
ド接触をなくすことによって、トレンチ領域１８はチッ
プ上のデバイスの完全な分離を提供する。このような分
離トレンチ領域は、同じチップ上の他の回路またはデバ
イスを分離するのに適している。さらに、非常に小さな
分離スペースを実現するための小さなトレンチ深さ（de
pth ）が達成され得る。レイアウト強調（intensive ）
回路において、非常に厳格なレイアウト規則が強く望ま
れている。０．３μｍ〜０．５μｍのような小さな分離
スペースが、この工程によって実現可能である。従来の
ＩＯＣＯＳ型分離技術は０．５μｍ分離スペースのみを
提供した。閾値電圧を上げるために、トレンチ領域１８
の壁にそってドーパント濃度を調整する付加的パターニ
ング及びトレンチ壁のインプラントが形成され得る。
ド接触をなくすことによって、トレンチ領域１８はチッ
プ上のデバイスの完全な分離を提供する。このような分
離トレンチ領域は、同じチップ上の他の回路またはデバ
イスを分離するのに適している。さらに、非常に小さな
分離スペースを実現するための小さなトレンチ深さ（de
pth ）が達成され得る。レイアウト強調（intensive ）
回路において、非常に厳格なレイアウト規則が強く望ま
れている。０．３μｍ〜０．５μｍのような小さな分離
スペースが、この工程によって実現可能である。従来の
ＩＯＣＯＳ型分離技術は０．５μｍ分離スペースのみを
提供した。閾値電圧を上げるために、トレンチ領域１８
の壁にそってドーパント濃度を調整する付加的パターニ
ング及びトレンチ壁のインプラントが形成され得る。
【００１４】上述のトレンチ分離構造は、インターアク
ティブ（アクティブ間）領域の分離において有効であ
る。図３は、トレンチ領域１８がインターアクティブ領
域分離を提供する方法の一例を示す。アクティブ領域４
４が、アクティブ領域がトレンチ領域１８によってお互
いに分離されるようにトレンチ領域１８の両側にインプ
ラントされる。
ティブ（アクティブ間）領域の分離において有効であ
る。図３は、トレンチ領域１８がインターアクティブ領
域分離を提供する方法の一例を示す。アクティブ領域４
４が、アクティブ領域がトレンチ領域１８によってお互
いに分離されるようにトレンチ領域１８の両側にインプ
ラントされる。
【００１５】図４はインターウェル（ウェル間）分離の
断面図の典型的なレイアウト図を示す。インターウェル
分離は、デバイスを絶えずＯＮ状態にせしめるラッチ・
アップをさせないようにするのに有効である。Ｎ型ウェ
ル領域４６及びＰ型ウェル領域４８の間で深く分離され
たトレンチ領域１８は、電流パスが、ラッチ・アップが
起こるためにはトレンチ領域の廻りを進まなければなら
ないようにする。そのような長く遠回りの電流パスが実
質的にデバイスの利得を減少し、ラッチ・アップに関す
る問題に対する回路の免疫性を増加させる。
断面図の典型的なレイアウト図を示す。インターウェル
分離は、デバイスを絶えずＯＮ状態にせしめるラッチ・
アップをさせないようにするのに有効である。Ｎ型ウェ
ル領域４６及びＰ型ウェル領域４８の間で深く分離され
たトレンチ領域１８は、電流パスが、ラッチ・アップが
起こるためにはトレンチ領域の廻りを進まなければなら
ないようにする。そのような長く遠回りの電流パスが実
質的にデバイスの利得を減少し、ラッチ・アップに関す
る問題に対する回路の免疫性を増加させる。
【００１６】要約すると、スタック・トレンチ・コンデ
ンサ・ダイナミック・ランダム・アクセス・メモリセル
の形成工程は、トレンチ分離構造を形成するために修正
され得る。トレンチ分離構造は、ラッチ・アップを防止
するためのインターアクティブ領域分離及びインターウ
ェル分離に用いられ得る。
ンサ・ダイナミック・ランダム・アクセス・メモリセル
の形成工程は、トレンチ分離構造を形成するために修正
され得る。トレンチ分離構造は、ラッチ・アップを防止
するためのインターアクティブ領域分離及びインターウ
ェル分離に用いられ得る。
【００１７】本発明によれば、上述の利点を提供するス
タック・トレンチ・コンデンサ・ダイナミック・ランダ
ム・アクセス・メモリセルにおけるトレンチ分離構造の
形成方法が提供されることが明らかである。好ましい実
施例が詳述されているが、種々の代替及び変更が成され
得ることを理解されたい。例えば、図面と関連した記載
とは別の材料及び別の形成工程が成され得る。添付の特
許請求の範囲によって定められた本発明の範囲内で他の
例も、この技術の分野の習熟者には容易に確認し得る。
タック・トレンチ・コンデンサ・ダイナミック・ランダ
ム・アクセス・メモリセルにおけるトレンチ分離構造の
形成方法が提供されることが明らかである。好ましい実
施例が詳述されているが、種々の代替及び変更が成され
得ることを理解されたい。例えば、図面と関連した記載
とは別の材料及び別の形成工程が成され得る。添付の特
許請求の範囲によって定められた本発明の範囲内で他の
例も、この技術の分野の習熟者には容易に確認し得る。
【００１８】以上の説明に関して更に以下の項を開示す
る。
る。
【００１９】（１） スタック・トレンチ・コンデンサ
形成工程でトレンチ分離構造を形成する方法において、
半導体基板上に中間層を形成し、中間層上にバッファ層
を形成し、中間層とバッファ層とを通って半導体基板内
にトレンチ領域を形成し、トレンチ領域の内側壁上にト
レンチ壁層を形成し、該トレンチ壁層は半導体基板上の
残された中間層と接触し、トレンチ壁層上でトレンチ領
域内にトレンチ・フィルタ層を形成し、トレンチ・フィ
ルタ層上でトレンチ領域内に蓄積誘電体を形成し、蓄積
誘電体上でトレンチ領域内にフィールド・プレート層を
形成し、トレンチ・フィルタ層、蓄積誘電体及びフィー
ルド・プレート層がトレンチ壁層及びトレンチ・キャッ
プ層によって囲まれるように、トレンチ・キャップ層を
フィールド・プレート層上に形成する工程を含む方法。
形成工程でトレンチ分離構造を形成する方法において、
半導体基板上に中間層を形成し、中間層上にバッファ層
を形成し、中間層とバッファ層とを通って半導体基板内
にトレンチ領域を形成し、トレンチ領域の内側壁上にト
レンチ壁層を形成し、該トレンチ壁層は半導体基板上の
残された中間層と接触し、トレンチ壁層上でトレンチ領
域内にトレンチ・フィルタ層を形成し、トレンチ・フィ
ルタ層上でトレンチ領域内に蓄積誘電体を形成し、蓄積
誘電体上でトレンチ領域内にフィールド・プレート層を
形成し、トレンチ・フィルタ層、蓄積誘電体及びフィー
ルド・プレート層がトレンチ壁層及びトレンチ・キャッ
プ層によって囲まれるように、トレンチ・キャップ層を
フィールド・プレート層上に形成する工程を含む方法。
【００２０】（２） 第１項に記載の方法において、ト
レンチ分離構造がインターアクティブ領域分離を提供す
るようなトレンチ分離構造の両側にアクティブ領域を形
成する工程を更に含む方法。
レンチ分離構造がインターアクティブ領域分離を提供す
るようなトレンチ分離構造の両側にアクティブ領域を形
成する工程を更に含む方法。
【００２１】（３） 第１項に記載の方法において、ト
レンチ分離構造がインターウェル分離を提供するような
トレンチ分離構造の両側にウェル構造を形成する工程を
更に含む方法。
レンチ分離構造がインターウェル分離を提供するような
トレンチ分離構造の両側にウェル構造を形成する工程を
更に含む方法。
【００２２】（４） 第３項に記載の方法において、ト
レンチ分離構造が回路のラッチ・アップをしないように
充分深いことをさらに含む方法。
レンチ分離構造が回路のラッチ・アップをしないように
充分深いことをさらに含む方法。
【００２３】（５） 第１項に記載の方法において、ト
レンチ領域の端部でトレンチ領域の一部を除去して蓄積
ノード接触をつくる工程を更に含む方法。
レンチ領域の端部でトレンチ領域の一部を除去して蓄積
ノード接触をつくる工程を更に含む方法。
【００２４】（６） 第５項に記載の方法において、バ
ッファ層の一部、蓄積誘電体の一部、及びフィールド・
プレート層の一部を端部の付近から除去し、端部の付近
で半導体基板上にゲート中間層を形成し、ゲート中間層
の一部上でブロック層を形成し、ブロック層の両側上で
半導体基板にインプラント領域を形成して、スタック・
トレンチ・コンデンサ・ダイナミック・ランダム・アク
セス・メモリ・セルをつくることを更に含む方法。
ッファ層の一部、蓄積誘電体の一部、及びフィールド・
プレート層の一部を端部の付近から除去し、端部の付近
で半導体基板上にゲート中間層を形成し、ゲート中間層
の一部上でブロック層を形成し、ブロック層の両側上で
半導体基板にインプラント領域を形成して、スタック・
トレンチ・コンデンサ・ダイナミック・ランダム・アク
セス・メモリ・セルをつくることを更に含む方法。
【００２５】（７） スタック・トレンチ・コンデンサ
形成工程でトレンチ分離構造を形成する方法において、
半導体基板上に酸化物層を成長させ、酸化物層上に窒化
物層を形成し、窒化物層と酸化物層を通って半導体基板
内にトレンチ領域をエッチングし、トレンチ領域の内側
壁上に第２の酸化物層を成長させ、該第２の酸化物層は
半導体基板上の残された酸化物層と接触し、第２の酸化
物層上でトレンチ領域内にポリシリコン層を形成し、蓄
積誘電体上でトレンチ領域内にフィールド・プレート・
ポリシリコンを形成し、ポリシリコン層、蓄積誘電体、
及びフィールド・プレート・ポリシリコン層が酸化物で
囲まれるようにフィールド・プレート層上に第３の酸化
物層を成長させる工程を含む方法。
形成工程でトレンチ分離構造を形成する方法において、
半導体基板上に酸化物層を成長させ、酸化物層上に窒化
物層を形成し、窒化物層と酸化物層を通って半導体基板
内にトレンチ領域をエッチングし、トレンチ領域の内側
壁上に第２の酸化物層を成長させ、該第２の酸化物層は
半導体基板上の残された酸化物層と接触し、第２の酸化
物層上でトレンチ領域内にポリシリコン層を形成し、蓄
積誘電体上でトレンチ領域内にフィールド・プレート・
ポリシリコンを形成し、ポリシリコン層、蓄積誘電体、
及びフィールド・プレート・ポリシリコン層が酸化物で
囲まれるようにフィールド・プレート層上に第３の酸化
物層を成長させる工程を含む方法。
【００２６】（８） 第７項に記載の方法において、ト
レンチ分離構造がインターアクティブ領域分離を提供す
るようなトレンチ分離構造の両側に第１の導電型を有す
るアクティブ領域を形成する工程を更に含む方法。
レンチ分離構造がインターアクティブ領域分離を提供す
るようなトレンチ分離構造の両側に第１の導電型を有す
るアクティブ領域を形成する工程を更に含む方法。
【００２７】（９） 第７項に記載の方法において、ト
レンチ分離構造の第１の側に第１の導電型の第１のウェ
ル構造を形成し、トレンチ分離構造がインターウェル分
離を提供するようなトレンチ分離構造の第２の側に第２
の導電型の第２のウェル構造を形成する工程を更に含む
方法。
レンチ分離構造の第１の側に第１の導電型の第１のウェ
ル構造を形成し、トレンチ分離構造がインターウェル分
離を提供するようなトレンチ分離構造の第２の側に第２
の導電型の第２のウェル構造を形成する工程を更に含む
方法。
【００２８】（１０） 第９項に記載の方法において、
トレンチ分離構造が回路のラッチ・アップを避けるよう
に充分深いことをさらに含む方法。
トレンチ分離構造が回路のラッチ・アップを避けるよう
に充分深いことをさらに含む方法。
【００２９】（１１） 第７項に記載の方法において、
トレンチ領域の端部で第２の酸化物層の一部をディグレ
ーズして蓄積ノード接触をつくる工程を更に含む方法。
トレンチ領域の端部で第２の酸化物層の一部をディグレ
ーズして蓄積ノード接触をつくる工程を更に含む方法。
【００３０】（１２） 第１１項に記載の方法におい
て、窒化物層の一部、蓄積誘電体の一部、及びフィール
ド・プレート・ポリシリコン層の一部を端部の付近から
エッチングし、端部の付近でアクティブ領域を露出し、
端部付近で半導体基板上にゲート酸化物層を成長させ、
ゲート酸化物層の一部上にポリシリコン・ブロック層を
形成させ、ポリシリコン・ブロック層の両側に半導体基
板のソース／ドレイン領域をインプラントして、スタッ
ク・トレンチ・コンデンサ・ダイナミック・ランダム・
アクセス・メモリ・セルをつくることを更に含む方法。
て、窒化物層の一部、蓄積誘電体の一部、及びフィール
ド・プレート・ポリシリコン層の一部を端部の付近から
エッチングし、端部の付近でアクティブ領域を露出し、
端部付近で半導体基板上にゲート酸化物層を成長させ、
ゲート酸化物層の一部上にポリシリコン・ブロック層を
形成させ、ポリシリコン・ブロック層の両側に半導体基
板のソース／ドレイン領域をインプラントして、スタッ
ク・トレンチ・コンデンサ・ダイナミック・ランダム・
アクセス・メモリ・セルをつくることを更に含む方法。
【００３１】（１３） スタック・トレンチ・コンデン
サ形成工程におけるトレンチ分離構造は、バッファ層
（１６）及び中間層（１２）を通って半導体基板（１
４）にトレンチ領域（１８）を形成することにより形成
され得る。トレンチ壁層（２０）をトレンチ領域（１
８）の内側壁上に中間層（１２）と接触して成長させ
る。トレンチ・フィルタ層（２８）がバッファ層（１
６）及びトレンチ壁層（２０）上でトレンチ領域内に形
成される。トレンチ・フィルタ層（２８）がバッファ層
（１６）から除去されるが、トレンチ領域（１８）内に
残る。蓄積誘電体（３０）がバッファ層（１６）及びト
レンチ・フィルタ層（２８）でトレンチ領域（１８）内
に形成される。フィールド・プレート層（３２）が蓄積
誘電体（３０）上及びトレンチ領域（１８）内に形成さ
れる。トレンチ領域（１８）の外側にあるフィールド・
プレート層（３２）、蓄積誘電体（３０）、バッファ層
（１６）及び中間層（１２）が除去される。トレンチ領
域（１８）内のトレンチ・フィルタ層（２８）、蓄積誘
電体（３０）及びフィールド・プレート層（３２）がト
レンチ壁（２０）及びトレンチ・キャップ層（３８）で
囲まれるように、トレンチ・キャップ層（３８）が半導
体基板（１４）上に形成されて、トレンチ分離構造を形
成する。トレンチ分離構造は、インターアクティブ領域
及びインターウェル分離に用いられ得る。
サ形成工程におけるトレンチ分離構造は、バッファ層
（１６）及び中間層（１２）を通って半導体基板（１
４）にトレンチ領域（１８）を形成することにより形成
され得る。トレンチ壁層（２０）をトレンチ領域（１
８）の内側壁上に中間層（１２）と接触して成長させ
る。トレンチ・フィルタ層（２８）がバッファ層（１
６）及びトレンチ壁層（２０）上でトレンチ領域内に形
成される。トレンチ・フィルタ層（２８）がバッファ層
（１６）から除去されるが、トレンチ領域（１８）内に
残る。蓄積誘電体（３０）がバッファ層（１６）及びト
レンチ・フィルタ層（２８）でトレンチ領域（１８）内
に形成される。フィールド・プレート層（３２）が蓄積
誘電体（３０）上及びトレンチ領域（１８）内に形成さ
れる。トレンチ領域（１８）の外側にあるフィールド・
プレート層（３２）、蓄積誘電体（３０）、バッファ層
（１６）及び中間層（１２）が除去される。トレンチ領
域（１８）内のトレンチ・フィルタ層（２８）、蓄積誘
電体（３０）及びフィールド・プレート層（３２）がト
レンチ壁（２０）及びトレンチ・キャップ層（３８）で
囲まれるように、トレンチ・キャップ層（３８）が半導
体基板（１４）上に形成されて、トレンチ分離構造を形
成する。トレンチ分離構造は、インターアクティブ領域
及びインターウェル分離に用いられ得る。
【図１】スタック・トレンチ・コンデンサ・ダイナミッ
ク・ランダム・アクセス・メモリ・セルの形成工程を示
す。
ク・ランダム・アクセス・メモリ・セルの形成工程を示
す。
【図２】トレンチ分離構造の形成工程を示す。
【図３】インターアクティブ領域分離のトレンチ分離構
造を示す。
造を示す。
【図４】インターウェル領域分離のトレンチ分離構造を
示す。
示す。
１０ メモリ・セル １２ 中間層 １４ 半導体基板 １６ バッファ層 １８ トレンチ領域 ２０ トレンチ壁層 ２８ トレンチ・フィルタ層 ３０ 蓄積誘電体 ３２ フィールド・プレート層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２５ Ｃ
Claims (2)
- 【請求項１】 スタック・トレンチ・コンデンサ形成工
程でトレンチ分離構造を形成する方法において、 半導体基板上に中間層を形成し、 中間層上にバッファ層を形成し、 中間層とバッファ層とを通って半導体基板内にトレンチ
領域を形成し、 トレンチ領域の内側壁上にトレンチ壁層を形成し、該ト
レンチ壁層は半導体基板上の残された中間層と接触し、 トレンチ壁層上でトレンチ領域内にトレンチ・フィルタ
層を形成し、 トレンチ・フィルタ層上でトレンチ領域内に蓄積誘電体
を形成し、 蓄積誘電体上でトレンチ領域内にフィールド・プレート
層を形成し、 トレンチ・フィルタ層、蓄積誘電体及びフィールド・プ
レート層がトレンチ壁層及びトレンチ・キャップ層によ
って囲まれるように、トレンチ・キャップ層をフィール
ド・プレート層上に形成する工程を含む方法。 - 【請求項２】 スタック・トレンチ・コンデンサ形成工
程でトレンチ分離構造を形成する方法において、 半導体基板上に酸化物層を成長させ、 酸化物層上に窒化物層を形成し、 窒化物層と酸化物層を通って半導体基板内にトレンチ領
域をエッチングし、 トレンチ領域の内側壁上に第２の酸化物層を成長させ、
該第２の酸化物層は半導体基板上の残された酸化物層と
接触し、 第２の酸化物層上でトレンチ領域内にポリシリコン層を
形成し、 蓄積誘電体上でトレンチ領域内にフィールド・プレート
・ポリシリコンを形成し、 ポリシリコン層、蓄積誘電体、及びフィールド・プレー
ト・ポリシリコン層が酸化物で囲まれるようにフィール
ド・プレート層上に第３の酸化物層を成長させる工程を
含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US175862 | 1988-03-31 | ||
| US17586293A | 1993-12-30 | 1993-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254640A true JPH07254640A (ja) | 1995-10-03 |
Family
ID=22641969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325767A Pending JPH07254640A (ja) | 1993-12-30 | 1994-12-27 | スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6306724B1 (ja) |
| JP (1) | JPH07254640A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067406B2 (en) * | 1997-03-31 | 2006-06-27 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US6661049B2 (en) * | 2001-09-06 | 2003-12-09 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic capacitor structure embedded within microelectronic isolation region |
| US6551881B1 (en) * | 2001-10-01 | 2003-04-22 | Koninklijke Philips Electronics N.V. | Self-aligned dual-oxide umosfet device and a method of fabricating same |
| US6696349B2 (en) * | 2001-11-13 | 2004-02-24 | Infineon Technologies Richmond Lp | STI leakage reduction |
| JP2003158178A (ja) * | 2001-11-22 | 2003-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4621414A (en) * | 1985-03-04 | 1986-11-11 | Advanced Micro Devices, Inc. | Method of making an isolation slot for integrated circuit structure |
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH07105436B2 (ja) * | 1986-07-18 | 1995-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS63170950A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| US5200353A (en) * | 1987-06-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having trench capacitor |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPS6430248A (en) * | 1987-07-27 | 1989-02-01 | Hitachi Ltd | Formation of on-the-trench insulation film |
| US5258321A (en) * | 1988-01-14 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation |
| JPH0216763A (ja) * | 1988-07-05 | 1990-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JP2593524B2 (ja) * | 1988-07-25 | 1997-03-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07109876B2 (ja) * | 1988-09-09 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JPH0278247A (ja) * | 1988-09-14 | 1990-03-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR910007181B1 (ko) * | 1988-09-22 | 1991-09-19 | 현대전자산업 주식회사 | Sdtas구조로 이루어진 dram셀 및 그 제조방법 |
| US5059550A (en) * | 1988-10-25 | 1991-10-22 | Sharp Kabushiki Kaisha | Method of forming an element isolating portion in a semiconductor device |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5198383A (en) * | 1991-06-25 | 1993-03-30 | Texas Instruments Incorporated | Method of fabricating a composed pillar transistor DRAM Cell |
| US5156992A (en) * | 1991-06-25 | 1992-10-20 | Texas Instruments Incorporated | Process for forming poly-sheet pillar transistor DRAM cell |
| JPH05102420A (ja) * | 1991-10-04 | 1993-04-23 | Nippon Steel Corp | 半導体記憶装置の製造方法 |
-
1994
- 1994-12-27 JP JP6325767A patent/JPH07254640A/ja active Pending
-
1995
- 1995-06-28 US US08/495,960 patent/US6306724B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6306724B1 (en) | 2001-10-23 |
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