JPH1167943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】
【課題】 マスク数を付加することなく、バイポ−ラト
ランジスタの性能を向上させ、かつ、安定した特性およ
び高い歩留まりを確保するＢｉＣＭＯＳ半導体装置の製
造方法を提供すること。 【解決手段】 ゲ−ト構造を３層構造とし、ＭＯＳトラ
ンジスタの製造プロセス中にバイポ−ラトランジスタを
組み込むことにより、ゲ−ト酸化後に、このゲ−ト酸化
膜(薄い酸化膜)のみを介して、ベ−ス領域を形成する。
つまり、第１の多結晶シリコン膜８を半導体基板１の全
面に形成し、バイポ−ラトランジスタの形成予定部のみ
選択的に、この第１の多結晶シリコン膜８を除去した
後、コレクタ領域３，ベ−ス領域５を形成する(図２[工
程Ｄ]参照)。これにより、ゲ−ト酸化後に、このゲ−ト
酸化膜(絶縁膜６)のみを介して、ベ−ス領域５の形成が
可能となり、「ベ−ス領域５の表面濃度の低下あるいは
イオン注入による射影飛程の増大」を抑制することがで
き、その結果として、バイポ−ラトランジスタの性能の
向上および特性の安定化，高歩留まりが図ることができ
る。
ランジスタの性能を向上させ、かつ、安定した特性およ
び高い歩留まりを確保するＢｉＣＭＯＳ半導体装置の製
造方法を提供すること。 【解決手段】 ゲ−ト構造を３層構造とし、ＭＯＳトラ
ンジスタの製造プロセス中にバイポ−ラトランジスタを
組み込むことにより、ゲ−ト酸化後に、このゲ−ト酸化
膜(薄い酸化膜)のみを介して、ベ−ス領域を形成する。
つまり、第１の多結晶シリコン膜８を半導体基板１の全
面に形成し、バイポ−ラトランジスタの形成予定部のみ
選択的に、この第１の多結晶シリコン膜８を除去した
後、コレクタ領域３，ベ−ス領域５を形成する(図２[工
程Ｄ]参照)。これにより、ゲ−ト酸化後に、このゲ−ト
酸化膜(絶縁膜６)のみを介して、ベ−ス領域５の形成が
可能となり、「ベ−ス領域５の表面濃度の低下あるいは
イオン注入による射影飛程の増大」を抑制することがで
き、その結果として、バイポ−ラトランジスタの性能の
向上および特性の安定化，高歩留まりが図ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、バイポ−ラトランジスタとＭＯＳト
ランジスタとを有するＢｉＣＭＯＳ半導体装置の製造方
法に関する。
方法に関し、特に、バイポ−ラトランジスタとＭＯＳト
ランジスタとを有するＢｉＣＭＯＳ半導体装置の製造方
法に関する。
【０００２】
【従来の技術】バイポ−ラトランジスタとＭＯＳトラン
ジスタとを混載するＢｉＣＭＯＳ半導体装置の製造方法
については、従来から種々提案されている。ここで、そ
の一般的な製造方法の一例(第１の従来法)および他の例
(第２の従来法)について、図面を参照して説明する。
ジスタとを混載するＢｉＣＭＯＳ半導体装置の製造方法
については、従来から種々提案されている。ここで、そ
の一般的な製造方法の一例(第１の従来法)および他の例
(第２の従来法)について、図面を参照して説明する。
【０００３】（第１の従来法）図５は、従来のＢｉＣＭ
ＯＳ半導体装置の一般的な製造方法の一例(第１の従来
法)を説明する図であって、[工程Ａ]〜[工程Ｄ]からな
る製造工程順縦断面図である。
ＯＳ半導体装置の一般的な製造方法の一例(第１の従来
法)を説明する図であって、[工程Ａ]〜[工程Ｄ]からな
る製造工程順縦断面図である。
【０００４】第１の従来法では、図５の[工程Ａ]に示す
ように、半導体基板(ｐ型半導体基板)１の所定領域に素
子分離用の絶縁膜２を形成した後、まず、ｎｐｎトラン
ジスタのコレクタ領域３，ベ−ス領域５，高濃度コレク
タ領域の引き出しとなるｎ+領域４を形成し、さらに、
Ｐウェル領域７を形成する。その後、半導体基板１の全
面に絶縁膜６を形成する(図５[工程Ａ]参照)。（この絶
縁膜６は、ゲ−ト酸化膜となるものであり、熱酸化膜法
で形成する。）
ように、半導体基板(ｐ型半導体基板)１の所定領域に素
子分離用の絶縁膜２を形成した後、まず、ｎｐｎトラン
ジスタのコレクタ領域３，ベ−ス領域５，高濃度コレク
タ領域の引き出しとなるｎ+領域４を形成し、さらに、
Ｐウェル領域７を形成する。その後、半導体基板１の全
面に絶縁膜６を形成する(図５[工程Ａ]参照)。（この絶
縁膜６は、ゲ−ト酸化膜となるものであり、熱酸化膜法
で形成する。）
【０００５】次に、図５の[工程Ｂ]に示すように、第１
の多結晶シリコン膜８を半導体基板１の全面に形成し、
感光性樹脂(図示せず)を用いて、ベ−ス領域５の所定領
域上に形成されている第１の多結晶シリコン膜８を除去
し、開孔を形成する。続いて、この開孔を含む全面に第
２の多結晶シリコン膜９を形成し、この第２の多結晶シ
リコン膜９にｎ型不純物(例えばＡｓ)を導入する。その
後、ＭＯＳトランジスタ，バイポ−ラトランジスタの所
定領域に、第１の多結晶シリコン膜８，ｎ型の第２の多
結晶シリコン膜９を選択的に残し(図５[工程Ｂ]参照)、
それぞれゲ−ト，エミッタとする。
の多結晶シリコン膜８を半導体基板１の全面に形成し、
感光性樹脂(図示せず)を用いて、ベ−ス領域５の所定領
域上に形成されている第１の多結晶シリコン膜８を除去
し、開孔を形成する。続いて、この開孔を含む全面に第
２の多結晶シリコン膜９を形成し、この第２の多結晶シ
リコン膜９にｎ型不純物(例えばＡｓ)を導入する。その
後、ＭＯＳトランジスタ，バイポ−ラトランジスタの所
定領域に、第１の多結晶シリコン膜８，ｎ型の第２の多
結晶シリコン膜９を選択的に残し(図５[工程Ｂ]参照)、
それぞれゲ−ト，エミッタとする。
【０００６】次に、図５の[工程Ｃ]に示すように、側壁
絶縁膜１０，絶縁膜１１を形成し、また、ｐＭＯＳのソ
−ス，ドレインとなるｐ-領域(図示せず)，ｐ+領域(図
示せず)、および、ｎＭＯＳのソ−ス，ドレインとなる
ｎ-領域１３，ｎ+領域１２、を形成する。さらに、バイ
ポ−ラトランジスタのグラフトベ−スとなるｐ+領域１
４，コレクタ領域の引き出しとなるｎ+領域１５を形成
する(図５[工程Ｃ]参照)。
絶縁膜１０，絶縁膜１１を形成し、また、ｐＭＯＳのソ
−ス，ドレインとなるｐ-領域(図示せず)，ｐ+領域(図
示せず)、および、ｎＭＯＳのソ−ス，ドレインとなる
ｎ-領域１３，ｎ+領域１２、を形成する。さらに、バイ
ポ−ラトランジスタのグラフトベ−スとなるｐ+領域１
４，コレクタ領域の引き出しとなるｎ+領域１５を形成
する(図５[工程Ｃ]参照)。
【０００７】次に、図５の[工程Ｄ]に示すように、適当
な条件で熱処理を行い、エミッタ領域３２を形成する。
続いて、半導体基板１表面にシリサイド層３３を形成し
た後、層間絶縁膜１６を形成する。そして、この層間絶
縁膜１６の所定領域にコンタクトを形成し、必要に応じ
て埋設を行い、所定領域にソ−ス電極２６，ドレイン電
極２７，ベ−ス電極２８，エミッタ電極２９，コレクタ
電極３０を形成する。このようにして、図５の[工程Ｄ]
に示すＢｉＣＭＯＳ半導体装置を製造する。
な条件で熱処理を行い、エミッタ領域３２を形成する。
続いて、半導体基板１表面にシリサイド層３３を形成し
た後、層間絶縁膜１６を形成する。そして、この層間絶
縁膜１６の所定領域にコンタクトを形成し、必要に応じ
て埋設を行い、所定領域にソ−ス電極２６，ドレイン電
極２７，ベ−ス電極２８，エミッタ電極２９，コレクタ
電極３０を形成する。このようにして、図５の[工程Ｄ]
に示すＢｉＣＭＯＳ半導体装置を製造する。
【０００８】（第２の従来法）図６は、従来のＢｉＣＭ
ＯＳ半導体装置の一般的な製造方法の他の例(第２の従
来法)を説明する図であって、[工程Ａ]〜[工程Ｃ]から
なる製造工程順縦断面図である。
ＯＳ半導体装置の一般的な製造方法の他の例(第２の従
来法)を説明する図であって、[工程Ａ]〜[工程Ｃ]から
なる製造工程順縦断面図である。
【０００９】第２の従来法では、図６の[工程Ａ]に示す
ように、半導体基板(ｐ型半導体基板)１の所定領域に素
子分離用の絶縁膜２を形成した後、高濃度コレクタ領域
の引き出しとなるｎ+領域４を形成し、さらに、Ｎウェ
ル領域(図示せず)，Ｐウェル領域７を形成する。その
後、半導体基板１の全面に絶縁膜６を形成し、さらに、
第１の多結晶シリコン膜８を形成する(図６[工程Ａ]参
照)。
ように、半導体基板(ｐ型半導体基板)１の所定領域に素
子分離用の絶縁膜２を形成した後、高濃度コレクタ領域
の引き出しとなるｎ+領域４を形成し、さらに、Ｎウェ
ル領域(図示せず)，Ｐウェル領域７を形成する。その
後、半導体基板１の全面に絶縁膜６を形成し、さらに、
第１の多結晶シリコン膜８を形成する(図６[工程Ａ]参
照)。
【００１０】次に、図６の[工程Ｂ]に示すように、感光
性樹脂(図示せず)を用いて、所定領域にｎｐｎトランジ
スタのコレクタ領域３およびベ−ス領域５を形成する。
性樹脂(図示せず)を用いて、所定領域にｎｐｎトランジ
スタのコレクタ領域３およびベ−ス領域５を形成する。
【００１１】続いて、図６の[工程Ｃ]に示すように、第
１の多結晶シリコン膜８を半導体基板１の全面に形成
し、感光性樹脂(図示せず)を用いて、ベ−ス領域５の所
定領域上に形成されている第１の多結晶シリコン膜８を
除去し、開孔を形成する。この開孔を含む全面に第２の
多結晶シリコン膜９を形成し、この第２の多結晶シリコ
ン膜９にｎ型不純物(例えばＡｓ)を導入する。その後、
ＭＯＳトランジスタ，バイポ−ラトランジスタの所定領
域に、第１の多結晶シリコン膜８，ｎ型の第２の多結晶
シリコン膜９を選択的に残し(図６[工程Ｃ]参照)、それ
ぞれゲ−ト，エミッタとする。（なお、この[工程Ｃ]
は、前記第１の従来法における前掲の図５[工程Ｂ]に示
す工程と同じである。）
１の多結晶シリコン膜８を半導体基板１の全面に形成
し、感光性樹脂(図示せず)を用いて、ベ−ス領域５の所
定領域上に形成されている第１の多結晶シリコン膜８を
除去し、開孔を形成する。この開孔を含む全面に第２の
多結晶シリコン膜９を形成し、この第２の多結晶シリコ
ン膜９にｎ型不純物(例えばＡｓ)を導入する。その後、
ＭＯＳトランジスタ，バイポ−ラトランジスタの所定領
域に、第１の多結晶シリコン膜８，ｎ型の第２の多結晶
シリコン膜９を選択的に残し(図６[工程Ｃ]参照)、それ
ぞれゲ−ト，エミッタとする。（なお、この[工程Ｃ]
は、前記第１の従来法における前掲の図５[工程Ｂ]に示
す工程と同じである。）
【００１２】図６の[工程Ｃ]以降は、前記第１の従来法
の図５[工程Ｃ]を経て、最終的に前掲の図５[工程Ｄ]に
示す構造のＢｉＣＭＯＳ半導体装置を製造する。
の図５[工程Ｃ]を経て、最終的に前掲の図５[工程Ｄ]に
示す構造のＢｉＣＭＯＳ半導体装置を製造する。
【００１３】なお、この第２の従来法と前記第１の従来
法とは、前記第１の従来法では、「ベ−ス領域５を形成
した後、ゲ−ト酸化膜となる絶縁膜６を形成する方法
（つまり、バイポ−ラトランジスタのベ−ス領域５を形
成した後にＭＯＳトランジスタのゲ−ト酸化を行う方
法）」であるのに対して、第２の従来法では、「ゲ−ト
酸化膜となる絶縁膜６を形成した後、ベ−ス領域５を形
成する方法（つまり、ゲ−ト酸化の後にベ−ス領域５を
形成する方法）」である点で相違する。また、第２の従
来法では、「ＭＯＳ部のゲ−ト酸化膜を保護するため、
第１の多結晶シリコン膜８を形成した後にベ−ス領域５
を形成する」点でも相違するが、その他は、同一の工程
からなるものである。
法とは、前記第１の従来法では、「ベ−ス領域５を形成
した後、ゲ−ト酸化膜となる絶縁膜６を形成する方法
（つまり、バイポ−ラトランジスタのベ−ス領域５を形
成した後にＭＯＳトランジスタのゲ−ト酸化を行う方
法）」であるのに対して、第２の従来法では、「ゲ−ト
酸化膜となる絶縁膜６を形成した後、ベ−ス領域５を形
成する方法（つまり、ゲ−ト酸化の後にベ−ス領域５を
形成する方法）」である点で相違する。また、第２の従
来法では、「ＭＯＳ部のゲ−ト酸化膜を保護するため、
第１の多結晶シリコン膜８を形成した後にベ−ス領域５
を形成する」点でも相違するが、その他は、同一の工程
からなるものである。
【００１４】
（第１の問題点）前記第１の従来法および第２の従来法
のように、ＭＯＳトランジスタの製造工程にバイポ−ラ
トランジスタの製造工程を組み込む“従来のＢｉＣＭＯ
Ｓ半導体装置の製造方法”では、マスクおよび製造ステ
ップを付加する必要があり、その数が多く、煩雑である
という問題があった。その理由について、以下に説明す
る。
のように、ＭＯＳトランジスタの製造工程にバイポ−ラ
トランジスタの製造工程を組み込む“従来のＢｉＣＭＯ
Ｓ半導体装置の製造方法”では、マスクおよび製造ステ
ップを付加する必要があり、その数が多く、煩雑である
という問題があった。その理由について、以下に説明す
る。
【００１５】ＭＯＳトランジスタは、コスト削減の動き
から簡略化されてきており、そして、スタンダ−ドなＭ
ＯＳトランジスタの製造プロセスに、バイポ−ラトラン
ジスタの製造プロセスを組み込むことは、実質的に困難
な問題が生じる。例えば、ＭＯＳトランジスタの製造プ
ロセスにバイポ−ラトランジスタの製造プロセスを組み
込もうとすると、マスクおよび製造ステップを付加する
必要がある。
から簡略化されてきており、そして、スタンダ−ドなＭ
ＯＳトランジスタの製造プロセスに、バイポ−ラトラン
ジスタの製造プロセスを組み込むことは、実質的に困難
な問題が生じる。例えば、ＭＯＳトランジスタの製造プ
ロセスにバイポ−ラトランジスタの製造プロセスを組み
込もうとすると、マスクおよび製造ステップを付加する
必要がある。
【００１６】この付加数は、付加しようとする側のデバ
イスの性能と関係する。つまり、バイポ−ラトランジス
タ，ＭＯＳトランジスタのどちらのデバイスを“付加”
とするかは、目的によって異なるが、いずれにしても、
どちらのデバイス性能も確保しようとすれば、その分、
追加マスク数，追加製造ステップ数とも増加することに
なる。
イスの性能と関係する。つまり、バイポ−ラトランジス
タ，ＭＯＳトランジスタのどちらのデバイスを“付加”
とするかは、目的によって異なるが、いずれにしても、
どちらのデバイス性能も確保しようとすれば、その分、
追加マスク数，追加製造ステップ数とも増加することに
なる。
【００１７】（第２の問題点）また、前記第１の従来法
では、前述したとおり、バイポ−ラトランジスタのベ−
ス領域５を形成した後に、ＭＯＳトランジスタのゲ−ト
酸化膜となる絶縁膜６を形成する方法である(前掲の図
５[工程Ａ]参照)。この方法で製造されたＢｉＣＭＯＳ
半導体装置では、“高性能なバイポ−ラトランジスタが
得られない”という問題点を有している。
では、前述したとおり、バイポ−ラトランジスタのベ−
ス領域５を形成した後に、ＭＯＳトランジスタのゲ−ト
酸化膜となる絶縁膜６を形成する方法である(前掲の図
５[工程Ａ]参照)。この方法で製造されたＢｉＣＭＯＳ
半導体装置では、“高性能なバイポ−ラトランジスタが
得られない”という問題点を有している。
【００１８】その理由は、前記第１の従来法では、バイ
ポ−ラトランジスタのベ−ス領域を形成した後にＭＯＳ
トランジスタのゲ−ト酸化が行われるため、このゲ−ト
酸化により、バイポ−ラトランジスタのベ−ス領域の表
面濃度が著しく低下することになり[後記図７の(Ａ)，
(Ｂ)、特に(Ｂ)参照]、これにより、コレクタとエミッ
タとの耐圧が著しく低下するからである。
ポ−ラトランジスタのベ−ス領域を形成した後にＭＯＳ
トランジスタのゲ−ト酸化が行われるため、このゲ−ト
酸化により、バイポ−ラトランジスタのベ−ス領域の表
面濃度が著しく低下することになり[後記図７の(Ａ)，
(Ｂ)、特に(Ｂ)参照]、これにより、コレクタとエミッ
タとの耐圧が著しく低下するからである。
【００１９】図７は、ベ−ス領域を形成した後、ＭＯＳ
トランジスタのゲ−ト酸化を行う方法(第１の従来法)に
おける「ベ−ス表面からの深さとキャリア(carrier)濃
度との関係」を示す図(グラフ)であって、(Ａ)は“ベ−
ス注入直後の濃度プロファイル”を示し、(Ｂ)は“ゲ−
ト酸化後のベ−ス濃度プロファイル”を示す。図７(Ｂ)
から明らかなように、ゲ−ト酸化により、バイポ−ラト
ランジスタのベ−ス領域の表面濃度が著しく低下するこ
とが理解できる。
トランジスタのゲ−ト酸化を行う方法(第１の従来法)に
おける「ベ−ス表面からの深さとキャリア(carrier)濃
度との関係」を示す図(グラフ)であって、(Ａ)は“ベ−
ス注入直後の濃度プロファイル”を示し、(Ｂ)は“ゲ−
ト酸化後のベ−ス濃度プロファイル”を示す。図７(Ｂ)
から明らかなように、ゲ−ト酸化により、バイポ−ラト
ランジスタのベ−ス領域の表面濃度が著しく低下するこ
とが理解できる。
【００２０】なお、上記「ベ−ス領域の表面濃度低下」
を回避するためには、縦方向のベ−ス幅を拡げる必要が
あるが、これでは、“浅接合を作ることにより、バイポ
−ラトランジスタの性能を向上させる”という技術的課
題の解決手段に対して致命的な欠点となる。
を回避するためには、縦方向のベ−ス幅を拡げる必要が
あるが、これでは、“浅接合を作ることにより、バイポ
−ラトランジスタの性能を向上させる”という技術的課
題の解決手段に対して致命的な欠点となる。
【００２１】（第３の問題点）さらに、前記第１の従来
法では、“微細化が図れない”という問題点を有してい
る。その理由は、コレクタとエミッタとの耐圧の低下
は、ベ−ス領域のエッジ部分(つまり、ベ−ス領域と素
子分離用の絶縁膜との接触部分)でより顕著であり、こ
のため、エミッタと素子分離用の絶縁膜との距離をある
程度以上確保しておかなければならないからである。
（この距離をある程度以上確保しておかなければ、耐圧
の低下による“歩留まりの著しい低下”を招くことにな
る。）
法では、“微細化が図れない”という問題点を有してい
る。その理由は、コレクタとエミッタとの耐圧の低下
は、ベ−ス領域のエッジ部分(つまり、ベ−ス領域と素
子分離用の絶縁膜との接触部分)でより顕著であり、こ
のため、エミッタと素子分離用の絶縁膜との距離をある
程度以上確保しておかなければならないからである。
（この距離をある程度以上確保しておかなければ、耐圧
の低下による“歩留まりの著しい低下”を招くことにな
る。）
【００２２】前述した問題点を回避するため、前記した
第２の従来法のように、“ゲ−ト酸化した後にベ−スを
形成する方法”が知られている。しかしながら、このよ
うな方法(第２の従来法)では、ＭＯＳ部のゲ−ト酸化膜
を保護するため、第１の多結晶シリコン膜８を形成した
後にコレクタ領域３，ベ−ス領域５を形成する必要があ
り(前掲の図６[工程Ｂ]参照)、このため、イオン注入の
エネルギ−を高くする必要がある。その結果、縦方向の
ベ−ス幅が拡がってしまうことになるので(後記図９参
照)、高性能なバイポ−ラトランジスタを得ることがで
きない。
第２の従来法のように、“ゲ−ト酸化した後にベ−スを
形成する方法”が知られている。しかしながら、このよ
うな方法(第２の従来法)では、ＭＯＳ部のゲ−ト酸化膜
を保護するため、第１の多結晶シリコン膜８を形成した
後にコレクタ領域３，ベ−ス領域５を形成する必要があ
り(前掲の図６[工程Ｂ]参照)、このため、イオン注入の
エネルギ−を高くする必要がある。その結果、縦方向の
ベ−ス幅が拡がってしまうことになるので(後記図９参
照)、高性能なバイポ−ラトランジスタを得ることがで
きない。
【００２３】図９は、前記第２の従来法（第１の多結晶
シリコン膜を形成した後にベ−ス領域を形成する方法）
における「ベ−ス表面からの深さとキャリア濃度との関
係」を示す図(グラフ)であって、“ベ−ス不純物濃度プ
ロファイル”を示す。この図９から明らかなように、ベ
−ス幅(ベ−スの深さ方向の幅)が拡がってしまうことが
理解できる。
シリコン膜を形成した後にベ−ス領域を形成する方法）
における「ベ−ス表面からの深さとキャリア濃度との関
係」を示す図(グラフ)であって、“ベ−ス不純物濃度プ
ロファイル”を示す。この図９から明らかなように、ベ
−ス幅(ベ−スの深さ方向の幅)が拡がってしまうことが
理解できる。
【００２４】（本発明の目的）本発明は、従来のＢｉＣ
ＭＯＳ半導体装置の製造方法(第１，第２の従来法)にお
ける前記第１〜第３の問題点を考慮して行われたもので
あって、その目的とするところは、 ・第一に、マスク数を付加することなく、しかも、ＭＯ
Ｓトランジスタに影響を与えることなくバイポ−ラトラ
ンジスタの性能を向上させ、更に、安定した歩留まりを
確保すること、 ・第二に、バイポ−ラトランジスタの性能を劣化させる
ことなく、特性の安定化および信頼性の向上を達成する
こと、を意図したＢｉＣＭＯＳ半導体装置の製造方法を
提供することにある。
ＭＯＳ半導体装置の製造方法(第１，第２の従来法)にお
ける前記第１〜第３の問題点を考慮して行われたもので
あって、その目的とするところは、 ・第一に、マスク数を付加することなく、しかも、ＭＯ
Ｓトランジスタに影響を与えることなくバイポ−ラトラ
ンジスタの性能を向上させ、更に、安定した歩留まりを
確保すること、 ・第二に、バイポ−ラトランジスタの性能を劣化させる
ことなく、特性の安定化および信頼性の向上を達成する
こと、を意図したＢｉＣＭＯＳ半導体装置の製造方法を
提供することにある。
【００２５】すなわち、本発明は、ＭＯＳトランジスタ
のゲ−ト部分を少なくとも３層の多結晶シリコンで形成
することにより、容易にバイポ−ラトランジスタを組み
込み、ゲ−トとエミッタポリを共用化させながら、バイ
ポ−ラトランジスタの性能を劣化させることなく、特性
の安定化，信頼性の向上が達せられるＢｉＣＭＯＳ半導
体装置の製造方法を提供するものである。
のゲ−ト部分を少なくとも３層の多結晶シリコンで形成
することにより、容易にバイポ−ラトランジスタを組み
込み、ゲ−トとエミッタポリを共用化させながら、バイ
ポ−ラトランジスタの性能を劣化させることなく、特性
の安定化，信頼性の向上が達せられるＢｉＣＭＯＳ半導
体装置の製造方法を提供するものである。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置(ＢｉＣＭＯＳ半導体装置)
の製造方法は、「バイポ−ラトランジスタとＭＯＳトラ
ンジスタとを有するＢｉＣＭＯＳ半導体装置の製造方法
において、(1) 第１導電型の半導体基板(ｐ型半導体基
板)に素子分離用絶縁膜を選択的に形成する工程と、(2)
バイポ−ラトランジスタの高濃度コレクタ領域の引き
出しとなる第２導電型の領域(ｎ+領域)を選択的に形成
する工程と、(3) ＭＯＳトランジスタの第１導電型のウ
ェル領域と第２導電型のウェル領域とを形成する工程
と、(4) 前記第１導電型のウェル領域と第２導電型のウ
ェル領域を含む半導体基板の全面に、絶縁膜と第１の多
結晶シリコン膜とを形成する工程と、(5) バイポ−ラト
ランジスタを形成する領域の前記第１の多結晶シリコン
膜を選択的に除去する工程と、(6) 前記第１の多結晶シ
リコン膜を除去した領域に、第２導電型の領域（コレク
タ領域）を形成する工程と、(7) 前記第２導電型の領域
(コレクタ領域)に第１導電型の領域(ベ−ス領域)を形成
する工程と、(8) 前記第１の多結晶シリコン膜および前
記第１導電型の領域(ベ−ス領域)を含む半導体基板の全
面に、第２の多結晶シリコン膜を形成する工程と、(9)
前記第１導電型の領域(ベ−ス領域)上の所定領域の前記
第２の多結晶シリコン膜と前記絶縁膜とを選択的に除去
し、開孔を形成する工程と、(10)前記開孔を含む半導体
基板の全面に、 ・第３の多結晶シリコン膜を形成し、前記第３の多結晶
シリコン膜に第２導電型の不純物を導入する工程と、ま
たは、該工程にかえて、 ・第２導電型の不純物をド−ピングした多結晶シリコン
膜(ｎ+多結晶シリコン膜)を形成する工程と、(11)前記
第１導電型のウェル領域と第２導電型のウェル領域の所
定領域に、第１，第２，第３の多結晶シリコン膜を選択
的に残し、一方、前記第１導電型の領域(ベ−ス領域)上
の所定領域に形成した開孔に対して延在するように、第
２，第３の多結晶シリコン膜を選択的に残す工程と、を
含むこと」(請求項１，請求項４)を特徴とする。
に、本発明に係る半導体装置(ＢｉＣＭＯＳ半導体装置)
の製造方法は、「バイポ−ラトランジスタとＭＯＳトラ
ンジスタとを有するＢｉＣＭＯＳ半導体装置の製造方法
において、(1) 第１導電型の半導体基板(ｐ型半導体基
板)に素子分離用絶縁膜を選択的に形成する工程と、(2)
バイポ−ラトランジスタの高濃度コレクタ領域の引き
出しとなる第２導電型の領域(ｎ+領域)を選択的に形成
する工程と、(3) ＭＯＳトランジスタの第１導電型のウ
ェル領域と第２導電型のウェル領域とを形成する工程
と、(4) 前記第１導電型のウェル領域と第２導電型のウ
ェル領域を含む半導体基板の全面に、絶縁膜と第１の多
結晶シリコン膜とを形成する工程と、(5) バイポ−ラト
ランジスタを形成する領域の前記第１の多結晶シリコン
膜を選択的に除去する工程と、(6) 前記第１の多結晶シ
リコン膜を除去した領域に、第２導電型の領域（コレク
タ領域）を形成する工程と、(7) 前記第２導電型の領域
(コレクタ領域)に第１導電型の領域(ベ−ス領域)を形成
する工程と、(8) 前記第１の多結晶シリコン膜および前
記第１導電型の領域(ベ−ス領域)を含む半導体基板の全
面に、第２の多結晶シリコン膜を形成する工程と、(9)
前記第１導電型の領域(ベ−ス領域)上の所定領域の前記
第２の多結晶シリコン膜と前記絶縁膜とを選択的に除去
し、開孔を形成する工程と、(10)前記開孔を含む半導体
基板の全面に、 ・第３の多結晶シリコン膜を形成し、前記第３の多結晶
シリコン膜に第２導電型の不純物を導入する工程と、ま
たは、該工程にかえて、 ・第２導電型の不純物をド−ピングした多結晶シリコン
膜(ｎ+多結晶シリコン膜)を形成する工程と、(11)前記
第１導電型のウェル領域と第２導電型のウェル領域の所
定領域に、第１，第２，第３の多結晶シリコン膜を選択
的に残し、一方、前記第１導電型の領域(ベ−ス領域)上
の所定領域に形成した開孔に対して延在するように、第
２，第３の多結晶シリコン膜を選択的に残す工程と、を
含むこと」(請求項１，請求項４)を特徴とする。
【００２７】また、本発明に係る半導体装置(ＢｉＣＭ
ＯＳ半導体装置)の製造方法は、 ・前記(7)の工程において、第２導電型の領域(コレクタ
領域)に第１導電型の領域(ベ−ス領域)を形成する際の
ｐ型不純物として、“Ｂ”または“ＢＦ2”を用いるこ
と(請求項２)、 ・前記(10)の工程における第２導電型の不純物が、リン
(Ｐ)またはヒ素(Ａｓ)であること(請求項３，請求項
５)、を特徴とする。
ＯＳ半導体装置)の製造方法は、 ・前記(7)の工程において、第２導電型の領域(コレクタ
領域)に第１導電型の領域(ベ−ス領域)を形成する際の
ｐ型不純物として、“Ｂ”または“ＢＦ2”を用いるこ
と(請求項２)、 ・前記(10)の工程における第２導電型の不純物が、リン
(Ｐ)またはヒ素(Ａｓ)であること(請求項３，請求項
５)、を特徴とする。
【００２８】本発明を具体的に説明すると、まず、ｐ型
半導体基板に、素子分離用絶縁膜，バイポ−ラトランジ
スタのｎ+コレクタ(ｎ+領域)，ＭＯＳ部のウェル領域を
形成した後、ゲ−ト酸化膜を形成し、続いて第１の多結
晶シリコン膜を形成する。次に、バイポ−ラトランジス
タを形成する領域のみの第１の多結晶シリコン膜を選択
的に除去し、上記ゲ−ト酸化膜のみを介して、コレクタ
領域，ベ−ス領域を同時に形成する。
半導体基板に、素子分離用絶縁膜，バイポ−ラトランジ
スタのｎ+コレクタ(ｎ+領域)，ＭＯＳ部のウェル領域を
形成した後、ゲ−ト酸化膜を形成し、続いて第１の多結
晶シリコン膜を形成する。次に、バイポ−ラトランジス
タを形成する領域のみの第１の多結晶シリコン膜を選択
的に除去し、上記ゲ−ト酸化膜のみを介して、コレクタ
領域，ベ−ス領域を同時に形成する。
【００２９】次に、全面に第２の多結晶シリコン膜を形
成した後、ベ−ス領域の所定の領域上の第２の多結晶シ
リコン膜と前記ゲ−ト酸化膜とを選択的に除去し、開孔
を形成する。そして、この開孔を含む全面に第３の多結
晶シリコン膜を形成し、ｎ型不純物を導入する。ｎ型不
純物を導入した後、所定の領域に、ＭＯＳトランジスタ
のゲ−トとバイポ−ラトランジスタのエミッタを形成す
る。
成した後、ベ−ス領域の所定の領域上の第２の多結晶シ
リコン膜と前記ゲ−ト酸化膜とを選択的に除去し、開孔
を形成する。そして、この開孔を含む全面に第３の多結
晶シリコン膜を形成し、ｎ型不純物を導入する。ｎ型不
純物を導入した後、所定の領域に、ＭＯＳトランジスタ
のゲ−トとバイポ−ラトランジスタのエミッタを形成す
る。
【００３０】上記方法(本発明に係る方法)によれば、ゲ
−ト酸化後に、ゲ−ト酸化膜のみを介して、ベ−スを形
成することができ、しかも、マスクを付加することなく
バイポ−ラトランジスタをＭＯＳプロセスに組み込むこ
とができる。更に、バイポ−ラトランジスタの性能を劣
化させることなく、また、従来法に比して性能向上を図
ることができ、かつ高い歩留りを確保することができ
る。
−ト酸化後に、ゲ−ト酸化膜のみを介して、ベ−スを形
成することができ、しかも、マスクを付加することなく
バイポ−ラトランジスタをＭＯＳプロセスに組み込むこ
とができる。更に、バイポ−ラトランジスタの性能を劣
化させることなく、また、従来法に比して性能向上を図
ることができ、かつ高い歩留りを確保することができ
る。
【００３１】また、本発明に係る方法は、前記第２の従
来法(第１の多結晶シリコン膜を形成した後にベ−ス領
域を形成する方法)と異なり、バイポ−ラトランジスタ
を形成する領域のみの第１の多結晶シリコン膜を選択的
に除去し、ゲ−ト酸化膜のみを介して、ベ−ス領域を形
成する方法である。従って、本発明は、前記第２の従来
法ようにベ−ス幅(ベ−スの深さ方向の幅)が拡がってし
まうことがない(後記図８参照)。
来法(第１の多結晶シリコン膜を形成した後にベ−ス領
域を形成する方法)と異なり、バイポ−ラトランジスタ
を形成する領域のみの第１の多結晶シリコン膜を選択的
に除去し、ゲ−ト酸化膜のみを介して、ベ−ス領域を形
成する方法である。従って、本発明は、前記第２の従来
法ようにベ−ス幅(ベ−スの深さ方向の幅)が拡がってし
まうことがない(後記図８参照)。
【００３２】図８は、本発明に係る方法で形成されたベ
−ス領域における「ベ−ス表面からの深さとキャリア濃
度との関係」を示す図であって、“ベ−ス不純物濃度プ
ロファイル”を示す。この図８と前掲の図９(第２の従
来法による“ベ−ス不純物濃度プロファイル”)との対
比から明らかなように、ベ−ス幅(ベ−スの深さ方向の
幅)の拡大がないことが理解できる。
−ス領域における「ベ−ス表面からの深さとキャリア濃
度との関係」を示す図であって、“ベ−ス不純物濃度プ
ロファイル”を示す。この図８と前掲の図９(第２の従
来法による“ベ−ス不純物濃度プロファイル”)との対
比から明らかなように、ベ−ス幅(ベ−スの深さ方向の
幅)の拡大がないことが理解できる。
【００３３】
【発明の実施の形態】次に、本発明の実施の形態(第
１，第２の実施形態)について、図面を参照して説明す
る。
１，第２の実施形態)について、図面を参照して説明す
る。
【００３４】（第１の実施形態）図１〜図３は、本発明
に係る半導体装置の製造方法の一実施形態（第１の実施
形態）を説明する図であって、[工程Ａ]〜[工程Ｉ]から
なる製造工程順縦断面図である。
に係る半導体装置の製造方法の一実施形態（第１の実施
形態）を説明する図であって、[工程Ａ]〜[工程Ｉ]から
なる製造工程順縦断面図である。
【００３５】第１の実施形態に係る半導体装置の製造方
法は、図１の[工程Ａ]に示すように、半導体基板(ｐ型
半導体基板)１に素子分離用の絶縁膜(フィ−ルド酸化
膜)２を選択的に形成し、素子領域を分離する。（この
絶縁膜２は、5000Å前後あれば十分である。）
法は、図１の[工程Ａ]に示すように、半導体基板(ｐ型
半導体基板)１に素子分離用の絶縁膜(フィ−ルド酸化
膜)２を選択的に形成し、素子領域を分離する。（この
絶縁膜２は、5000Å前後あれば十分である。）
【００３６】次に、図１の[工程Ｂ]に示すように、半導
体基板１の所定領域に、高濃度コレクタ領域の引き出し
となるｎ+領域４，ＭＯＳトランジスタのＰウェル領域
７およびＮウェル領域(図示せず)を形成する。（これら
の形成には、イオン注入法を用い、そして、必要に応じ
て熱処理を加える。）
体基板１の所定領域に、高濃度コレクタ領域の引き出し
となるｎ+領域４，ＭＯＳトランジスタのＰウェル領域
７およびＮウェル領域(図示せず)を形成する。（これら
の形成には、イオン注入法を用い、そして、必要に応じ
て熱処理を加える。）
【００３７】続いて、半導体基板１の全面に、ゲ−ト酸
化膜である絶縁膜６を形成する。（この絶縁膜６は、熱
酸化膜を100Å前後から160Å程度の膜厚となるように形
成する。） その後、上記絶縁膜６を含む半導体基板１の全面に第１
の多結晶シリコン膜８を形成する。（この第１の多結晶
シリコン膜８は、ゲ−ト酸化膜である絶縁膜６を感光性
樹脂などの剥離、あるいは、その他から保護するためで
あり、その膜厚としては、500〜1000Åであれば充分で
ある。）
化膜である絶縁膜６を形成する。（この絶縁膜６は、熱
酸化膜を100Å前後から160Å程度の膜厚となるように形
成する。） その後、上記絶縁膜６を含む半導体基板１の全面に第１
の多結晶シリコン膜８を形成する。（この第１の多結晶
シリコン膜８は、ゲ−ト酸化膜である絶縁膜６を感光性
樹脂などの剥離、あるいは、その他から保護するためで
あり、その膜厚としては、500〜1000Åであれば充分で
ある。）
【００３８】次に、図１の[工程Ｃ]に示すように、感光
性樹脂１９を用いて、バイポ−ラトランジスタを形成す
る領域のみ選択的に、第１の多結晶シリコン膜８を除去
し、開孔を形成する。この開孔の形成に際し異方性エッ
チを用いれば、第１の多結晶シリコン膜８が容易にエッ
チングすることができる。しかし、後工程でイオン注入
法によりコレクタ領域３，ベ−ス領域５(後記図２[工程
Ｄ]参照)を形成するため、ゲ−ト酸化膜である絶縁膜６
を残しておく必要がある。従って、絶縁膜６との選択比
は、十分にあるものでなければならない。(該選択比
は、“＞100”が望ましい。)
性樹脂１９を用いて、バイポ−ラトランジスタを形成す
る領域のみ選択的に、第１の多結晶シリコン膜８を除去
し、開孔を形成する。この開孔の形成に際し異方性エッ
チを用いれば、第１の多結晶シリコン膜８が容易にエッ
チングすることができる。しかし、後工程でイオン注入
法によりコレクタ領域３，ベ−ス領域５(後記図２[工程
Ｄ]参照)を形成するため、ゲ−ト酸化膜である絶縁膜６
を残しておく必要がある。従って、絶縁膜６との選択比
は、十分にあるものでなければならない。(該選択比
は、“＞100”が望ましい。)
【００３９】開孔後、感光性樹脂１９をマスクにして、
イオン注入法によりイオン(例えばＰ，Ｂ)を注入し(図
１[工程Ｃ]参照)、図２の[工程Ｄ]に示すように、コレ
クタ領域３とベ−ス領域５とを形成する。
イオン注入法によりイオン(例えばＰ，Ｂ)を注入し(図
１[工程Ｃ]参照)、図２の[工程Ｄ]に示すように、コレ
クタ領域３とベ−ス領域５とを形成する。
【００４０】コレクタ領域３の形成におけるイオン注入
の条件としては、エミッタ−コレクタ間の必要な耐圧に
もよるが、ｎ型不純物例えばＰを、エネルギ−：700〜2
000ＫｅＶ，ド−ズ量：1.0〜9.0×1013/ｃｍ2程度で形
成する。さらに、必要に応じて適当なアニ−ルを加え
る。一方、ベ−ス領域５の形成におけるイオン注入の条
件としては、ｐ型不純物例えばＢを、エネルギ−：10〜
30ＫｅＶ，ド−ズ量：1.0〜5.0×1013/ｃｍ2程度で形成
する。このとき、高濃度コレクタ領域の引き出しとなる
ｎ+領域４にもｐ型不純物が入るが、ｎ+領域４の方が高
濃度であり、特に問題はない。（なお、上記ｐ型不純物
として“ＢＦ2”を用いることもできる。）
の条件としては、エミッタ−コレクタ間の必要な耐圧に
もよるが、ｎ型不純物例えばＰを、エネルギ−：700〜2
000ＫｅＶ，ド−ズ量：1.0〜9.0×1013/ｃｍ2程度で形
成する。さらに、必要に応じて適当なアニ−ルを加え
る。一方、ベ−ス領域５の形成におけるイオン注入の条
件としては、ｐ型不純物例えばＢを、エネルギ−：10〜
30ＫｅＶ，ド−ズ量：1.0〜5.0×1013/ｃｍ2程度で形成
する。このとき、高濃度コレクタ領域の引き出しとなる
ｎ+領域４にもｐ型不純物が入るが、ｎ+領域４の方が高
濃度であり、特に問題はない。（なお、上記ｐ型不純物
として“ＢＦ2”を用いることもできる。）
【００４１】次に、図２の[工程Ｄ]に示すように、コレ
クタ領域３，ベ−ス領域５を含む半導体基板１の全面
に、第２の多結晶シリコン膜９を形成する。（この第２
の多結晶シリコン膜９は、ベ−ス領域５内に形成するエ
ミッタのマスクとなるものであり、その膜厚は、500〜1
000Åまたはそれ以上とする。）
クタ領域３，ベ−ス領域５を含む半導体基板１の全面
に、第２の多結晶シリコン膜９を形成する。（この第２
の多結晶シリコン膜９は、ベ−ス領域５内に形成するエ
ミッタのマスクとなるものであり、その膜厚は、500〜1
000Åまたはそれ以上とする。）
【００４２】続いて、図２の[工程Ｅ]に示すように、感
光性樹脂２０を用いて、ベ−ス領域５の所定領域(エミ
ッタを形成する部分)上を開孔する。この開孔の場合
も、異方性エッチを用いるが、このエッチングは、絶縁
膜６で止める必要がある。（その理由は、異方性エッチ
ングによるダメ−ジを与えないためである。ダメ−ジに
よる欠陥が生じると、デバイスがリ−クすることがあ
る。したがって、絶縁膜６との選択比は、十分なもので
なければならない。この選択比は“＞100”が望まし
い。）
光性樹脂２０を用いて、ベ−ス領域５の所定領域(エミ
ッタを形成する部分)上を開孔する。この開孔の場合
も、異方性エッチを用いるが、このエッチングは、絶縁
膜６で止める必要がある。（その理由は、異方性エッチ
ングによるダメ−ジを与えないためである。ダメ−ジに
よる欠陥が生じると、デバイスがリ−クすることがあ
る。したがって、絶縁膜６との選択比は、十分なもので
なければならない。この選択比は“＞100”が望まし
い。）
【００４３】次に、図２の[工程Ｆ]に示すように、上記
開孔を含む半導体基板１の全面に第３の多結晶シリコン
膜２１を形成する。この第３の多結晶シリコン膜２１を
形成する際、上記開孔部に存在する絶縁膜６を除去する
ために、弗化水素酸などで前処理を行う(図２[工程Ｅ]
参照)。
開孔を含む半導体基板１の全面に第３の多結晶シリコン
膜２１を形成する。この第３の多結晶シリコン膜２１を
形成する際、上記開孔部に存在する絶縁膜６を除去する
ために、弗化水素酸などで前処理を行う(図２[工程Ｅ]
参照)。
【００４４】ところで、エミッタ・ベ−ス間の絶縁は、
絶縁膜６だけであることから、上記前処理のためにバイ
ポ−ラトランジスタ領域の絶縁膜６が劣化することがあ
ってはならないため、前記図２の[工程Ｄ]における第２
の多結晶シリコン膜９の形成は、その膜厚として500〜1
000Åまたはそれ以上にする必要がある。一方、前記図
２の[工程Ｆ]での第３の多結晶シリコン膜２１の膜厚
は、適当な厚さでよいが、ゲ−ト，エミッタは、ともに
ト−タルの厚さとして1500〜3000Å程度あれば十分であ
る。
絶縁膜６だけであることから、上記前処理のためにバイ
ポ−ラトランジスタ領域の絶縁膜６が劣化することがあ
ってはならないため、前記図２の[工程Ｄ]における第２
の多結晶シリコン膜９の形成は、その膜厚として500〜1
000Åまたはそれ以上にする必要がある。一方、前記図
２の[工程Ｆ]での第３の多結晶シリコン膜２１の膜厚
は、適当な厚さでよいが、ゲ−ト，エミッタは、ともに
ト−タルの厚さとして1500〜3000Å程度あれば十分であ
る。
【００４５】なお、この第１の実施形態では、ゲ−ト，
エミッタは、ともに多結晶シリコンのみで形成する場合
を示した。しかし、ゲ−ト，エミッタとも、多結晶シリ
コンのみで形成する必要はなく、例えば第３の多結晶シ
リコン膜２１の上に、タングステンまたはタングステン
シリコンなどのメタルを形成することもできる。
エミッタは、ともに多結晶シリコンのみで形成する場合
を示した。しかし、ゲ−ト，エミッタとも、多結晶シリ
コンのみで形成する必要はなく、例えば第３の多結晶シ
リコン膜２１の上に、タングステンまたはタングステン
シリコンなどのメタルを形成することもできる。
【００４６】その後、図２の[工程Ｆ]に示すように、第
３の多結晶シリコン膜２１にｎ型不純物(例えば“Ａ
ｓ”)をイオン注入法を用いて注入する。イオン注入条
件としては、エネルギ−：30〜70ＫｅＶ，ド−ズ量：1.
0×1015〜1.0×1016/ｃｍ2程度が好ましい。
３の多結晶シリコン膜２１にｎ型不純物(例えば“Ａ
ｓ”)をイオン注入法を用いて注入する。イオン注入条
件としては、エネルギ−：30〜70ＫｅＶ，ド−ズ量：1.
0×1015〜1.0×1016/ｃｍ2程度が好ましい。
【００４７】次に、図３の[工程Ｇ]に示すように、バイ
ポ−ラトランジスタのエミッタ，ＭＯＳトランジスタの
ゲ−トを含む全面に絶縁膜を形成し、エッチバックを行
い、エミッタ，ゲ−トの側面に絶縁膜２４を形成する。
（この絶縁膜２４は、1000〜2000Å程度あればよい。）
ポ−ラトランジスタのエミッタ，ＭＯＳトランジスタの
ゲ−トを含む全面に絶縁膜を形成し、エッチバックを行
い、エミッタ，ゲ−トの側面に絶縁膜２４を形成する。
（この絶縁膜２４は、1000〜2000Å程度あればよい。）
【００４８】上記エッチバックにより、一部の領域を残
して絶縁膜６を除去し、新たに絶縁膜２３を形成する
(図３[工程Ｇ]参照)。（この絶縁膜２３は、その膜厚が
100〜300Åで十分であり、また、熱酸化膜でもＣＶＤ膜
でも良い。）
して絶縁膜６を除去し、新たに絶縁膜２３を形成する
(図３[工程Ｇ]参照)。（この絶縁膜２３は、その膜厚が
100〜300Åで十分であり、また、熱酸化膜でもＣＶＤ膜
でも良い。）
【００４９】その後、同じく図３の[工程Ｇ]に示すよう
に、感光性樹脂２２を用いてイオン注入法により、ｎＭ
ＯＳのソ−ス，ドレイン領域のｎ+領域１２，ｎ-領域１
３を形成する(後記図３[工程Ｈ]参照)。このとき、バイ
ポ−ラトランジスタのコレクタｎ+領域１５にも不純物
を導入する。不純物としては“Ａｓ”または“Ｐ”が用
いられ、それぞれ適当なエネルギ−，ド−ズ量を選ぶ
が、ＭＯＳ特性に重点を置く必要がある。
に、感光性樹脂２２を用いてイオン注入法により、ｎＭ
ＯＳのソ−ス，ドレイン領域のｎ+領域１２，ｎ-領域１
３を形成する(後記図３[工程Ｈ]参照)。このとき、バイ
ポ−ラトランジスタのコレクタｎ+領域１５にも不純物
を導入する。不純物としては“Ａｓ”または“Ｐ”が用
いられ、それぞれ適当なエネルギ−，ド−ズ量を選ぶ
が、ＭＯＳ特性に重点を置く必要がある。
【００５０】次に、図３の[工程Ｈ]に示すように、感光
性樹脂２５を用いてイオン注入法により、ｐＭＯＳのソ
−ス，ドレイン領域のｐ+領域，ｐ-領域(いずれも図示
せず)、および、バイポ−ラトランジスタのＧＢ(グラフ
トベ−ス)となるｐ+領域１４を形成する(図２[工程Ｉ]
参照)。不純物としては、通常“ＢＦ2”が用いられ、適
当なエネルギ−，ド−ズ量を選ぶが、この場合もＭＯＳ
特性に重点を置く必要がある。その後、イオン注入等の
形成条件により、また、必要とされる性能などを考慮し
て適当な熱処理を行い、エミッタ領域３２を形成する
(図３[工程Ｉ]参照)。
性樹脂２５を用いてイオン注入法により、ｐＭＯＳのソ
−ス，ドレイン領域のｐ+領域，ｐ-領域(いずれも図示
せず)、および、バイポ−ラトランジスタのＧＢ(グラフ
トベ−ス)となるｐ+領域１４を形成する(図２[工程Ｉ]
参照)。不純物としては、通常“ＢＦ2”が用いられ、適
当なエネルギ−，ド−ズ量を選ぶが、この場合もＭＯＳ
特性に重点を置く必要がある。その後、イオン注入等の
形成条件により、また、必要とされる性能などを考慮し
て適当な熱処理を行い、エミッタ領域３２を形成する
(図３[工程Ｉ]参照)。
【００５１】続いて、図３の[工程Ｉ]に示すように、Ｍ
ＯＳトランジスタのソ−ス(ｎ+領域１２)，ドレイン(ｎ
+領域１２)の各表面、および、バイポ−ラトランジスタ
のベ−ス(ｐ+領域１４)，エミッタ，コレクタ(ｎ+領域
１５)の各表面に、シリサイド層３３を形成する。次
に、層間絶縁膜１６を全面に形成した後、ＭＯＳトラン
ジスタ，バイポ−ラトランジスタの所定領域に開孔を形
成し、それぞれソ−ス電極２６，ドレイン電極２７，ゲ
−ト電極(図示せず)，ベ−ス電極２８，エミッタ電極２
９，コレクタ電極３０を形成することによって、ＢｉＣ
ＭＯＳ半導体装置が得られる(図３[工程Ｉ]参照)。
ＯＳトランジスタのソ−ス(ｎ+領域１２)，ドレイン(ｎ
+領域１２)の各表面、および、バイポ−ラトランジスタ
のベ−ス(ｐ+領域１４)，エミッタ，コレクタ(ｎ+領域
１５)の各表面に、シリサイド層３３を形成する。次
に、層間絶縁膜１６を全面に形成した後、ＭＯＳトラン
ジスタ，バイポ−ラトランジスタの所定領域に開孔を形
成し、それぞれソ−ス電極２６，ドレイン電極２７，ゲ
−ト電極(図示せず)，ベ−ス電極２８，エミッタ電極２
９，コレクタ電極３０を形成することによって、ＢｉＣ
ＭＯＳ半導体装置が得られる(図３[工程Ｉ]参照)。
【００５２】（第２の実施形態）図４は、本発明に係る
半導体装置の製造方法の他の実施形態(第２の実施形態)
を説明する図であって、[工程Ａ]〜[工程Ｂ]からなる製
造工程順縦断面図である。
半導体装置の製造方法の他の実施形態(第２の実施形態)
を説明する図であって、[工程Ａ]〜[工程Ｂ]からなる製
造工程順縦断面図である。
【００５３】第２の実施形態では、前記第１の実施形態
と同様、半導体基板１の上に素子分離用の絶縁膜(フィ
−ルド酸化膜)２，高濃度コレクタ領域の引き出しとな
るｎ+領域４，Ｐウェル領域７，ゲ−ト酸化膜である絶
縁膜６，第１の多結晶シリコン膜８，コレクタ領域３，
ベ−ス領域５，第２の多結晶シリコン膜９を順次形成す
る(前掲の図１[工程Ａ]〜[工程Ｃ]および図２[工程Ｄ]
参照)。
と同様、半導体基板１の上に素子分離用の絶縁膜(フィ
−ルド酸化膜)２，高濃度コレクタ領域の引き出しとな
るｎ+領域４，Ｐウェル領域７，ゲ−ト酸化膜である絶
縁膜６，第１の多結晶シリコン膜８，コレクタ領域３，
ベ−ス領域５，第２の多結晶シリコン膜９を順次形成す
る(前掲の図１[工程Ａ]〜[工程Ｃ]および図２[工程Ｄ]
参照)。
【００５４】次に、図４の[工程Ａ]に示すように、感光
性樹脂２０を用いて、ベ−ス領域５の所定領域(エミッ
タを形成する部分)に開孔を設ける。続いて、図４の[工
程Ｂ]に示すように、ｎ型不純物を導入した多結晶シリ
コン膜であるｎ+多結晶シリコン膜３１を、上記開孔を
含む半導体基板１の全面に形成する。（なお、上記ｎ型
の不純物としては“Ａｓ”または“Ｐ”を用いる。その
濃度としては、5.0×1019〜1.0×1021／ｃｍ2程度が必
要である。）
性樹脂２０を用いて、ベ−ス領域５の所定領域(エミッ
タを形成する部分)に開孔を設ける。続いて、図４の[工
程Ｂ]に示すように、ｎ型不純物を導入した多結晶シリ
コン膜であるｎ+多結晶シリコン膜３１を、上記開孔を
含む半導体基板１の全面に形成する。（なお、上記ｎ型
の不純物としては“Ａｓ”または“Ｐ”を用いる。その
濃度としては、5.0×1019〜1.0×1021／ｃｍ2程度が必
要である。）
【００５５】図４の[工程Ｂ]以降(ｎ+多結晶シリコン膜
３１の形成以降)は、前記第１の実施形態における前掲
の図３[工程Ｇ]〜同[工程Ｈ]を経て、最終的に前掲の図
３[工程Ｉ]に示す構造のＢｉＣＭＯＳ半導体装置を製造
する。
３１の形成以降)は、前記第１の実施形態における前掲
の図３[工程Ｇ]〜同[工程Ｈ]を経て、最終的に前掲の図
３[工程Ｉ]に示す構造のＢｉＣＭＯＳ半導体装置を製造
する。
【００５６】この第２の実施形態では、前記第１の実施
形態の図２の[工程Ｆ]における「第３の多結晶シリコン
膜２１を形成し、イオン注入法を用いてｎ型不純物(Ａ
ｓ)を導入する」のにかえて、「ｎ型不純物を導入した
多結晶シリコン膜(ｎ+多結晶シリコン膜３１を形成す
る」点で相違し、その他は、前記第１の実施形態と同じ
である。
形態の図２の[工程Ｆ]における「第３の多結晶シリコン
膜２１を形成し、イオン注入法を用いてｎ型不純物(Ａ
ｓ)を導入する」のにかえて、「ｎ型不純物を導入した
多結晶シリコン膜(ｎ+多結晶シリコン膜３１を形成す
る」点で相違し、その他は、前記第１の実施形態と同じ
である。
【００５７】
【発明の効果】本発明は、以上詳記したとおり、ＭＯＳ
トランジスタのゲ−ト構造を３層構造とし、ＭＯＳトラ
ンジスタの製造プロセス中に簡単にバイポ−ラトランジ
スタを組み込むことにより、ゲ−ト酸化後に、このゲ−
ト酸化膜(薄い酸化膜)のみを介して、ベ−ス領域を形成
することを特徴とし、これにより、マスク数を付加する
ことなく、また、ＭＯＳトランジスタに影響を与えるこ
となく、バイポ−ラトランジスタの性能を上げ、さらに
安定した歩留まりを確保できるという効果が生じる。ま
た、バイポ−ラトランジスタの微細化を図ることも可能
となる。
トランジスタのゲ−ト構造を３層構造とし、ＭＯＳトラ
ンジスタの製造プロセス中に簡単にバイポ−ラトランジ
スタを組み込むことにより、ゲ−ト酸化後に、このゲ−
ト酸化膜(薄い酸化膜)のみを介して、ベ−ス領域を形成
することを特徴とし、これにより、マスク数を付加する
ことなく、また、ＭＯＳトランジスタに影響を与えるこ
となく、バイポ−ラトランジスタの性能を上げ、さらに
安定した歩留まりを確保できるという効果が生じる。ま
た、バイポ−ラトランジスタの微細化を図ることも可能
となる。
【００５８】そして、本発明によれば、バイポ−ラトラ
ンジスタの性能が５０％程度改善され、従来の技術では
４０〜５０％程度であった歩留まりも、９０％以上が安
定して得られる。また、ベ−ス領域エッジ部分でのリ−
クがなくなり、微細化も可能となる。なお、本発明にお
いて、前記第２の実施態様のように、ｎ型不純物を導入
した多結晶シリコン膜を用いた場合には、上記効果は一
層顕著となる。
ンジスタの性能が５０％程度改善され、従来の技術では
４０〜５０％程度であった歩留まりも、９０％以上が安
定して得られる。また、ベ−ス領域エッジ部分でのリ−
クがなくなり、微細化も可能となる。なお、本発明にお
いて、前記第２の実施態様のように、ｎ型不純物を導入
した多結晶シリコン膜を用いた場合には、上記効果は一
層顕著となる。
【図１】 本発明に係る半導体装置の製造方法の一実施
形態（第１の実施形態）を説明する図であって、[工程
Ａ]〜[工程Ｃ]からなる製造工程順縦断面図である。
形態（第１の実施形態）を説明する図であって、[工程
Ａ]〜[工程Ｃ]からなる製造工程順縦断面図である。
【図２】 図１[工程Ｃ]に続く[工程Ｄ]〜[工程Ｆ]から
なる製造工程順縦断面図である。
なる製造工程順縦断面図である。
【図３】 図２[工程Ｆ]に続く[工程Ｇ]〜[工程Ｉ]から
なる製造工程順縦断面図である。
なる製造工程順縦断面図である。
【図４】 本発明に係る半導体装置の製造方法の他の実
施形態（第２の実施形態）を説明する図であって、[工
程Ａ]〜[工程Ｂ]からなる製造工程順縦断面図である。
施形態（第２の実施形態）を説明する図であって、[工
程Ａ]〜[工程Ｂ]からなる製造工程順縦断面図である。
【図５】 従来のＢｉＣＭＯＳ半導体装置の一般的な製
造方法の一例（第１の従来法）を説明する図であって、
[工程Ａ]〜[工程Ｄ]からなる製造工程順縦断面図であ
る。
造方法の一例（第１の従来法）を説明する図であって、
[工程Ａ]〜[工程Ｄ]からなる製造工程順縦断面図であ
る。
【図６】 従来のＢｉＣＭＯＳ半導体装置の一般的な製
造方法の他の例（第２の従来法）を説明する図であっ
て、[工程Ａ]〜[工程Ｃ]からなる製造工程順縦断面図で
ある。
造方法の他の例（第２の従来法）を説明する図であっ
て、[工程Ａ]〜[工程Ｃ]からなる製造工程順縦断面図で
ある。
【図７】 第１の従来法（ベ−ス領域を形成した後にＭ
ＯＳトランジスタのゲ−ト酸化が行う方法）によるグラ
フであって、(Ａ)は“ベ−ス注入直後の濃度プロファイ
ル”を示し、(Ｂ)は“ゲ−ト酸化後のベ−ス濃度プロフ
ァイル”を示す図である。
ＯＳトランジスタのゲ−ト酸化が行う方法）によるグラ
フであって、(Ａ)は“ベ−ス注入直後の濃度プロファイ
ル”を示し、(Ｂ)は“ゲ−ト酸化後のベ−ス濃度プロフ
ァイル”を示す図である。
【図８】 本発明に係るＢｉＣＭＯＳ半導体装置の製造
方法で形成されたベ−ス領域における“ベ−ス不純物濃
度プロファイル”を示す図である。
方法で形成されたベ−ス領域における“ベ−ス不純物濃
度プロファイル”を示す図である。
【図９】 第２の従来法(ゲ−ト酸化の後にベ−ス領域
を形成する方法)による“ベ−ス不純物濃度プロファイ
ル”を示す図である。
を形成する方法)による“ベ−ス不純物濃度プロファイ
ル”を示す図である。
１ 半導体基板(ｐ型半導体基板) ２ 素子分離用絶縁膜 ３ コレクタ領域 ４ ｎ+領域 ５ ベ−ス領域 ６ 絶縁膜 ７ Ｐウェル領域 ８ 第１の多結晶シリコン膜 ９ 第２の多結晶シリコン膜 １０ 側壁絶縁膜 １１ 絶縁膜 １２ ｎ+領域(ＭＯＳトランジスタ) １３ ｎ-領域(ＭＯＳトランジスタ) １４ ｐ+領域(バイポ−ラトランジスタ) １５ ｎ+領域(バイポ−ラトランジスタ) １６ 層間絶縁膜 １９ 感光性樹脂 ２０ 感光性樹脂 ２１ 第３の多結晶シリコン膜 ２２ 感光性樹脂 ２３ 絶縁膜 ２４ 絶縁膜 ２５ 感光性樹脂 ２６ ソ−ス電極 ２７ ドレイン電極 ２８ ベ−ス電極 ２９ エミッタ電極 ３０ コレクタ電極 ３１ ｎ+多結晶シリコン膜 ３２ エミッタ領域 ３３ シリサイド層
Claims (5)
- 【請求項１】 バイポ−ラトランジスタとＭＯＳトラン
ジスタとを有するＢｉＣＭＯＳ半導体装置の製造方法に
おいて、(1) 第１導電型の半導体基板に素子分離用絶縁
膜を選択的に形成する工程と、(2) バイポ−ラトランジ
スタの高濃度コレクタ領域の引き出しとなる第２導電型
の領域を選択的に形成する工程と、(3) ＭＯＳトランジ
スタの第１導電型のウェル領域と第２導電型のウェル領
域とを形成する工程と、(4) 前記第１導電型のウェル領
域と第２導電型のウェル領域を含む半導体基板の全面
に、絶縁膜と第１の多結晶シリコン膜とを形成する工程
と、(5) バイポ−ラトランジスタを形成する領域の前記
第１の多結晶シリコン膜を選択的に除去する工程と、
(6) 前記第１の多結晶シリコン膜を除去した領域に、第
２導電型の領域を形成する工程と、(7) 前記第２導電型
の領域に第１導電型の領域を形成する工程と、(8) 前記
第１の多結晶シリコン膜および前記第１導電型の領域を
含む半導体基板の全面に、第２の多結晶シリコン膜を形
成する工程と、(9) 前記第１導電型の領域上の所定領域
の前記第２の多結晶シリコン膜と前記絶縁膜とを選択的
に除去し、開孔を形成する工程と、(10)前記開孔を含む
半導体基板の全面に、第３の多結晶シリコン膜を形成
し、前記第３の多結晶シリコン膜に第２導電型の不純物
を導入する工程と、(11)前記第１導電型のウェル領域と
第２導電型のウェル領域の所定領域に前記第１，第２，
第３の多結晶シリコン膜を選択的に残し、一方、前記第
１導電型の領域上の所定領域に形成した開孔に対して延
在するように、第２，第３の多結晶シリコン膜を選択的
に残す工程と、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記(7)の工程において、第２導電型の
領域に第１導電型の領域を形成する際のｐ型不純物とし
て、“Ｂ”または“ＢＦ2”を用いることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記(10)の工程における“第３の多結晶
シリコン膜に導入する第２導電型の不純物”が、リン
(Ｐ)またはヒ素(Ａｓ)であることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項４】 前記(1)〜(11)の工程を含む請求項１に
記載の半導体装置の製造方法において、前記(10)の工程
にかえて、(10') 前記開孔を含む半導体基板の全面に、
第２導電型の不純物をド−ピングした多結晶シリコン膜
を形成する工程、とすることを特徴とする半導体装置の
製造方法。 - 【請求項５】 前記第２導電型の不純物が、リン(Ｐ)ま
たはヒ素(Ａｓ)であることを特徴とする請求項４に記載
の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217855A JP2982759B2 (ja) | 1997-08-12 | 1997-08-12 | 半導体装置の製造方法 |
| KR1019980032737A KR100273496B1 (ko) | 1997-08-12 | 1998-08-12 | 반도체장치의 제조방법 |
| CN98117166A CN1104050C (zh) | 1997-08-12 | 1998-08-12 | 半导体器件的制造方法 |
| EP98115195A EP0897194A1 (en) | 1997-08-12 | 1998-08-12 | Method for manufacturing a BiCMOS semiconductor device |
| TW087113278A TW387132B (en) | 1997-08-12 | 1998-08-12 | Method for manufacturing a BiCMOS semiconductor device |
| US09/132,661 US6100124A (en) | 1997-08-12 | 1998-08-12 | Method for manufacturing a BiCMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217855A JP2982759B2 (ja) | 1997-08-12 | 1997-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2982759B2 JP2982759B2 (ja) | 1999-11-29 |
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ID=16710830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9217855A Expired - Fee Related JP2982759B2 (ja) | 1997-08-12 | 1997-08-12 | 半導体装置の製造方法 |
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| EP (1) | EP0897194A1 (ja) |
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| US6303419B1 (en) * | 2000-03-24 | 2001-10-16 | Industrial Technology Research Institute | Method for fabricating a BiCMOS device featuring twin wells and an N type epitaxial layer |
| US6441462B1 (en) * | 2001-07-10 | 2002-08-27 | International Business Machines Corporation | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
| KR100408000B1 (ko) * | 2001-12-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
| KR20040021719A (ko) | 2002-08-29 | 2004-03-11 | 삼성전자주식회사 | 전자렌지용 랙 및 전자렌지 세트 |
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|---|---|---|---|---|
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| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| JPH05145025A (ja) * | 1991-11-20 | 1993-06-11 | Nec Corp | 半導体装置の製造方法 |
| DE69332006T2 (de) * | 1992-03-25 | 2002-11-28 | Texas Instruments Inc., Dallas | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen |
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| US5411900A (en) * | 1993-03-05 | 1995-05-02 | Deutsche Itt Industries, Gmbh | Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor |
| US5614430A (en) * | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
| US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
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- 1997-08-12 JP JP9217855A patent/JP2982759B2/ja not_active Expired - Fee Related
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- 1998-08-12 US US09/132,661 patent/US6100124A/en not_active Expired - Fee Related
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