KR19990023554A

KR19990023554A - 반도체장치의 제조방법

Info

Publication number: KR19990023554A
Application number: KR1019980032737A
Authority: KR
Inventors: 야스히꼬 이와모또
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-08-12
Filing date: 1998-08-12
Publication date: 1999-03-25
Also published as: CN1104050C; JPH1167943A; US6100124A; CN1208251A; EP0897194A1; JP2982759B2; KR100273496B1; TW387132B

Abstract

본 발명은 마스크수를 부가하지 않고, 바이폴라 트랜지스터의 성능을 향상시키고, 또한, 안정된 특성 및 높은 생산율을 확보하는 BiCMOS 반도체장치의 제조방법을 제공하는 것에 관한 것이다.

게이트구조를 3 층구조로 하고, MOS 트랜지스터의 제조프로세스 중에 바이폴라 트랜지스터를 편성함으로써, 게이트산화 후에, 이 게이트 산화막 (얇은 산화막) 만을 통하여, 베이스영역을 형성한다. 다시말하면, 제 1 다결정실리콘막 (8)을 반도체기판 (1) 의 전면에 형성하고, 바이폴라 트랜지스터의 형성예정부만 선택적으로, 이 제 1 다결정실리콘막 (8)을 제거한 후, 콜렉터영역 (3), 베이스영역 (5)을 형성한다 (도 2 공정 D 참조). 이로써, 게이트산화 후에, 이 게이트 산화막 (절연막 (6)) 만을 통하여, 베이스영역 (5) 의 형성이 가능해져, 베이스영역 (5) 의 표면농도의 저하 또는 이온주입에 의한 사영비정 (射影飛程) 의 증대를 억제할 수 있으며, 그 결과로서, 바이폴라 트랜지스터의 성능의 향상 및 특성의 안정화, 높은 생산율을 도모할 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관하며, 특히, 바이폴라 트랜지스터와 MOS 트랜지스터를 갖는 BiCMOS 반도체장치의 제조방법에 관한 것이다.

바이폴라 트랜지스터와 MOS 트랜지스터를 혼재하는 BiCMOS 반도체장치의 제조방법에 대해서는, 종래부터 여러 가지가 제안되어 있다.

여기에서, 그 일반적인 제조방법의 일례 (제 1 종래의 방법) 및 다른 예 (제 2 종래의 방법) 에 대하여, 도면을 참조하여 설명한다.

(제 1 종래의 방법)

도 5 는, 종래의 BiCMOS 반도체장치의 일반적인 제조방법의 일례 (제 1 종래의 방법)을 설명하는 도면으로, 공정 A ∼ 공정 D 로 이루어지는 제조공정순의 종단면도이다.

제 1 종래의 방법에서는, 도 5 의 공정 A 에 나타낸 바와 같이, 반도체기판 (p 형 반도체기판) (1) 의 소정영역에 소자분리용의 절연막 (2)을 형성한 후, 먼저, npn 트랜지스터의 콜렉터영역 (3), 베이스영역 (5), 고농도 콜렉터영역을 끌어내는 역할을 하는 n+ 영역 (4)을 형성하고, 또한, P 웰 영역 (7)을 형성한다.

그 후, 반도체기판 (1) 의 전면 (全面) 에 절연막 (6)을 형성한다 (도 5 공정 A 참조). 이 절연막 (6) 은, 게이트 산화막이 되는 것으로, 열산화막법으로 형성한다.)

다음에, 도 5 의 공정B 에 나타낸 바와 같이, 제 1 다결정실리콘막 (8)을 반도체기판 (1) 의 전면에 형성하고, 감광성수지 (도시생략) 를 이용하여, 베이스영역 (5) 의 소정영역 상에 형성되어 있는 제 1 다결정실리콘막 (8)을 제거하고, 개공 (開孔) 을 형성한다. 이어서, 이 개공을 포함하는 전면에 제 2 다결정실리콘막 (9)을 형성하고, 이 제 2 다결정실리콘막 (9) 에 n 형 불순물 (예를 들면 As)을 도입한다.

그 후, MOS 트랜지스터, 바이폴라 트랜지스터의 소정영역에, 제 1 다결정실리콘막 (8), n 형의 제 2 다결정실리콘막 (9)을 선택적으로 남기고 (도 5 공정 B 참조), 각각 게이트, 에미터로 한다.

다음에, 도 5 의 공정C 에 나타낸 바와 같이, 측벽절연막 (10), 절연막 (11)을 형성하고, 또, pMOS 의 소스, 드레인이 되는 p- 영역 (도시생략), p+ 영역 (도시생략), 및 nMOS 의 소스, 드레인이 되는 n- 영역 (13), n+영역 (12)을 형성한다.

또한, 바이폴라 트랜지스터의 그라프트 (graft) 베이스가 되는 p+영역 (14), 콜렉터영역을 끌어내는 역할을 하는 n+영역 (15)을 형성한다 (도 5 공정 C 참조).

다음에, 도 5 의 공정 D 에 나타낸 바와 같이, 적당한 조건에서 열처리를 실시하고, 에미터영역 (32)을 형성한다.

이어서, 반도체기판 (1) 표면에 실리사이드층 (33)을 형성한 후, 층간절연막 (16)을 형성한다. 그리고, 이 층간절연막 (16) 의 소정영역에 콘택트를 형성하고, 필요에 따라 매설을 실시하여, 소정영역에 소스전극 (26), 드레인전극 (27), 베이스전극 (28), 에미터전극 (29), 콜렉터전극 (30)을 형성한다. 이와 같이 하여, 도 5 의 공정 D 에 나타낸 BiCMOS 반도체장치를 제조한다.

(제 2 종래의 방법)

도 6 은, 종래의 BiCMOS 반도체장치의 일반적인 제조방법의 다른 예 (제 2 종래의 방법)을 설명하는 도면으로, 공정 A ∼ 공정 C 로 이루어지는 제조공정순의 종단면도이다.

제 2 종래의 방법에서는, 도 6 의 공정 A 에 나타낸 바와 같이, 반도체기판 (p 형 반도체기판) (1) 의 소정영역에 소자분리용의 절연막 (2)을 형성한 후, 고농도 콜렉터영역을 끌어내는 역할을 하는 n+영역 (4)을 형성하고, 또한, N 웰 영역 (도시생략), P 웰 영역 (7)을 형성한다.

그 후, 반도체기판 (1) 의 전면 (全面) 에 절연막 (6)을 형성하고, 또한, 제 1 다결정실리콘막 (8)을 형성한다 (도 6 공정 A 참조).

다음에, 도 6 의 공정B 에 나타낸 바와 같이, 감광성수지 (도시생략)을 이용하여, 소정영역에 npn 트랜지스터의 콜렉터영역 (3) 및 베이스영역 (5)을 형성한다.

이어서, 도 6 의 공정 C 에 나타낸 바와 같이, 감광성수지 (도시생략) 를 이용하여, 베이스영역 (5) 의 소정영역 상에 형성되어 있는 제 1 다결정실리콘막 (8)을 제거하여, 개공을 형성한다. 이 개공을 포함하는 전면에 제 2 다결정실리콘막 (9)을 형성하고, 이 제 2 다결정실리콘막 (9) 에 n 형 불순물 (예를 들면 As)을 도입한다.

그 후, MOS 트랜지스터, 바이폴라 트랜지스터의 소정영역에, 제 1 다결정실리콘막 (8), n 형의 제 2 다결정실리콘막 (9)을 선택적으로 남기고 (도 6 공정 C 참조), 각각 게이트, 에미터로 한다. (또한, 이 공정 C 는, 상기 제 1 종래의 방법에서의 앞서 서술한 도 5 공정 B 에 나타낸 공정과 동일하다)

도 6 의 공정 C 이후는, 상기 제 1 종래의 방법의 도 5 공정 C을 거쳐, 최종적으로 앞서 게재한 도 5 공정 D 에 나타낸 구조의 BiCMOS 반도체장치를 제조한다.

또한, 이 제 2 종래의 방법과 상기 제 1 종래의 방법과는, 상기 제 1 종래의 방법에서는, 베이스영역 (5)을 형성한 후, 게이트 산화막이 되는 절연막 (6)을 형성하는 방법 (다시말하면, 바이폴라 트랜지스터의 베이스영역 (5)을 형성한 후에 MOS 트랜지스터의 게이트 산화를 실시하는 방법 인 것에 대하여, 제 2 종래의 방법에서는, 게이트 산화막이 되는 절연막 (6)을 형성한 후, 베이스영역 (5)을 형성하는 방법 (다시말하면, 게이트산화 후에 베이스영역 (5)을 형성하는 방법 인 점에서 상이하다.

또, 제 2 종래의 방법에서는, MOS 부의 게이트산화막을 보호하기 위해, 제 1 다결정실리콘막 (8)을 형성한 후에 베이스 영역 (5)을 형성한다 는 점에서도 상이하지만, 그 이외는 동일한 공정으로 이루어진다.

( 제 1 문제점)

상기 제 1 종래의 방법 및 제 2 종래의 방법과 같이, MOS 트랜지스터의 제조공정에 바이폴라 트랜지스터의 제조공정을 편성하는 종래의 BiCMOS 반도체장치의 제조방법 에서는, 마스크 및 제조스텝을 부가할 필요가 있어, 그 수가 많고 번잡하다는 문제가 있었다.

그 이유에 대하여 이하에 설명한다.

MOS 트랜지스터는, 비용삭감의 움직임으로부터 간략화되어 있고, 그리고, 스탠더드한 MOS 트랜지스터의 제조프로세스에, 바이폴라 트랜지스터의 제조프로세스를 편성하는 것은, 실질적으로 곤란한 문제가 발생한다. 예를 들면, MOS 트랜지스터의 제조프로세스에 바이폴라 트랜지스터의 제조프로세스를 편성하려고 하면, 마스크 및 제조스텝을 부가할 필요가 있다.

이 부가수는, 부가하려고 하는 측의 디바이스의 성능과 관계한다. 다시말하면, 바이폴라 트랜지스터, MOS 트랜지스터의 어느 쪽의 디바이스를 부가 로 하는 가는, 목적에 따라 다르지만, 어느 것으로 하여도, 어느 쪽의 디바이스 성능도 확보하려고 하면, 그 만큼, 추가 마스크수, 추가제조 스텝수가 모두 증가하게 된다.

(제 2 문제점)

또, 상기 제 1 종래의 방법에서는, 상기한 바와 같이, 바이폴라 트랜지스터의 베이스영역 (5)을 형성한 후에, MOS 트랜지스터의 게이트 산화막이 되는 절연막 (6)을 형성하는 방법이다 (앞서 게재한 도 5 공정 A 참조).

이 방법으로 제조된 BiCMOS 반도체장치에서는, 고성능인 바이폴라 트랜지스터를 얻을 수 없다 라는 문제점을 갖고 있다.

그 이유는, 상기 제 1 종래의 방법에서는, 바이폴라 트랜지스터의 베이스 영역을 형성한 후에 MOS 트랜지스터의 게이트 산화가 실시되기 때문에, 이 게이트 산화에 의해, 바이폴라 트랜지스터의 베이스영역의 표면농도가 현저하게 저하하게 되며 (후기 도 7 의 (A), (B), 특히 (B) 참조)), 이로써, 콜렉터와 에미터와의 내압이 현저하게 저하하기 때문이다.

도 7 은, 베이스영역을 형성한 후, MOS 트랜지스터의 게이트 산화를 실시하는 방법 (제 1 종래의 방법) 에서의 베이스 표면으로 부터의 깊이와 캐리어 (carrier) 농도와의 관계를 나타낸 도면 (그래프) 로, (A) 는 베이스 주입직후의 농도 프로파일을 나타내고, (B) 는 게이트산화 후의 베이스농도 프로파일을 나타낸다.

도 7(B) 로부터 명확한 바와 같이, 게이트 산화에 의해, 바이폴라 트랜지스터의 베이스영역의 표면농도가 현저하게 저하되는 것을 알 수 있다.

또한, 상기 베이스영역의 표면농도저하 를 회피하기 위해서는, 세로방향의 베이프폭을 넓힐 필요가 있지만, 이것으로 얕은 접합을 만듦으로써, 바이폴라 트랜지스터의 성능을 향상시킨다 라는 기술적 과제의 해결수단에 대하여 치명적인 결점이 된다.

(제 3 문제점)

또한, 상기 제 1 종래의 방법에서는, 미세화를 도모할 수 없다 라는 문제점을 갖고 있다.

그 이유는, 콜렉터와 에미터와의 내압의 저하는, 베이스영역의 에지부분 (다시말하면, 베이스영역과 소자분리용의 절연막과의 접촉부분)에서 보다 현저하고, 이 때문에, 에미터와 소자분리용의 절연막과의 거리를 어느 정도 이상 확보해 두지않으면 안되기 때문이다. (이 거리를 어느 정도 이상 확보해 두지 않으면, 내압의 저하에 의한 생산율의 현저한 저하 를 초래하게 된다)

상기한 문제점을 회피하기 위해, 상기의 제 2 종래의 방법과 같이, 게이트 산화한 후에 베이스를 형성하는 방법 이 알려져 있다.

그러나, 이와 같은 방법 (제 2 종래의 방법) 에서는, MOS 부의 게이트 산화막을 보호하기 위해, 제 1 다결정실리콘막 (8)을 형성한 후에 콜렉터영역 (3), 베이스영역 (5)을 형성할 필요가 있으며 (상기 게재의 도 6 공정 B 참조), 이 때문에, 이온주입의 에너지를 높게 할 필요가 있다. 그 결과, 세로방향의 베이스폭이 넓어져 버리게 되므로 (후기 도 9 참조), 고성능의 바이폴라 트랜지스터를 얻을 수 없다.

도 9 는 상기 제 2 종래의 방법 (제 1 다결정실리콘막을 형성한 후에 베이스영역을 형성하는 방법) 에서의 베이스표면으로 부터의 깊이와 캐리어농도와의 관계를 나타낸 도면 (그래프) 으로, 베이스 불순물농도 프로파일을 나타낸다.

이 도 9 로부터 명확한 바와 같이, 베이스폭 (베이스의 깊이방향의 폭) 이 넓어져 버리는 것을 알 수 있다.

(본 발명의 목적)

본 발명은, 종래의 BiCMOS 반도체장치의 제조방법 (제 1, 제 2 종래의 방법) 에서의 상기 제 1 ∼ 제 3 문제점을 고려하여 실시된 것으로, 그 목적으로 하는 바는,

첫째로, 마스크수를 부가하지 않고, 게다가, MOS 트랜지스터에 영향을 주지않으며 바이폴라 트랜지스터의 성능을 향상시키고, 또한, 안정된 생산율을 확보하는 것,

둘째로, 바이폴라 트랜지스터의 성능을 열화시키지 않고, 특성의 안정화 및 신뢰성의 향상을 달성하는 것을 의도한 BiCMOS 반도체장치의 제조방법을 제공하는 것에 있다.

즉, 본 발명은, MOS 트랜지스터의 게이트부분을 적어도 3 층의 다결정실리콘으로 형성함으로써, 용이하게 바이폴라 트랜지스터를 편성하여, 게이트와 에미터폴리를 공용화시키면서, 바이폴라 트랜지스터의 성능을 열화시키지 않고, 특성의 안정화, 신뢰성의 향상이 달성되는 BiCMOS 반도체장치의 제조방법을 제공하는 것이다.

도 1 은 본 발명에 따른 반도체장치의 제조방법의 일 실시형태 (제 1 실시형태)를 설명하는 도면으로, 공정A ∼ 공정 C 로 이루어지는 제조공정순의 종단면도이다.

도 2 는 도 1 공정 C 에 이어지는 공정 D ∼ 공정 F 로 이루어지는 제조공정순의 종단면도이다.

도 3 은 도 2 공정 F 에 이어지는 공정 G ∼ 공정 I 로 이루어지는 제조공정순의 종단면도이다.

도 4 는 본 발명에 따른 반도체장치의 제조방법의 다른 실시형태 (제 2 실시형태)를 설명하는 도면으로, 공정 A ∼ 공정 B 로 이루어지는 제조공정순의 종단면도이다.

도 5 는 종래의 BiCMOS 반도체장치의 일반적인 제조방법의 일례 (제 1 종래의 방법)을 설명하는 도면으로, 공정 A ∼ 공정 D 로 이루어지는 제조공정순의 종단면도이다.

도 6 은 종래의 BiCMOS 반도체장치의 일반적인 제조방법의 다른 예 (제 2 종래의 방법)을 설명하는 도면으로, 공정 A ∼ 공정 C 로 이루어지는 제조공정순의 종단면도이다.

도 7 은 제 1 종래의 방법 (베이스영역을 형성한 후에 MOS 트랜지스터의 게이트 산화를 실시하는 방법) 에 의한 그래프로, (A) 는 베이스 주입직후의 농도 프로파일 을 나타내고, (B) 는 게이트 산화 후의 베이스농도 프로파일을 나타낸 도면이다.

도 8 은 본 발명에 따른 BiCMOS 반도체장치의 제조방법으로 형성된 베이스영역에서의 베이스 불순물농도 프로파일을 나타낸 도면이다.

도 9 는 제 2 종래의 방법 (게이트산화 후에 베이스영역을 형성하는 방법) 에 의한 베이스불순물 농도 프로파일을 나타낸 도면이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체기판 (p 형 반도체기판) 2 : 소자분리용 절연막

3 : 콜렉터영역 4 : n+ 영역

5 : 베이스영역 6 : 절연막

7 : P 웰영역 8 : 제 1 다결정실리콘막

9 : 제 2 다결정실리콘막 10 : 측벽절연막

11 : 절연막 12 : n+영역 (MOS 트랜지스터)

13 : n-영역 (MOS 트랜지스터) 14 : p+영역 (바이폴라 트랜지스터)

15 : n+영역 (바이폴라 트랜지스터) 16 : 층간절연막

19 : 감광성수지 20 : 감광성수지

21 : 제 3 다결정실리콘막 22 : 감광성수지

23 : 절연막 24 : 절연막

25 : 감광성수지 26 : 소스전극

27 : 드레인전극 28 : 베이스전극

29 : 에미터전극 30 : 콜렉터전극

31 : n+ 다결정실리콘막 32 : 에미터영역

33 : 실리사이드층

상기 목적을 달성하기 위해, 본 발명에 따른 반도체장치 (BiCMOS 반도체장치) 의 제조방법은,

바이폴라 트랜지스터와 MOS 트랜지스터를 갖는 BiCMOS 반도체장치의 제조방법에 있어서,

(1) 제 1 도전형의 반도체기판 (p 형 반도체기판) 에 소자분리용 절연막을 선택적으로 형성하는 공정과,

(2) 바이폴라 트랜지스터의 고농도 콜렉터영역을 끌어내는 역할을 하는 제 2 도전형의 영역 (n+영역)을 선택적으로 형성하는 공정과,

(3) MOS 트랜지스터의 제 1 도전형의 웰 영역을 제 2 도전형의 웰 영역을 형성하는 공정과,

(4) 상기 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 포함하는 반도체기판의 전면에, 절연막과 제 1 다결정실리콘막을 형성하는 공정과,

(5) 바이폴라 트랜지스터를 형성하는 영역의 상기 제 1 다결정실리콘막을 선택적으로 제거하는 공정과,

(6) 상기 제 1 다결정실리콘막을 제거한 영역에, 제 2 도전형의 영역 (콜렉터영역)을 형성하는 공정과,

(7) 상기 제 2 도전형의 영역 (콜렉터영역) 에 제 1 도전형의 영역 (베이스영역)을 형성하는 공정과,

(8) 상기 제 1 다결정실리콘막 및 제 1 도전형의 영역 (베이스영역)을 포함하는 반도체기판의 전면에, 제 2 다결정실리콘막을 형성하는 공정과,

(9) 상기 제 1 도전형의 영역 (베이스영역) 상의 소정영역의 상기 제 2 다결정실리콘막과 상기 절연막을 선택적으로 제거하여, 개공을 형성하는 공정과,

(10) 상기 개공을 포함하는 반도체기판의 전면에,

제 3 다결정실리콘막을 형성하고, 상기 제 3 다결정실리콘막에 제 2 도전형의 불순물을 도입하는 공정과, 또는 상기 공정 대신에,

제 2 도전형의 불순물을 도핑한 다결정실리콘막 (n+ 다결정실리콘막)을 형성하는 공정과,

(11) 상기 제 1 도전형의 웰영역과 제 2 도전형의 웰 영역의 소정영역에, 제 1, 제 2, 제 3 다결정실리콘막을 선택적으로 남기고, 한편, 상기 제 1 도전형의 영역 (베이스영역) 상의 소정영역에 형성한 개공에 대하여 연이어 위치하도록, 제 2, 제 3 의 다결정실리콘막을 선택적으로 남기는 공정을 포함하는 것 (청구항 1, 청구항 4) 을 특징으로 한다.

또, 본 발명에 따른 반도체장치 (BiCMOS 반도체장치) 의 제조방법은,

상기 (7) 의 공정에서, 제 2 도전형의 영역 (콜렉터영역) 에 제 1 도전형의 영역 (베이스영역)을 형성할 때의 p 형 불순물로서, B 또는 BF₂를 사용하는 것 (청구항 2)

상기 (10) 의 공정에서의 제 2 도전형의 불순물이, 인 (P) 또는 비소 (As) 인 것 (청구항 3, 청구항 5),

을 특징으로 한다.

본 발명을 구체적으로 설명하면, 먼저, p 형 반도체기판에, 소자분리용 절연막, 바이폴라 트랜지스터의 n+ 콜렉터 (n+영역), MOS 부의 웰영역을 형성한 후, 게이트 산화막을 형성하고, 이어서 제 1 다결정실리콘막을 형성한다.

다음에, 바이폴라 트랜지스터를 형성하는 영역만의 제 1 다결정실리콘막을 선택적으로 제거하고, 상기 게이트 산화막만을 통하여, 콜렉터영역, 베이스영역을 동시에 형성한다.

다음에, 전면에 제 2 다결정실리콘막을 형성한 후, 베이스영역의 소정영역 상의 제 2 다결정실리콘막과 상기 게이트 산화막을 선택적으로 제거하고, 개공을 형성한다. 그리고, 이 개공을 포함하는 전면에 제 3 다결정실리콘막을 형성하여, n 형 불술물을 도입한다.

n 형 불순물을 도입한 후, 소정영역에, MOS 트랜지스터의 게이트와 바이폴라 트랜지스터의 에미터를 형성한다.

상기 방법 (본 발명에 따른 방법) 에 의하면, 게이트산화 후에, 게이트산화막만을 통하여, 베이스를 형성할 수 있으며, 게다가, 마스크를 부가하지 않고 바이폴라 트랜지스터를 MOS 프로세스에 편성할 수 있다.

또한, 바이폴라 트랜지스터의 성능을 열화시키지 않고, 또, 종래의 방법에 비하여 성능향상을 도모할 수 있으며, 또한 높은 생산율을 확보할 수 있다.

또, 본 발명에 따른 방법은, 상기 제 2 종래의 방법 (제 1 다결정실리콘막을 형성한 후에 베이스영역을 형성하는 방법) 과 다르게, 바이폴라 트랜지스터를 형성하는 영역만의 제 1 다결정실리콘막을 선택적으로 제거하고, 게이트 산화막만을 통하여, 베이스영역을 형성하는 방법이다.

따라서, 본 발명은, 상기 제 2 종래의 방법과 같이 베이스폭 (베이스의 깊이방향의 폭) 이 넓어지는 일이 없다 (후기 도 8 참조).

도 8 은, 본 발명에 따른 방법으로 형성된 베이스영역에서의 베이스표면으로 부터의 깊이와 캐리어농도와의 관계 를 나타낸 도면으로, 베이스 불순물농도 프로파일 을 나타낸다.

이 도 8 과 상기 게재의 도 9 (제 2 종래의 방법에 의한 베이스 불순물농도 프로파일) 과의 대비로부터 명확한 바와 같이, 베이스폭 (베이스의 깊이방향의 폭) 의 확대가 없음을 알 수 있다.

다음으로, 본 발명의 실시형태 (제 1 , 제 2 실시형태) 에 대하여, 도면을 참조하여 설명한다.

제 1 실시예

도 1 ∼ 도 3 은, 본 발명에 따른 반도체장치의 제조방법의 일 실시형태 (제 1 실시형태)를 설명하는 도면으로, 공정 A∼공정 I 로 이루어지는 제조공정순의 종단면도이다.

제 1 실시형태에 따른 반도체장치의 제조방법은, 도 1 의 공정 A 에 나타낸 바와 같이, 반도체기판 (p 형 반도체기판) (1) 에 소자분리용의 절연막 (필드산화막) (2) 을 선택적으로 형성하고, 소자영역을 분리한다. (이 절연막 (2) 은 5000 Å 전후이면 충분하다.)

다음에, 도 1 의 공정 B 에 나타낸 바와 같이, 반도체기판 (1) 의 소정영역에, 고농도 콜렉터영역을 끌어내는 역할을 하는 n+ 영역 (4), MOS 트랜지스터의 P 웰영역 (7) 및 N 웰 영역 (도시생략)을 형성한다 (이들의 형성에는, 이온주입법을 이용하고, 그리고, 필요에 따라 열처리를 추가한다).

이어서, 반도체기판 (1) 의 전면에, 게이트산화막인 절연막 (6)을 형성한다 (이 절연막 (6) 은, 열산화막을 100Å 전후부터 160Å 정도의 막두께가 되도록 형성한다).

그 후, 상기 절연막 (6)을 포함하는 반도체기판 (1) 의 전면에 제 1 다결정실리콘막 (8)을 형성한다. (이 제 1 다결정실리콘막 (8) 은, 게이트산화막인 절연막 (6)을 감광성수지 등의 박리, 또는, 그 외로부터 보호하기 위한 것으로, 그 막두께로서는, 500 ∼1000Å이면 충분하다)

다음에, 도 1 의 공정 C 에 나타낸 바와 같이, 감광성수지 (19)를 이용하여, 바이폴라 트랜지스터를 형성하는 영역만 선택적으로, 제 1 다결정실리콘막 (8)을 제거하여, 개공을 형성한다.

이 개공의 형성시에 이방성 에치를 이용하면, 제 1 다결정실리콘막 (8) 을 용이하게 에칭할 수 있다. 그러나, 후공정에서 이온주입법으로 콜렉터영역 (3), 베이스영역 (5) (후기 도 2 공정D 를 참조) 을 형성하기 위해, 게이트 산화막인 절연막 (6)을 남겨 둘 필요가 있다. 따라서, 절연막 (6) 과의 선택비는, 충분히 있지 않으면 안된다. (상기 선택비는, 〉100 이 바람직하다)

개공후, 감광성수지 (19)를 마스크로 하여, 이온주입법에 의해 이온 (예를 들면, P, B)을 주입하여 (도 1 공정 C 참조), 도 2 공정 D 에 나타낸 바와 같이, 콜렉터영역 (3) 과 베이스영역 (5)을 형성한다.

콜렉터영역 (3) 의 형성에서의 이온주입의 조건으로서는, 에미터-콜렉터 사이의 필요한 내압에도 의하지만, n 형 불순물 예를 들면 P를, 에너지 : 700 ∼2000 keV, 도스량 (dose) : 1.0 ∼9.0 ×10¹³/㎠ 정도로 형성한다. 또한, 필요에 따라 적당한 어닐 (anneal) 을 추가한다.

한편, 베이스영역 (5) 의 형성에 있어서, 이온주입의 조건으로서는, p 형 불순물 예를 들면, B를, 에너지 : 10 ∼30 keV, 도스량 : 1.0 ∼5.0 ×10¹³/㎠ 정도로 형성한다. 이 때, 고농도 콜렉터영역을 끌어내는 역할을 하는 n+ 영역 (4) 에도 p 형 불순물이 들어가지만, n+ 영역 (4) 의 것이 고농도로, 특별히 문제는 없다. (또한, 상기 p 형 불순물로서 BF₂를 이용할 수도 있다.)

다음에, 도 2 의 공정 D 에 나타낸 바와 같이, 콜렉터영역 (3), 베이스영역 (5)을 포함하는 반도체기판 (1) 의 전면에, 제 2 다결정실리콘막 (9)을 형성한다. (이 제 2 다결정실리콘막 (9) 은, 베이스영역 (5) 내에 형성되는 에미터의 마스크가 되는 것으로, 그 막두께는, 500 ∼ 1000Å 또는 그 이상으로 한다.)

이어서, 도 2 의 공정 E 에 나타낸 바와 같이, 감광성수지 (20)를 이용하여, 베이스영역 (5) 의 소정영역 (에미터를 형성하는 부분) 상을 개공한다.

이 개공의 경우도, 이방성 에칭을 이용하지만, 이 에칭은, 절연막 (6) 으로 멈추게할 필요가 있다 (그 이유는, 이방성에칭에 의한 손실을 주지않기 위해서이다. 손실에 의한 결함이 발생하면, 다바이스가 리크 (leak) 되는 일이 있다. 따라서, 절연막 (6) 과의 선택비는, 충분하지 않으면 안된다. 이 선택비는, 〉100 이 바람직하다.)

다음에, 도 2 의 공정 F 에 나타낸 바와 같이, 상기 개공을 포함하는 반도체기판 (1) 의 전면에 제 3 다결정실리콘막 (21)을 형성한다.

이 제 3 다결정실리콘막 (21)을 형성할 때, 상기 개공부에 존재하는 절연막 (6)을 제거하기 위해, 불화수소산 등으로 전처리를 실시한다 (도 2 공정 E 참조).

그러나, 에미터·베이스 간의 절연은, 절연막 (6) 뿐이므로, 상기 전처리를 위해 바이폴라 트랜지스터영역의 절연막 (6) 이 열화되는 일이 있어서는 안되기 때문에, 상기 도 2 의 공정 D 에서의 제 2 다결정실리콘막 (9) 의 형성은, 그 막두께로서 500 ∼1000Å 또는 그 이상으로 할 필요가 있다.

한편, 상기 도 2 의 공정 F 에서의 제 3 다결정실리콘막 (21) 의 막두께는, 적당한 두께로 되지만, 게이트, 에미터는, 모두 토탈의 두께로서 1500 ∼3000Å 정도이면 충분하다.

또한, 이 제 1 실시형태에서는, 게이트, 에미터는, 모두 다결정실리콘막만으로 형성하는 경우를 나타냈다.

그러나, 게이트, 에미터 모두, 다결정실리콘만으로 형성할 필요는 없고, 예를 들면 제 3 다결정실리콘막 (21) 상에, 텅스텐 또는 텅스텐 실리콘 등의 금속을 형성할 수도 있다.

그 후, 도 2 의 공정 F 에 나타낸 바와 같이, 제 3 다결정실리콘막 (21) 에 n 형 불순물 (예를 들면 As)를 이온주입법을 이용하여 주입한다.

이온주입조건으로서는, 에너지 : 30 ∼70 keV, 도스량 :1.0 ×10¹⁵∼ 1.0 ×10¹⁶/㎠ 정도가 바람직하다.

더욱이, 도 3 의 G 공정에서 도시한 바와 같이, 제 1, 제 2 및 제 3 폴리실리콘 막 (8, 9 및 21) 은 MOS 트랜지스터용 게이트 및 바이폴라 트랜지스터용 에미터를 형성하기 위해 패턴된다.

다음에, 도 3 의 공정 G 에 나타낸 바와 같이, 바이폴라 트랜지스터의 에미터, MOS 트랜지스터의 게이트를 포함하는 전면에 절연막을 형성하고, 에치백을 실시하여, 에미터, 게이트의 측면에 절연막 (24)을 형성한다. (이 절연막 (24) 은, 1000 ∼ 2000Å 정도이면 된다.)

상기 에칭백에 의해, 일부의 영역을 남기고 절연막 (6)을 제거하여, 새로 절연막 (23)을 형성한다 (도 3 공정G 참조). (이 절연막 (23) 은, 그 막두께가 100 ∼ 300Å 으로 충분하고, 또, 열산화막이어도 CVD 막이어도 된다)

그 후, 동일하게 도 3 의 공정 G 에 나타낸 바와 같이, 감광성수지 (22)를 이용하여 이온주입법으로, nMOS 의 소스, 드레인영역의 n+영역 (12), n-영역 (13)을 형성한다 (후기 도 3 공정 H 참조).

이 때, 바이폴라 트랜지스터의 콜렉터 n+ 영역 (15) 에도 불순물을 도입한다. 불순물로서는 As 또는 P 가 이용되고, 각각 적당한 에너지, 도스량을 선택하지만, MOS 특성에 중점을 둘 필요가 있다.

다음에, 도 3 의 공정 H 에 나타낸 바와 같이, 감광성수지 (25)를 이용하여 이온주입법에 의해, pMOS 의 소스, 드레인영역의 p+영역, p-영역 (모두 도시생략) 및 바이폴라 트랜지스터의 GB (그라프트베이스) 가 되는 p+영역 (14)를 형성한다 (도 2 공정 I 참조). 불순물로서는, 통상 BF2 가 이용되고, 적당한 에너지, 도스량을 선택하지만, 이 경우도 MOS 특성에 중점을 둘 필요가 있다.

그 후, 이온주입 등의 형성조건에 의해, 또, 필요하게 되는 성능 등을 고려하여 적당한 열처리를 하여, 에미터 영역 (32)을 형성한다 (도 3 공정 I 참조).

이어서, 도 3 의 공정 I 에 나타낸 바와 같이, MOS 트랜지스터의 소스 (n+영역 (12)), 드레인 (n+영역 (12)) 의 각 표면, 및 바이폴라 트랜지스터의 베이스 (p+영역 (14)), 에미터, 콜렉터 (n+영역 (15)) 의 각 표면에, 실리사이드층 (33)을 형성한다.

다음에, 층간절연막 (16)을 전면에 형성한 후, MOS 트랜지스터, 바이폴라 트랜지스터의 소정영역에 개공을 형성하고, 각각 소스전극 (26), 드레인전극 (27), 게이트전극 (도시생략), 베이스전극 (28), 에미터전극 (29), 콜렉터전극 (30)을 형성함으로써, BiCMOS 반도체장치가 얻어진다 (도 3 공정 I 참조).

제 2 실시예

제 2 실시형태에서는, 상기 제 1 실시형태와 동일하게, 반도체기판 (1) 상에 소자분리용의 절연막 (필드산화막) (2), 고농도 콜렉터영역을 끌어내는 역할을 하는 n+영역 (4), P 웰 영역 (7), 게이트 산화막인 절연막 (6), 제 1 다결정실리콘막 (8), 콜렉터영역 (3), 베이스영역 (5), 및 제 2 다결정실리콘막 (9)을 순차적으로 형성한다 (상기 게재의 도 1 공정 A ∼ 공정 C 및 도 2 공정 D 참조).

다음에, 도 4 의 공정 A 에 나타낸 바와 같이, 감광성수지 (20)를 이용하여, 베이스영역 (5) 의 소정영역 (에미터를 형성하는 부분) 에 개공을 설치한다.

이어서, 도 4 의 공정 B 에 나타낸 바와 같이, n 형 불순물을 도입한 다결정실리콘막인 n+ 다결정실리콘막 (31)을, 상기 개공을 포함하는 반도체기판 (1) 의 전면에 형성한다 (또한, 상기 n 형 불순물로서는, As 또는 P를 이용한다. 그 농도로서는 5.0 × 10¹⁹∼1.0 ×10²¹/㎤ 정도가 필요하다.).

도 4 의 공정 B 이후 (n+ 다결정실리콘막 (31) 의 형성이후) 는, 상기 제 1 실시형태에서의 상기 게재의 도 3 공정 G ∼ 공정 H를 거쳐, 최종적으로 상기 게재의 도 3 공정 I 에 나타낸 구조의 BiCMOS 반도체장치를 제조한다.

이 제 2 실시형태에서는, 상기 제 1 실시형태의 도 2 의 공정 F 에서의 제 3 다결정실리콘막 (21)을 형성하고, 이온주입법을 이용하여 n 형 불순물 (As)을 도입한다 대신에, n 형불순물을 도입한 다결정실리콘막 (n+ 다결정실리콘막 (31))을 형성한다 는 점에서 상이하며, 그 이외는, 상기 제 1 실시형태와 동일하다.

본 발명은, 이상 설명한 바와 같이 MOS 트랜지스터의 게이트 구조를 3 층구조로 하고, MOS 트랜지스터의 제조프로세스 중에 간단하게 바이폴라 트랜지스터를 편성함으로써, 게이트산화 후에, 이 게이트 산화막 (얇은 산화막) 만을 통하여, 베이스영역을 형성하는 것을 특징으로 하고, 이로써, 마스크수를 부가하지 않고, 또, MOS 트랜지스터에 영향을 주지 않고, 바이폴라 트랜지스터의 성능을 올리며, 또한 안정된 생산율을 확보할 수 있다는 효과가 발생한다. 바이폴라 트랜지스터의 미세화를 도모하는 것도 가능해진다.

그리고, 본 발명에 의하면, 바이폴라 트랜지스터의 성능이 50 % 정도 개선되어, 종래의 기술에서는 40 ∼ 50% 정도이었던 생산율도, 90 % 이상이 안정되게 얻어진다.

또, 베이스 영역 에지부분에서의 리크가 없어져, 미세화도 가능해진다. 또한, 본 발명에서, 상기 제 2 실시형태와 같이, n 형 불순물을 도입한 다결정실리콘막을 이용한 경우에는, 상기 효과는 한층 현저해진다.

Claims

바이폴라 트랜지스터와 MOS 트랜지스터를 갖는 BiCMOS 반도체장치의 제조방법에 있어서,

(1) 제 1 도전형의 반도체기판에 소자분리용 절연막을 선택적으로 형성하는 공정 ;

(2) 바이폴라 트랜지스터의 고농도 콜렉터영역을 끌어내는 역할을 하는 제 2 도전형의 영역을 선택적으로 형성하는 공정 ;

(3) MOS 트랜지스터의 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 형성하는 공정과 ;

(4) 상기 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 포함하는 반도체기판의 전면에, 절연막과 제 1 다결정실리콘막을 형성하는 공정 ;

(5) 바이폴라 트랜지스터를 형성하는 영역의 상기 제 1 다결정실리콘막을 선택적으로 제거하는 공정 ;

(6) 상기 제 1 다결정실리콘막을 제거한 영역에, 제 2 도전형의 영역을 형성하는 공정 ;

(7) 상기 제 2 도전형의 영역에 제 1 도전형의 영역을 형성하는 공정 ;

(8) 상기 제 1 다결정실리콘막 및 제 1 도전형의 영역을 포함하는 반도체기판의 전면에, 제 2 다결정실리콘막을 형성하는 공정 ;

(9) 상기 제 1 도전형의 영역 상의 소정영역의 상기 제 2 다결정실리콘막과 상기 절연막을 선택적으로 제거하여, 개공을 형성하는 공정 ;

(10) 상기 개공을 포함하는 반도체기판의 전면에, 제 3 다결정실리콘막을 형성하고, 상기 제 3 다결정실리콘막에 제 2 도전형의 불순물을 도입하는 공정 ; 및

(11) 상기 제 1 도전형의 웰영역과 제 2 도전형의 웰 영역의 소정영역에, 상기 제 1, 제 2 및 제 3 다결정실리콘막을 선택적으로 남기고, 한편, 상기 제 1 도전형의 영역 상의 소정영역에 형성한 개공에 대하여 연이어 위치하도록, 제 2 및 제 3 의 다결정실리콘막을 선택적으로 남기는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 1 항에 있어서, 상기 (7) 의 공정에서, 제 2 도전형의 영역에 제 1 도전형의 영역을 형성할 때의 p 형 불순물로서, B 또는 BF₂를 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 1 항에 있어서, 상기 (10) 의 공정에서의 제 3 다결정실리콘막에 도입하는 제 2 도전형의 불순물이, 인 (P) 또는 비소 (As) 인 것을 특징으로 하는 반도체장치의 제조방법.
상기 (1) ∼ (11) 의 공정을 포함하는 제 1 항에 기재된 반도체 장치의 제조방법에 있어서, 상기 (10) 의 공정대신에,

(10') 상기 개공을 포함하는 반도체기판의 전면에, 제 2 도전형의 불순물을 도핑한 다결정실리콘막을 형성하는 공정으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 4 항에 있어서, 상기 제 2 도전형의 불순물이 인 (P) 또는 비소 (As) 인 것을 특징으로 하는 반도체장치의 제조방법.