KR100434712B1 - Soi모스트랜지스터제조방법. - Google Patents
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Abstract
본 발명은 SOI 모스 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 SOI 모스 트랜지스터 제조방법은, 실리콘 기판 상에 절연층과 실리콘층이 차례로 적층된 SOI 기판을 제공하는 단계; 상기 SOI 기판의 실리콘층에 소자 활성 영역을 한정하는 필드산화막을 형성하는 단계; 상기 실리콘층 상에 게이트 산화막과 게이트 폴리 및 질화막을 차례로 형성하는 단계; 상기 질화막과 게이트 폴리 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 실리콘층 내에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 폴리 상의 질화막을 성장 저지층으로 이용하여 소오스/드레인 영역 상에 선택적 에피텍셜 실리콘 성장층을 성장시키는 단계; 상기 질화막을 제거하는 단계; 및 상기 소오스/드레인 영역 상의 선택적 에피텍셜 실리콘 성장층 및 게이트 폴리 표면 상에 실리사이드를 형성하는 단계를 포함한다.
Description
본 발명은 SOI 모스 트랜지스터 제조방법에 관한 것으로, 특히, 소오스 영역과 드레인 영역 간의 직류 저항을 크게 감소시켜 높은 안정성을 갖는 SOI 모스 트랜지스터 제조방법에 관한 것이다.
일반적으로, CMOS 구조의 PN 접합 분리구조에서는 기생 모스 트랜지스터나 또는 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 발생하여, 이에 기인된 래치-업(latch-up) 현상 또는 소프트에러 등으로 소자가 파괴되는 문제가 초래된다. 따라서, 최근에는 래치-업 현상 또는 소프트에러 등의 문제를 방지하기 위하여 반도체 기판내에 형성된 웰(well) 내에 소자를 형성하는 SOI(Sillicon On Insulator) 기술들이 연구 개발되고 있다.
통상, SOI는 실리콘 기판 상에 절연층이 구비되고, 그 절연층의 상부에는 소자가 형성될 수 있는 실리콘층이 적층된 구조를 말한다. 이러한 SOI 기술은 고집적화에 유리하고, 소자간을 분리시키는데 탁월한 능력을 구비하고 있으며, 박막에 의한 SOI CMOS는 1.5V정도의 낮은 전압에서도 매우 양호한 문턱 전압을 제어할 수 있고, 매우 높은 드라이브 전류(drive current) 때문에 차세대 회로 기판으로 각광받고 있는 추세이다.
SOI 기술은 CMOS 상에 발생되는 래치 업(latch up)과 같은 문제점을 근본적으로 치유할 수 있음은 물론, 그 밖에도 칩 사이즈의 감소 및 고집적화를 이룰 수 있으며, 기생 캐패시터를 감소시킬 수 있어 소자의 스피드면을 개선시킬 수 있는 장점을 갖고 있다.
도 1A 내지 도 1B는 래치-업 현상 및 채널링 효과 등을 감소시킬 수 있는 종래 기술에 따른 SOI 모스 트랜지스터 제조방법을 나타낸 것이다.
도 1A를 참조하면, 실리콘 기판(1) 상에 4,000Å 두께의 절연층(2) 및 500Å 두께의 실리콘층(3)을 적층하여 SOI 기판을 마련한 후, 로코스(LOCOS : LOCal Oxidation Silicon) 방법으로 상기 SOI 기판 표면에 필드 산화막(4)을 형성한다. 이 때, 산화되지 않은 지역은 소자의 활성 영역이 된다.
도 1B를 참조하면, SOI 기판의 활성 영역 상에 게이트 산화막(5) 및 게이트 폴리(6)를 적층한 후, 사진식각법으로 상기의 적층막을 식각하여 게이트 전극을 형성한다. 그런다음, 상기 게이트 전극 양측의 SOI 기판에 불순물을 이온 주입하여 소오스/드레인 영역(7)을 형성하고, 이 결과로서, SOI 모스트랜지스터를 제조한다.
그러나, 상기와 같은 종래 기술에 따르면, 박막의 실리콘층 내부에 소오스/드레인 영역을 형성하는 경우에는 실리콘층의 자체 특성 및 그 밖의 제반 문제로 인해 소오스 영역과 드레인 영역 사이의 직렬 저항이 증가되어 소자의 구동 전류가 크게 떨어지게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 소오스 영역과 드레인 영역 사이의 직렬 저항을 감소시킴으로써 소자의 구동 전류를 크게 향상시킬 수 있는 SOI 모스 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1B는 종래 기술에 따른 SOI 모스 트랜지스터 제조방법을 설명하기 위한 도면.
도 2A 내지 도 2D는 본 발명의 실시예에 따른 SOI 모스 트랜지스터 제조방법을 설명하기 위한 도면.
도 3은 본 발명의 다른 실시예에 따른 SOI 모스 트랜지스터 제조방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
11, 30 : 실리콘 기판 12, 31 : 절연층
13, 32 : 실리콘층 14, 33 : 필드 산화막
15, 34 : 게이트 산화막 16, 35 : 게이트 폴리
17, 36 : 질화막 18, 37 : 소오스/드레인 영역
19, 38 : 스페이서 20, 39 : SEG층
21, 40 : 티타늄 실리사이드
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 절연층과실리콘층이 차례로 적층된 SOI 기판을 제공하는 단계; 상기 SOI 기판의 실리콘층에 소자 활성 영역을 한정하는 필드산화막을 형성하는 단계; 상기 실리콘층 상에 게이트 산화막과 게이트 폴리 및 질화막을 차례로 형성하는 단계; 상기 질화막과 게이트 폴리 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 실리콘층 내에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 폴리 상의 질화막을 성장저지층으로 이용하여 소오스/드레인 영역 상에 선택적 에피텍셜 실리콘 성장층을 성장시키는 단계; 상기 질화막을 제거하는 단계; 및 상기 소오스/드레인 영역 상의 선택적 에피텍셜 실리콘 성장층 및 게이트 폴리 표면 상에 실리사이드를 형성하는 단계를 포함하는 SOI 모스 트랜지스터 제조방법을 제공한다.
또한, 상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 절연층과 실리콘층이 차례로 적층된 SOI 기판을 제공하는 단계; 상기 SOI 기판의 실리콘층에 소자 활성 영역을 한정하는 필드산화막을 형성하는 단계; 상기 실리콘층 상에 게이트 산화막과 게이트 폴리 및 질화막을 차례로 형성하는 단계; 상기 질화막과 게이트 폴리 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 폴리 상의 질화막을 성장저지층으로 이용하여 게이트 전극 양측의 실리콘층 상에 선택적 에피텍셜 실리콘 성장층을 성장시키는 단계; 상기 질화막을 제거하는 단계; 상기 선택적 에피텍셜 실리콘 성장층 및 게이트 폴리 표면 상에 실리사이드를 형성하는 단계; 및 상기 게이트 전극 양측의 실리콘층 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 SOI 모스 트랜지스터 제조방법을 제공한다.
본 발명에 따르면, 소오스/드레인 영역 상에 선택적 에피텍셜 실리콘 성장층 및 티타늄 실리사이드층을 형성시킴으로써 소오스 영역과 드레인 영역 사이의 직렬 저항을 감소시킬 수 있으며, 그래서, 소자 구동 전류를 증가시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2A 내지 도 2D는 본 발명에 따른 SOI 모스 트랜지스터 제조방법을 순차적으로 나타낸 것이다.
도 2A를 참조하면, 실리콘 기판(11) 상에 4,000Å 두께의 절연층(12) 및 500Å 두께의 실리콘층(13)을 순차적으로 형성하여 SOI 기판을 형성한다. 그런다음, 로코스 방법으로 SOI 기판 표면의 실리콘층(13)에 필드 산화막(14)을 형성한다. 이 때, 상기 필드 산화막(14)이 형성되지 않은 영역은 소자의 활성 영역이 된다.
도 2B를 참조하면, 상기 실리콘층(13) 상에 게이트 산화막(15)과 게이트 폴리(16) 및 질화막(17)을 차례로 형성한 후, 상기의 적층막을 사진식각 공정으로 식각하여 게이트 전극을 형성한다. 여기서, 상기 질화막(17)은 소자의 활성 영역에 에피텍셜 실리콘 성장층을 형성하기 위한 후속 공정시, 게이트 전극 상에는 상기 층이 형성되지 못하게 하는 역할을 하며, 약 200Å 내지 500Å 두께로 형성된다.
게이트 전극 양측의 실리콘층(13)에 불순물의 이온 주입 및 어닐링 공정으로 소오스/드레인 접합 영역(18)을 형성한 후, 통상적인 방법으로 게이트 전극의 측벽에 스페이서(19)를 형성한다. 여기서, 상기 어닐링 공정은 이온 주입된 불순물을정렬시킴과 동시에 원하는 두께의 접합을 형성하기 위하여 실시된다.
도 2C를 참조하면, 소오스/드레인 접합 영역(18)의 상부에 선택적 에피텍셜 실리콘 성장기법(selective epitaxial growth : 이하, SEG라 명함)으로 500Å 내지 1,000Å 두께의 SEG층(20)을 형성한다. 상기 SEG층(20)은 그 두께가 너무 작을 경우는 저항 감소에 효과가 없고, 너무 두꺼울 경우에는 전체적인 토폴로지가 증가되기 때문에, 게이트 전극의 두께를 고려하여 대략 500Å 내지 1,000Å 정도로 성장시킴이 바람직하다. 한편, SEG층(20)의 성장시, 게이트 전극 상에는 질화막(17)으로 인해 SEG층(20)이 성장되지 않는다.
도 2D를 참조하면, 게이트 전극을 덮고 있는 질화막(17)을 제거한다. 그런다음, 기판 전면에 걸쳐 티타늄(도시되지 않음)을 증착한 후, 열처리 공정으로 게이트 폴리(16) 및 SEG층(20) 상에 티타늄 실리사이드(21)를 형성한다. 여기서, 상기 티타늄 실리사이드(21)는 샐리사이드(Salicide) 방법으로 형성하며, 이것은 게이트 폴리(16) 및 SEG층(20)의 실리콘과 티타늄이 반응하여 TiSi2로 형성됨을 의미한다.
도 3은 본 발명의 다른 실시예에 따른 SOI 모스 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 이 실시예에서는 전술된 본 발명의 일실시예와 동일한 방법으로 SOI 기판의 활성 영역에 게이트 산화막(34), 게이트 폴리(35) 및 질화막(도시안됨)으로 이루어진 게이트 전극을 형성한 상태에서, 게이트 전극의 측벽에 스페이서(38)를 형성하고, 그런다음, 노출된 SOI 기판 상에 SEG층(39)을 형성한다.
이어서, 상기 질화막을 제거한 상태에서, 기판 전면에 걸쳐 티타늄(도시되지 않음)을 증착한 후, 열처리하여 게이트 폴리(35) 및 SEG층(39) 상에 티타늄 실리사이드(40)를 형성한다.
그리고나서, SEG층(39) 하부의 활성 영역에 불순물 이온주입 및 어닐링 공정을 행하여 소오스/드레인 영역(28)을 형성한다.
이상에서와 같이, 본 발명의 SOI 모스 트랜지스터 제조방법은 소오스/드레인 영역 상에 선택적 에피텍셜 실리콘 성장층 및 티타늄 샐리사이드층을 형성시킴으로써, 소오스 영역과 드레인 영역 사이의 직렬 저항을 줄일 수 있으며, 이에 따라, 소자 구동 전류의 향상 및 높은 안정성을 갖는 SOI 모스 트랜지스터를 제조할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 실리콘 기판 상에 절연층과 실리콘층이 차례로 적층된 SOI 기판을 제공하는 단계;상기 SOI 기판의 실리콘층에 소자 활성 영역을 한정하는 필드산화막을 형성하는 단계;상기 실리콘층 상에 게이트 산화막과 게이트 폴리 및 질화막을 차례로 형성하는 단계;상기 질화막과 게이트 폴리 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 실리콘층 내에 소오스/드레인 영역을 형성하는 단계;상기 게이트 폴리 상의 질화막을 성장저지층으로 이용하여 소오스/드레인 영역 상에 선택적 에피텍셜 실리콘 성장층을 성장시키는 단계;상기 질화막을 제거하는 단계; 및상기 소오스/드레인 영역 상의 선택적 에피텍셜 실리콘 성장층 및 게이트 폴리 표면 상에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 질화막은 200Å 내지 500Å의 두께로 형성하는 것을특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 선택적 에피텍셜 실리콘 성장층은 500Å 내지 1,000Å의 두께로 성장시키는 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 4 항에 있어서, 상기 티타늄 실리사이드는 TiSi2인 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 실리콘 기판 상에 절연층과 실리콘층이 차례로 적층된 SOI 기판을 제공하는 단계;상기 SOI 기판의 실리콘층에 소자 활성 영역을 한정하는 필드산화막을 형성하는 단계;상기 실리콘층 상에 게이트 산화막과 게이트 폴리 및 질화막을 차례로 형성하는 단계;상기 질화막과 게이트 폴리 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 폴리 상의 질화막을 성장저지층으로 이용하여 게이트 전극 양측의 실리콘층 상에 선택적 에피텍셜 실리콘 성장층을 성장시키는 단계;상기 질화막을 제거하는 단계;상기 선택적 에피텍셜 실리콘 성장층 및 게이트 폴리 표면 상에 실리사이드를 형성하는 단계; 및상기 게이트 전극 양측의 실리콘층 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 6 항에 있어서, 상기 질화막은 200Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 6 항에 있어서, 상기 선택적 에피텍셜 실리콘 성장층은 500Å 내지 1,000Å의 두께로 성장시키는 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 6 항에 있어서, 상기 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
- 제 9 항에 있어서, 상기 티타늄 실리사이드는 TiSi2인 것을 특징으로 하는 SOI 모스 트랜지스터 제조방법.
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