JP2671899B2 - 半導体記憶装置 - Google Patents
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Classifications
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１トランジスタ/1キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。 （従来の技術） 従来、半導体基板に形成される半導体記憶装置とし
て、一個のキャパシタと一個のMOSトランジスタにより
メモリセルを構成するMOS型ダイナミックRAM（以下、dR
AMと略称する）が知られている。このdRAMでは、情報の
記憶はMOSキャパシタに電荷が蓄積されているか否かに
より行なわれ、情報の読出しはMOSキャパシタの電荷をM
OSトランジスタを介してビット線に放出してその電位変
化を検出することにより行なわれる。近年の半導体製造
技術の進歩、特に微細加工技術の進歩により、dRAMの大
容量化は急速に進んでいる。dRAMを更に大容量化する上
で最も大きい問題は、メモリセル面積を如何に小さくし
てしかもキャパシタ容量を如何に大きく保かということ
にある。dRAMの情報読出しの際の電位変化の大きさはMO
Sキャパシタの蓄積電荷量で決り、動作余裕やソフトエ
ラーに対する余裕を考えると、最小限必要な電荷量が決
まる。そして蓄積電荷量はMSOキャパシタの容量と印加
電圧で決まり、印加電圧は電源電圧で決まるので、MOS
キャパシタ容量をできるだけ大きく確保する必要がある
のである。 第６図は（ａ）（ｂ）は従来の一般的なdRAMの構成を
示す平面図とそのＡ−Ａ′断面図である。素子分離され
たｐ型Si基板21にキャパシタ絶縁膜24を介して第１層多
結晶シリコン膜からなるキャパシタ電極23が全ビットに
共通に形成されている。キャパシタ電極23の窓の部分に
ゲート絶縁膜24を介してゲート電極25が形成され、この
ゲート電極24をマスクとしてソース，ドレインとなるn+
型層27,28が拡散形成されている。26はMOSキャパシタの
基板側電極となるｎ型層である。ゲート電極25は縦方向
に隣接するメモリセルのキャパシタ電極23上を通って連
続的に配設されてこれがワード線となる。一方MOSトラ
ンジスタのソースは横方向にAl配線30により共通接続さ
れ、これがビット線となる。29は層間絶縁膜である。 この様なdRAMにおいて、MOSキャパシタの容量を大き
くするには、用いるキャパシタ絶縁膜の厚みを薄くする
か、誘電率を大きくするか、又は面積を大きくすること
が必要である。しかしキャパシタ絶縁膜を薄くすること
は信頼性上限界がある。誘電率を大きくすることは例え
ば、酸化膜（SiO2膜）に代わって窒化膜等を用いること
が考えられるが、これも主として信頼性上問題があり実
用的でない。そうすると必要な容量を確保するために
は、MOSキャパシタの面積を大きく確保することが必要
となり、これがメモリセル面積を小さくしてdRAMの高集
積化を達成する上で大きな障害になっている。 メモリセルの占有面積を大きくすることなく、MOSキ
ャパシタの容量を大きくする構造として、基板のMOSキ
ャパシタ領域に溝を掘り、この溝の側壁を利用してMOS
キャパシタを形成する、所謂溝掘りキャパシタが提案さ
れている。これは、従来基板の平面のみを用いていたの
に対し、溝を形成してその側壁をも利用しようとするも
ので、有力な方法として注目される。 （発明が解決しようとする問題点） 従来提案されている溝掘りキャパイタのメモリセルで
は、基板側が記憶ノードとなり、基板上に形成されるキ
ャパシタ電極がいわゆるセルプレートとして全ビットに
共通の基準電位（通常接地電位）に設定される。この点
は、平面型キャパシタの場合と異ならない。この構造で
は、α線の入射により基板中で発生した電荷が記憶ノー
ドに流入して記憶情報が消失するというソフトエラーの
問題は解決されない。従って耐ソフトエラーを十分なも
のとするためには、溝の深さを十分に深くしてキャパシ
タ面積を大きくしなければならず、製造技術上限界が生
じる。 本発明は上記した点に鑑みなされたもので、ソフトエ
ラーに対して非常に強い溝掘りキャパシタ構造をもち、
従って余り深い溝を必要とせず製造が容易な半導体記憶
装置を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明に係る半導体記憶装置は、半導体基板に一個の
キャパシタと一個のMOSトランジスタからなるメモリセ
ルを集積形成してなる半導体記憶装置において、前記キ
ャパシタは、前記基板に形成された溝内にキャパシタ絶
縁膜を介してキャパシタ電極が埋め込まれて、前記基板
を共通電極として構成され、前記MOSトランジスタは、
前記キャパシタ電極と連続して形成された、その全部又
は主要部が前記基板とは絶縁膜により分離された半導体
膜に形成され、かつ前記キャパシタ絶縁膜と前記MOSト
ランジスタ領域の半導体膜下の絶縁膜とは同一層の同一
絶縁膜であることを特徴とする。 （作用） 本発明の構成とすれば、情報電荷蓄積部である記憶ノ
ードおよびMOSトランジスタが全て半導体基板から絶縁
膜により分離されているため、基板中でα線入射により
発生した電荷が記憶ノードに流入することなく、外部か
らの影響を受け難くなっている。このため、必要な蓄積
電荷量が少なくて済み、基板に形成するキャパシタ用の
溝を浅くすることができる。従って従来の溝掘りキャパ
シタ構造に比べて製造も容易である。また記憶ノードと
なるキャパシタ電極は基板上に堆積した半導体膜をパタ
ーン形成して得られるから、絶縁膜による確実な素子分
離が行なわれ、従ってメモリセルの微細化、大容量化が
可能である。さらに本発明によれば、前記キャパシタ絶
縁膜と前記MOSトランジスタ領域の半導体膜下の絶縁膜
とが同一層の同一絶縁膜であるため、上記二つの絶縁膜
の形成工程が別々の工程になることがなく、これによ
り、工程数の削減や生産コストの削減を図れるようにな
る。 （実施例） 以下本発明の実施例を説明する。 第１図（ａ）（ｂ）は一実施例のdRAMを示す平面図と
そのＡ−Ａ′断面図である。ｐ型シリコン基板１のキャ
パシタ形成領域に溝２が形成され、この基板１上にキャ
パシタ絶縁膜およびMOSトランジスタを基板から分離す
る分離絶縁膜となる熱酸化膜３を介してシリコン膜４が
複数個、長方形の島状に配列形成されている。各シリコ
ン膜４の溝２に埋め込まれている部分がn+型のキャパシ
タ電極５となっている。また各島状シリコン膜４のキャ
パシタ電極５に隣接した位置にn+型のソース領域81、お
なじくn+型のドレイン領域82、ゲート絶縁膜６、ゲート
電極７からなるMOSトランジスタが形成されている。ゲ
ート電極７は第１図（ａ）に示されるように、各島状シ
リコン膜４を一方向に横切るように連続的に配設され、
これがワード線となる。こうして素子形成された基板上
にCVD絶縁膜９を介してAL配線10が形成されている。Al
配線10はコンタクトホール11を介してMOSトランジスタ
のドレイン領域82に接続され、ワード線と交差する方向
に連続的に配設されて、これがビット線となっている。 第２図（ａ）〜（ｅ）はこの様なdRAMの製造工程を示
す工程断面図である。これを用いて製造工程を説明する
と、先ず（ａ）に示すように、ｐ型シリコン基板１に、
反応性イオンエッチング法を用いてキャパシタ形成用の
溝２を複数個所定配置で形成する。次に（ｂ）に示すよ
うに、キャパシタ絶縁膜として、またMOSトランジスタ
を基板から分離する分離用絶縁膜として用いられる100
Å程度の熱酸化膜３を形成し、この後基板全面に多結晶
シリコン膜４を堆積する。次に（ｃ）に示すように、シ
リコン膜４を公知のPEP工程を経てエッチングして、互
いに分離された複数の長方形状の島領域にパターン形成
する。各島状シリコン膜は第１図（ａ）に示されるよう
に、二つの溝２にまたがるようにパターニングされる。
この後、レーザ・アニールを施して、各シリコン膜４を
単結晶化する。各シリコン膜４の溝２に埋め込まれてい
る部分には不純物をドープしてn+型層とし、これを記憶
ノードとしてのキャパシタ電極５とする。この後、
（ｄ）に示すように、各シリコン膜４に熱酸化膜からな
るゲート絶縁膜６を形成して第２の多結晶シリコン膜を
堆積し、これをパターン形成してゲート電極７を形成す
る。続いてイオン注入により、n+のソース領域81,ドレ
イン領域82を形成する。ゲート電極７は各島状シリコン
膜を横切って連続的に配設されてワード線となる。最後
に（ｅ）に示すように、全面にCVD絶縁膜９を堆積し、
これにコンタクトホール11を開けて、ビット線となるAl
配線10を形成する。 この実施例の構造では、基板１が全メモリセルに共通
の基準電極として用いられる。そして情報電荷はMOSト
ランジスタを介して各溝２内に埋め込まれたキャパシタ
電極５に蓄積される。従ってα線等の入射により基板１
内で電荷が発生してもこれがメモリセルの記憶ノードで
あるキャパシタ電極５に流入することはないから、ソフ
トエラーに対して非常に耐性の強いdRAMとなる。また従
来と同程度の耐性でよいとすれば、キャパシタの溝２の
深さを浅くすることができるから、製造技術的にも有利
である。また隣接するメモリセル間は絶縁膜により完全
に分離されているため、蓄積電荷が隣接するメモリセル
に漏れることもなく、セル間分離は確実になる。この結
果、メモリセルの占有面積を十分に小さくして、大容量
のdRAMを得ることができる。 上記実施例では、基板上のシリコン膜は完全に基板と
分離されるが、レーザ・アニールにより多結晶シリコン
膜を単結晶化する場合、多結晶シリコン膜の一部が単結
晶シリコン基板に一部接触していた方がよい。この接触
部が結晶成長の核となるからである。素子特性に影響を
与えない範囲でこの様な考慮を払った実施例を以下に説
明する。 第３図はそのような実施例のdRAMの第１図（ｂ）に対
応する部分の断面図である。第１図と対応する部分には
第１図と同一符号を付して詳細な説明は省略する。図か
ら明らかなようにこの実施例では、MOSトランジスタの
ゲート電極７下の部分でシリコン膜４の堆積前に酸化膜
３に孔12を開けておき、この部分でシリコン膜４を基板
１に接続させたものである。 この実施例によれば、シリコン膜４はレーザ・アニー
ルにより良質の単結晶になり易く、従って特性の優れた
スイッチングMOSトランジスタが得られる。ゲート電極
７下でシリコン膜４が基板１と接触していることは、素
子特性に何等悪影響はなく、むしろMOSトランジスタの
基板領域がフローティングでなく基板１と共に固定電位
にできるため、特性の安定化が図られるという利点が得
られる。 第４図は更に他の実施例のdRAMである。この実施例の
第３図と異なる点は、MOSトランジスタのドレイン領域8
2の下に孔13を開いていることである。この場合、ドレ
イン領域82の下の基板１表面にｎ型層14が形成されるこ
とになる。 この実施例によっても第３図の実施例と同様の効果が
得られる。 本発明の構造は、溝に埋め込まれるキャパシタ電極部
分てMOSトランジスタ形成用のシリコン膜部分を２段階
に分けて形成してもよい。 第５図（ａ）（ｂ）はそのような実施例のdRAMの製造
工程を説明するための断面図である。即ち第５図（ａ）
に示すように、先の実施例と同様にして基板１に溝２を
形成し、酸化膜３を形成した後、溝２にのみ高濃度に不
純物を含むn+型シリコン膜41を埋込み形成する。続いて
第５図（ｂ）に示すように、全面にシリコン膜42を堆積
する。この後は先の実施例と同様の工程でdRAMを製造す
ることができる。この実施例によれば、溝に埋め込まれ
るキャパシタ電極を十分に低抵抗とすることができる。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、ソフトエラーに対
して非常に強く、製造が簡単で大容量化を図ったdRAMを
実現することができる。
構造をもつ半導体記憶装置に関する。 （従来の技術） 従来、半導体基板に形成される半導体記憶装置とし
て、一個のキャパシタと一個のMOSトランジスタにより
メモリセルを構成するMOS型ダイナミックRAM（以下、dR
AMと略称する）が知られている。このdRAMでは、情報の
記憶はMOSキャパシタに電荷が蓄積されているか否かに
より行なわれ、情報の読出しはMOSキャパシタの電荷をM
OSトランジスタを介してビット線に放出してその電位変
化を検出することにより行なわれる。近年の半導体製造
技術の進歩、特に微細加工技術の進歩により、dRAMの大
容量化は急速に進んでいる。dRAMを更に大容量化する上
で最も大きい問題は、メモリセル面積を如何に小さくし
てしかもキャパシタ容量を如何に大きく保かということ
にある。dRAMの情報読出しの際の電位変化の大きさはMO
Sキャパシタの蓄積電荷量で決り、動作余裕やソフトエ
ラーに対する余裕を考えると、最小限必要な電荷量が決
まる。そして蓄積電荷量はMSOキャパシタの容量と印加
電圧で決まり、印加電圧は電源電圧で決まるので、MOS
キャパシタ容量をできるだけ大きく確保する必要がある
のである。 第６図は（ａ）（ｂ）は従来の一般的なdRAMの構成を
示す平面図とそのＡ−Ａ′断面図である。素子分離され
たｐ型Si基板21にキャパシタ絶縁膜24を介して第１層多
結晶シリコン膜からなるキャパシタ電極23が全ビットに
共通に形成されている。キャパシタ電極23の窓の部分に
ゲート絶縁膜24を介してゲート電極25が形成され、この
ゲート電極24をマスクとしてソース，ドレインとなるn+
型層27,28が拡散形成されている。26はMOSキャパシタの
基板側電極となるｎ型層である。ゲート電極25は縦方向
に隣接するメモリセルのキャパシタ電極23上を通って連
続的に配設されてこれがワード線となる。一方MOSトラ
ンジスタのソースは横方向にAl配線30により共通接続さ
れ、これがビット線となる。29は層間絶縁膜である。 この様なdRAMにおいて、MOSキャパシタの容量を大き
くするには、用いるキャパシタ絶縁膜の厚みを薄くする
か、誘電率を大きくするか、又は面積を大きくすること
が必要である。しかしキャパシタ絶縁膜を薄くすること
は信頼性上限界がある。誘電率を大きくすることは例え
ば、酸化膜（SiO2膜）に代わって窒化膜等を用いること
が考えられるが、これも主として信頼性上問題があり実
用的でない。そうすると必要な容量を確保するために
は、MOSキャパシタの面積を大きく確保することが必要
となり、これがメモリセル面積を小さくしてdRAMの高集
積化を達成する上で大きな障害になっている。 メモリセルの占有面積を大きくすることなく、MOSキ
ャパシタの容量を大きくする構造として、基板のMOSキ
ャパシタ領域に溝を掘り、この溝の側壁を利用してMOS
キャパシタを形成する、所謂溝掘りキャパシタが提案さ
れている。これは、従来基板の平面のみを用いていたの
に対し、溝を形成してその側壁をも利用しようとするも
ので、有力な方法として注目される。 （発明が解決しようとする問題点） 従来提案されている溝掘りキャパイタのメモリセルで
は、基板側が記憶ノードとなり、基板上に形成されるキ
ャパシタ電極がいわゆるセルプレートとして全ビットに
共通の基準電位（通常接地電位）に設定される。この点
は、平面型キャパシタの場合と異ならない。この構造で
は、α線の入射により基板中で発生した電荷が記憶ノー
ドに流入して記憶情報が消失するというソフトエラーの
問題は解決されない。従って耐ソフトエラーを十分なも
のとするためには、溝の深さを十分に深くしてキャパシ
タ面積を大きくしなければならず、製造技術上限界が生
じる。 本発明は上記した点に鑑みなされたもので、ソフトエ
ラーに対して非常に強い溝掘りキャパシタ構造をもち、
従って余り深い溝を必要とせず製造が容易な半導体記憶
装置を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明に係る半導体記憶装置は、半導体基板に一個の
キャパシタと一個のMOSトランジスタからなるメモリセ
ルを集積形成してなる半導体記憶装置において、前記キ
ャパシタは、前記基板に形成された溝内にキャパシタ絶
縁膜を介してキャパシタ電極が埋め込まれて、前記基板
を共通電極として構成され、前記MOSトランジスタは、
前記キャパシタ電極と連続して形成された、その全部又
は主要部が前記基板とは絶縁膜により分離された半導体
膜に形成され、かつ前記キャパシタ絶縁膜と前記MOSト
ランジスタ領域の半導体膜下の絶縁膜とは同一層の同一
絶縁膜であることを特徴とする。 （作用） 本発明の構成とすれば、情報電荷蓄積部である記憶ノ
ードおよびMOSトランジスタが全て半導体基板から絶縁
膜により分離されているため、基板中でα線入射により
発生した電荷が記憶ノードに流入することなく、外部か
らの影響を受け難くなっている。このため、必要な蓄積
電荷量が少なくて済み、基板に形成するキャパシタ用の
溝を浅くすることができる。従って従来の溝掘りキャパ
シタ構造に比べて製造も容易である。また記憶ノードと
なるキャパシタ電極は基板上に堆積した半導体膜をパタ
ーン形成して得られるから、絶縁膜による確実な素子分
離が行なわれ、従ってメモリセルの微細化、大容量化が
可能である。さらに本発明によれば、前記キャパシタ絶
縁膜と前記MOSトランジスタ領域の半導体膜下の絶縁膜
とが同一層の同一絶縁膜であるため、上記二つの絶縁膜
の形成工程が別々の工程になることがなく、これによ
り、工程数の削減や生産コストの削減を図れるようにな
る。 （実施例） 以下本発明の実施例を説明する。 第１図（ａ）（ｂ）は一実施例のdRAMを示す平面図と
そのＡ−Ａ′断面図である。ｐ型シリコン基板１のキャ
パシタ形成領域に溝２が形成され、この基板１上にキャ
パシタ絶縁膜およびMOSトランジスタを基板から分離す
る分離絶縁膜となる熱酸化膜３を介してシリコン膜４が
複数個、長方形の島状に配列形成されている。各シリコ
ン膜４の溝２に埋め込まれている部分がn+型のキャパシ
タ電極５となっている。また各島状シリコン膜４のキャ
パシタ電極５に隣接した位置にn+型のソース領域81、お
なじくn+型のドレイン領域82、ゲート絶縁膜６、ゲート
電極７からなるMOSトランジスタが形成されている。ゲ
ート電極７は第１図（ａ）に示されるように、各島状シ
リコン膜４を一方向に横切るように連続的に配設され、
これがワード線となる。こうして素子形成された基板上
にCVD絶縁膜９を介してAL配線10が形成されている。Al
配線10はコンタクトホール11を介してMOSトランジスタ
のドレイン領域82に接続され、ワード線と交差する方向
に連続的に配設されて、これがビット線となっている。 第２図（ａ）〜（ｅ）はこの様なdRAMの製造工程を示
す工程断面図である。これを用いて製造工程を説明する
と、先ず（ａ）に示すように、ｐ型シリコン基板１に、
反応性イオンエッチング法を用いてキャパシタ形成用の
溝２を複数個所定配置で形成する。次に（ｂ）に示すよ
うに、キャパシタ絶縁膜として、またMOSトランジスタ
を基板から分離する分離用絶縁膜として用いられる100
Å程度の熱酸化膜３を形成し、この後基板全面に多結晶
シリコン膜４を堆積する。次に（ｃ）に示すように、シ
リコン膜４を公知のPEP工程を経てエッチングして、互
いに分離された複数の長方形状の島領域にパターン形成
する。各島状シリコン膜は第１図（ａ）に示されるよう
に、二つの溝２にまたがるようにパターニングされる。
この後、レーザ・アニールを施して、各シリコン膜４を
単結晶化する。各シリコン膜４の溝２に埋め込まれてい
る部分には不純物をドープしてn+型層とし、これを記憶
ノードとしてのキャパシタ電極５とする。この後、
（ｄ）に示すように、各シリコン膜４に熱酸化膜からな
るゲート絶縁膜６を形成して第２の多結晶シリコン膜を
堆積し、これをパターン形成してゲート電極７を形成す
る。続いてイオン注入により、n+のソース領域81,ドレ
イン領域82を形成する。ゲート電極７は各島状シリコン
膜を横切って連続的に配設されてワード線となる。最後
に（ｅ）に示すように、全面にCVD絶縁膜９を堆積し、
これにコンタクトホール11を開けて、ビット線となるAl
配線10を形成する。 この実施例の構造では、基板１が全メモリセルに共通
の基準電極として用いられる。そして情報電荷はMOSト
ランジスタを介して各溝２内に埋め込まれたキャパシタ
電極５に蓄積される。従ってα線等の入射により基板１
内で電荷が発生してもこれがメモリセルの記憶ノードで
あるキャパシタ電極５に流入することはないから、ソフ
トエラーに対して非常に耐性の強いdRAMとなる。また従
来と同程度の耐性でよいとすれば、キャパシタの溝２の
深さを浅くすることができるから、製造技術的にも有利
である。また隣接するメモリセル間は絶縁膜により完全
に分離されているため、蓄積電荷が隣接するメモリセル
に漏れることもなく、セル間分離は確実になる。この結
果、メモリセルの占有面積を十分に小さくして、大容量
のdRAMを得ることができる。 上記実施例では、基板上のシリコン膜は完全に基板と
分離されるが、レーザ・アニールにより多結晶シリコン
膜を単結晶化する場合、多結晶シリコン膜の一部が単結
晶シリコン基板に一部接触していた方がよい。この接触
部が結晶成長の核となるからである。素子特性に影響を
与えない範囲でこの様な考慮を払った実施例を以下に説
明する。 第３図はそのような実施例のdRAMの第１図（ｂ）に対
応する部分の断面図である。第１図と対応する部分には
第１図と同一符号を付して詳細な説明は省略する。図か
ら明らかなようにこの実施例では、MOSトランジスタの
ゲート電極７下の部分でシリコン膜４の堆積前に酸化膜
３に孔12を開けておき、この部分でシリコン膜４を基板
１に接続させたものである。 この実施例によれば、シリコン膜４はレーザ・アニー
ルにより良質の単結晶になり易く、従って特性の優れた
スイッチングMOSトランジスタが得られる。ゲート電極
７下でシリコン膜４が基板１と接触していることは、素
子特性に何等悪影響はなく、むしろMOSトランジスタの
基板領域がフローティングでなく基板１と共に固定電位
にできるため、特性の安定化が図られるという利点が得
られる。 第４図は更に他の実施例のdRAMである。この実施例の
第３図と異なる点は、MOSトランジスタのドレイン領域8
2の下に孔13を開いていることである。この場合、ドレ
イン領域82の下の基板１表面にｎ型層14が形成されるこ
とになる。 この実施例によっても第３図の実施例と同様の効果が
得られる。 本発明の構造は、溝に埋め込まれるキャパシタ電極部
分てMOSトランジスタ形成用のシリコン膜部分を２段階
に分けて形成してもよい。 第５図（ａ）（ｂ）はそのような実施例のdRAMの製造
工程を説明するための断面図である。即ち第５図（ａ）
に示すように、先の実施例と同様にして基板１に溝２を
形成し、酸化膜３を形成した後、溝２にのみ高濃度に不
純物を含むn+型シリコン膜41を埋込み形成する。続いて
第５図（ｂ）に示すように、全面にシリコン膜42を堆積
する。この後は先の実施例と同様の工程でdRAMを製造す
ることができる。この実施例によれば、溝に埋め込まれ
るキャパシタ電極を十分に低抵抗とすることができる。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、ソフトエラーに対
して非常に強く、製造が簡単で大容量化を図ったdRAMを
実現することができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明の一実施例のdRAMを示す平
面図とそのＡ−Ａ′断面図、第２図（ａ）〜（ｅ）はそ
の製造工程を示す断面図、第３図および第４図は他の実
施例のdRAMを示す断面図、第５図（ａ）（ｂ）は更に他
の実施例のdRAMの製造工程を示す断面図、第６図（ａ）
（ｂ）は従来のdRAMの一例を示す平面図とそのＡ−Ａ′
断面図である。 １……ｐ型シリコン基板、２……溝、３……熱酸化膜
（キャパシタ絶縁膜）、４……シリコン膜、５……n+型
キャパシタ電極、６……ゲート絶縁膜、７……ゲート電
極、81……n+型ソース領域、82……n+型ドレイン領域、
９……CVD絶縁膜、10……Al配線、11……コンタクトホ
ール、12,13……孔、14……ｎ型層。
面図とそのＡ−Ａ′断面図、第２図（ａ）〜（ｅ）はそ
の製造工程を示す断面図、第３図および第４図は他の実
施例のdRAMを示す断面図、第５図（ａ）（ｂ）は更に他
の実施例のdRAMの製造工程を示す断面図、第６図（ａ）
（ｂ）は従来のdRAMの一例を示す平面図とそのＡ−Ａ′
断面図である。 １……ｐ型シリコン基板、２……溝、３……熱酸化膜
（キャパシタ絶縁膜）、４……シリコン膜、５……n+型
キャパシタ電極、６……ゲート絶縁膜、７……ゲート電
極、81……n+型ソース領域、82……n+型ドレイン領域、
９……CVD絶縁膜、10……Al配線、11……コンタクトホ
ール、12,13……孔、14……ｎ型層。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板にキャパシタとMOSトランジスタからな
るメモリセルを集積形成してなる半導体記憶装置におい
て、前記キャパシタは、前記基板に形成された溝内に埋
め込まれたキャパシタ絶縁膜及びキャパシタ電極の少な
くとも一方と、この電極とキャパシタ絶縁膜を介して対
向する他のキャパシタ電極とから構成され、前記MOSト
ランジスタは、前記キャパシタ電極の一方と連続して形
成され、前記基板とは絶縁膜により分離された半導体膜
に、前記キャパシタの横に隣接して形成され、かつ前記
キャパシタ絶縁膜と前記MOSトランジスタ領域の半導体
膜下の絶縁膜は、前記基板の主表面上に直接形成された
同一層の同一絶縁膜であることを特徴とする半導体記憶
装置。 ２．前記キャパシタ電極とこれに連続するMOSトランジ
スタ領域の半導体膜は一体形成されたシリコン膜であ
り、前記キャパシタ絶縁膜とMOSトランジスタ領域の半
導体膜下の絶縁膜とは同時に形成された熱酸化膜である
特許請求の範囲第１項記載の半導体記憶装置。 ３．前記キャパシタ電極とこれに連続するMOSトランジ
スタ領域の半導体膜は一体形成されたシリコン膜であ
り、前記キャパシタ絶縁膜とMOSトランジスタ領域の半
導体膜下の絶縁膜とは同時に形成された熱酸化膜であっ
て、MOSトランジスタ領域の半導体膜下の熱酸化膜に孔
が開けられてこの部分で半導体膜が基板と接続されてい
る特許請求の範囲第１項記載の半導体記憶装置。 ４．前記キャパシタ電極の少なくとも一部は第１のシリ
コン膜により前記溝に埋め込み形成され、前記MOSトラ
ンジスタ領域の半導体膜は前記第１のシリコン膜と重な
る第２のシリコン膜により形成されたものである特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035467A JP2671899B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置 |
| DE19863640363 DE3640363A1 (de) | 1986-02-20 | 1986-11-26 | Dynamischer mos-randomspeicher |
| KR1019870001400A KR910002038B1 (ko) | 1986-02-20 | 1987-02-19 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035467A JP2671899B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193273A JPS62193273A (ja) | 1987-08-25 |
| JP2671899B2 true JP2671899B2 (ja) | 1997-11-05 |
Family
ID=12442584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035467A Expired - Lifetime JP2671899B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2671899B2 (ja) |
| KR (1) | KR910002038B1 (ja) |
| DE (1) | DE3640363A1 (ja) |
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| JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
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| JPH07109876B2 (ja) * | 1988-09-09 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
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| JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
| JP3959125B2 (ja) * | 1994-09-14 | 2007-08-15 | 株式会社東芝 | 半導体装置 |
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| JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
| ATE41267T1 (de) * | 1984-04-25 | 1989-03-15 | Siemens Ag | Ein-transistor-speicherzelle fuer hochintegrierte dynamische halbleiterspeicher und verfahren zu ihrer herstellung. |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
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1986
- 1986-02-20 JP JP61035467A patent/JP2671899B2/ja not_active Expired - Lifetime
- 1986-11-26 DE DE19863640363 patent/DE3640363A1/de active Granted
-
1987
- 1987-02-19 KR KR1019870001400A patent/KR910002038B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3640363A1 (de) | 1987-08-27 |
| DE3640363C2 (ja) | 1992-02-13 |
| KR910002038B1 (ko) | 1991-03-30 |
| KR870008317A (ko) | 1987-09-25 |
| JPS62193273A (ja) | 1987-08-25 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |