JPS63310162A - Ｍｉｓ型半導体記憶装置 - Google Patents

Ｍｉｓ型半導体記憶装置

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JPS63310162A
JPS63310162A JP62146366A JP14636687A JPS63310162A JP S63310162 A JPS63310162 A JP S63310162A JP 62146366 A JP62146366 A JP 62146366A JP 14636687 A JP14636687 A JP 14636687A JP S63310162 A JPS63310162 A JP S63310162A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一個のＭｉｓ型絶縁ゲート電界効果トランジス
タ及びこれに付随する容量から成る１トランジスタ型の
ＭＩＳ半導体記憶装置に関し、特に記憶セルの平面積を
著しく縮小することが可能なＭＩＳ型半導体記憶装置に
関する。
〔従来の技術〕
従来のＭ　Ｉ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ
　Ｓｅｍ１ｃｏｎ−ｄｕｃｔｏｒ）型半導体記憶装置と
して、例えば、−個のトランジスタ及びそれに隣接して
設けられた容量とによって構成された第７図の如き１ト
ランジスタ型記憶装置がある。
第７図に示すように、シリコン基板２０上に厚いフィー
ルド絶縁膜２１、拡散層２２、ゲート絶縁膜２３及びシ
リコン基板２０と反対導電型の拡散層２４の各々が形成
されている。ゲート絶縁膜２３にはワード線電極２５が
形成され、拡散層２２にはディジット線２６が接続され
ている。
このディシフト線２６は、メモリセルのトランジスタの
ソース、ドレイン拡散層上の絶縁膜にコンタクト開口を
設けて接続する構成がとられる。
また、眉間膜２７に形成されたコンタクトを介して電荷
蓄積用電極２８が形成され、更に、容量絶縁膜２９を介
してプレート電極３ｏが形成されている。また、プレー
ト電極とディジット線２６との闇は層間膜３１によって
絶縁されている。
以上の構成において、電荷蓄積用電極２８と容量絶縁膜
２９が容量部を形成する。拡散層２４を一定電位に保ち
、電極２５を開いたのちディジット線２６に「高」また
は「低」の電位を与えることによって記録セルへの書き
込みが行なわれる。
また、データの読み出しは、ディジット線２６を一定電
位にプリチャージしたのち、電極２５を開くことにより
、蓄積電荷の有無に応じてディジット線２６の電位が変
化する。この電位変化は情報の１．０に対応したものと
なる。
このような構成の半導体装置にあっては、近年、集積化
の進展にともなって素子の微細化が要望されている。こ
の微細化に際しては、情報判定の容易さ、耐放射線の特
性を維持するため、記ｔ９セルの容量の減少を極力避け
る必要がある。
〔発明が解決しようとする問題点〕
しかし、従来のＭＩＳ型半導体記憶装置によると、記憶
セルの容ｉｘ少を避けるため、絶縁膜の膜厚を薄クシて
いるが、ピンホール密度の増加、耐圧の低下等を招きや
すい。
また、ディジット線とトランジスタのゲート間の短絡防
止のためには、コンタクト孔とゲートの間隔を十分に確
保する必要があり、記憶セルの面積の縮小化に対する妨
げとなっている。
〔問題点を解決するための手段〕
本発明は上記に鑑みてなされたものであり、容量を減少
させることなく、かつ特性を損うことなく平面積の縮小
ができるようにするため、眉間絶縁膜中に容量部を埋め
込むようにしたＭＩＳ型半導体装置を提供する。
即ち、本発明のＭＩＳ型半導体装置は以下の手段を備え
ている。
（１）溝 容量部を形成するためのものであり、層間絶縁膜の中に
設けられる。
（２）電極 信号電荷を蓄積するためのものである。
（３）　　ディジット線 蓄積電荷の有無に応じて情報の２値（１，０）レベルの
電位変化を出力させるためのものであり、溝内に容量絶
縁膜を介して埋め込まれる。
〔作　用〕
眉間絶縁膜中に形成した溝の側面及び底面は、容量の形
成に必要な面積を確保し、平面積が減少するにもかかわ
らず、容量を低下させることがない。
〔実施例〕
以下、本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示し、シリコン基板１上に
厚いフィールド絶縁膜２がセル間の分離用に形成されて
いる。ゲート絶縁膜３を介してワード線電極４が形成さ
れ、基準電位線としてシリコン基板と反対導電型拡散層
５が形成されている。更に、容量部の層間絶縁膜７中に
は溝が形成され、溝内には電荷蓄積用電極８が埋め込ま
れ、拡散層６と連結されている。更に、電荷蓄積用電極
８表面には容量絶縁膜９が形成され、更に、電極用導電
性膜１０が埋め込まれている。導電性膜１０はワード線
と直行方向に延び、ディジット線を形成する。
以上の構成において、記憶セルへの書き込みは基準電位
線を一定電位に保ち、選択するセルのワード線を開いた
後、ディジット線に「高」又は「低」の電位を与え、容
量部の蓄積電荷量を制御する。
また、データの読み出しは、ディジット線を一定電位に
プリチャージした後、ワード線を開（と、容量結合によ
り電荷の再分布が生じ、蓄積電荷の有無に応じてディジ
ット線電位が変化する。この電位は情報の１．０に対応
する。
次に、本発明によるＭＩＳ型半導体装置の製造方法を第
２図反型第５図を参照して説明する。
まず、第２図に示すように、シリコン基板ｌ上にセル間
絶縁用に厚さ０．５μｍ程度のフィールド絶縁膜を形成
する。次に、第３図に・示すように、厚さ２００人程度
のゲート酸化膜を形成し、厚さ３０００〜４０００人程
度の多結晶シリコンを成長させ、フォトエツチング工程
に′よりワード線電極４を形成する。ワード線電極の材
料としては、上記の多結晶シリコンの他に、金属シリサ
イド、例えば、タングステンシリサイドと多結晶シリコ
ンの二層構造を用いてもよい。次に、イオン注入により
、拡散層を形成する。基板がＰ型シリコンであれば、不
純物としてはヒ素が適当であり、注入エネルギーは１０
〜５０ｋｅＶ、注入量はＩＱ１！、、ＩＱｌ＆／ａａ程
度が適当である。拡散層５は基準電位線に、また、拡散
Ｎ６は電荷蓄積電−に連結される拡散層となる。次に、
第４図に示すように、全面に眉間絶縁膜７を形成する。
層間絶縁膜としては、通常の酸化膜、あるいはリンケイ
酸ガラス系の膜が適当であり、厚さは３〜４μｍ程度が
適当である。次に、第５図に示すように、層間膜に溝を
形成し、溝底部の拡散層６の表面を露出させる。次に、
多結晶シリコンを成長させ、フォトエツチング工程によ
り電荷蓄積電極８を形成する。次に、第１図に示すよう
に、容量絶縁膜９を形成する。容量絶縁膜としては、酸
化膜あるいは、窒化膜と酸化膜の複合膜が適当であり、
実効的な酸化膜厚としては１００人程度が適当である０
次に、多結晶シリコンを成長させ、溝内に埋め込む。溝
の開口径を１μｍ程度とすれば、多結晶シリコンの成長
膜厚は１μ−程度以上あれば、溝内は充分に埋め込まれ
る。次に、フォトエツチング工程によりディジット線１
０を形成して、記憶セルを完成する。
第６図は本発明の他の実施例を示し、第１図の構成が単
位記憶セル当り１個の溝であったのに対し、複数個の溝
を設けるようにしたものである。このような構成とする
ことにより電荷蓄積容量を高めることができる。
〔発明の効果〕
以上説明した通り、本発明によれば、層間部に溝を形成
し、容量絶縁膜を介してディジット線を埋め込むように
して溝の側面方向を容量部にしたため、記憶セルの平面
積を大幅に縮小することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図反型第
５図は第１図に示す半導体装置の製造工程の説明図、第
６図は本発明の他の実施例を示す断面図、第７図は従来
のＭｉｓ型半導体記憶装置を示す断面図である。 符号の説明 １−・・−・・−−−−−・シリコン基板２−・−・−
・−・フィールド絶縁膜 ３　・−・−・−・−・ゲート絶縁膜 ４−・−・・−・・ワード線 ５−−−−−−−−−・・・基準電位線６−・−・−−
−一−−容量部拡散層 ７　・・・−・−・−・・・層間絶縁膜８−〜〜−−−
−−−−−−電荷蓄積電極９　・・−・・・−・−容量
絶縁膜 １０−・−・・−−−一−−−ディジット線特許出願人
　　　日本電気株式会社 代理人　弁理士　　平　１）　忠雄 １　　　　　ノリコア基板 ２　　　　　フィールド絶１１膜 ３　　　　　　ゲート絶１１役 ４−　　　フード線 ５〜−　基ｌｌｓｔ位線 Ｓ　　−−−ｍ−容量部は散層 ７　−−１１．ＩｖＡｌｉａ ８−−一　　電蒲蓄Ｊｌｌ電橿 ９　−　容！！絶縁膜 １Ｇ　−−ディノント腺 第１図 第７図 １　　　　　ノリコノ蟇（反 ２　　　　　フィールド絶ＩＡ膜 ３　−　　　ゲート追１１膜 ４　　　　　　ワード線 ５　　　　　　基準電位線 ６　　−　容量部拡散層 ７　　　　層間鞄硅膜 第２図 第３図 第４図 ｌ　　　−・　ンリコン基板 ２−−−・フィールド絶縁膜 ３−一−−ゲート絶縁膜 ４　−−−　ワード線 ５−・−基準電位線 ６　−ｍ−容量部拡散層 ？　　−−ＩＩ！Ｊ間絶！１膜 ８−・−−−電両Ｍ稙電極 ９−、−−−一容量絶縁膜 １０−−・−−−−ディノット線 第６図

Claims (1)

  1. 【特許請求の範囲】 　１個の絶縁ゲート型電界効果トランジスタ 及び該トランジスタに付随する容量によって１つのメモ
    リセルが構成された１トランジスタ型のＭＩＳ型半導体
    記憶装置において、 前記容量の形成される容量部の層間絶縁膜 中に形成される溝と、該溝内に埋め込まれて信号電荷を
    蓄積する電極と、前記溝の内部に容量絶縁膜を介して一
    部が埋め込まれるディジット線とを具備することを特徴
    とするＭＩＳ型半導体記憶装置。
JP62146366A 1987-06-12 1987-06-12 Ｍｉｓ型半導体記憶装置 Expired - Lifetime JP2621181B2 (ja)

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DE88109300T DE3879766T2 (de) 1987-06-12 1988-06-10 Halbleiter Speicherzelle.
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