JPS6236853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6236853A JPS6236853A JP60176761A JP17676185A JPS6236853A JP S6236853 A JPS6236853 A JP S6236853A JP 60176761 A JP60176761 A JP 60176761A JP 17676185 A JP17676185 A JP 17676185A JP S6236853 A JPS6236853 A JP S6236853A
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- Japan
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- insulating layer
- layer
- gate electrode
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- forming
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳ トランジスタを形成する半導体領域上に結晶
性絶縁物を選択成長させて高段差積み上げ形の単位セル
を形成し、これを用いて容量の大きなキャパシタを作る
ダイナミックランダムアクセスメモリの製造方法。
性絶縁物を選択成長させて高段差積み上げ形の単位セル
を形成し、これを用いて容量の大きなキャパシタを作る
ダイナミックランダムアクセスメモリの製造方法。
本発明は高集積化による静電容量の減少を解消する方法
として高段差積み上げ法をとる半導体装置の製造方法に
関する。
として高段差積み上げ法をとる半導体装置の製造方法に
関する。
情報処理装置には大容量メモリが必要であるが、大量の
情報を高速に処理する要求はますまず高まっており、こ
れを実現するためにメモリを構成する半導体装置は単位
素子の小形化による高集積化が進んでいる。
情報を高速に処理する要求はますまず高まっており、こ
れを実現するためにメモリを構成する半導体装置は単位
素子の小形化による高集積化が進んでいる。
ここで半導体メモリにはＭＯＳ ）ランジスタを使っ
たスタティック形とグイナミソク形とがあるが、後者は
一個のトランジスタとキャパシタとによって単位素子が
構成されるため小形化に適し、そのため広く使用されて
いる。
たスタティック形とグイナミソク形とがあるが、後者は
一個のトランジスタとキャパシタとによって単位素子が
構成されるため小形化に適し、そのため広く使用されて
いる。
第２Ｍはダイナミソクランダムアクセスメモリ（以下略
してＤＲＡＭ）の回路構成を示すもので、間Ｓ トラン
ジスタ１のゲート電極はワード線２に、ドレイン電極は
ビット線３に、またソース電極はキャパシタ４を経て接
地されている。
してＤＲＡＭ）の回路構成を示すもので、間Ｓ トラン
ジスタ１のゲート電極はワード線２に、ドレイン電極は
ビット線３に、またソース電極はキャパシタ４を経て接
地されている。
このようにＭＯＳトランジスタｌとキャパシタ４を単位
の構成素子として数多く配列してＤＲＡＭが構成されて
いるが、集積化によって単位素子が小形化されるとそれ
に比例してキャパシタ４の静電容量が減少すると云う問
題がある。
の構成素子として数多く配列してＤＲＡＭが構成されて
いるが、集積化によって単位素子が小形化されるとそれ
に比例してキャパシタ４の静電容量が減少すると云う問
題がある。
ここでＤＲＡＭの動作には数１００ｆＦ（ヘムトファラ
ソド）の静電容量値が必要である。
ソド）の静電容量値が必要である。
本発明は高集積化により小形化したにも拘わらず、必要
な静電容量を備えたＤＲＡＭの製造法に関するものであ
る。
な静電容量を備えたＤＲＡＭの製造法に関するものであ
る。
第３図はシリコン（以下Ｓｉ）基板上に形成されるＤＲ
ＡＭのパターン構成を模式的に示す平面図であって、窒
化硅素膜（Ｓｉ３Ｎ ｍ ）などからなる絶縁膜で被覆
されたＭＯＳトランジスタ形成領域を除き、Ｓｉ基板の
熱処理により全面に素子分離層５を形成し、絶縁膜の上
にゲート電極６を形成した後、ゲート電極６の両側にあ
る半導体形成予定位置の絶縁膜を除去し、不純物イオン
の拡散或いはイオン注入法によりｎ＋の半導体領域７を
形成し、かかるＳｉ基板を用いてＤＲＡＭが形成されて
いる。
ＡＭのパターン構成を模式的に示す平面図であって、窒
化硅素膜（Ｓｉ３Ｎ ｍ ）などからなる絶縁膜で被覆
されたＭＯＳトランジスタ形成領域を除き、Ｓｉ基板の
熱処理により全面に素子分離層５を形成し、絶縁膜の上
にゲート電極６を形成した後、ゲート電極６の両側にあ
る半導体形成予定位置の絶縁膜を除去し、不純物イオン
の拡散或いはイオン注入法によりｎ＋の半導体領域７を
形成し、かかるＳｉ基板を用いてＤＲＡＭが形成されて
いる。
ここで実線で囲まれた領域は一個のＭＯＳ ）ランジス
タとキャパシタによって構成されるｌｌＲＡＭの単位素
子形成領域を示している。
タとキャパシタによって構成されるｌｌＲＡＭの単位素
子形成領域を示している。
第６図は従来の［ｌＲＡＭ単位素子の断面構造を示すも
ので、第３図における各々のｘ−ｘ ’線位置に対応し
ている。
ので、第３図における各々のｘ−ｘ ’線位置に対応し
ている。
すなわちＳｉ基板上の絶縁膜８の上にゲート電極６があ
り、その両側にｎ＋の半導体領域７が形成されているが
、従来はゲート電極６を含むＳｉ基板の全面に二酸化硅
素（ＳｉＯ２）などの絶縁Ｎ９を形成した後、半導体領
域７を窓開けし、紙面布にあるキャパシタ形成領域に化
学気相成長法（略してＣＶＤ法）により、第１の導電層
（この場合ポリＳｉ層）ＩＯ８絶縁層１１．第２の導電
層（この場合ボ１Ｊｓｉ層＞１２と層形成することによ
りキャパシタが形成されている。
り、その両側にｎ＋の半導体領域７が形成されているが
、従来はゲート電極６を含むＳｉ基板の全面に二酸化硅
素（ＳｉＯ２）などの絶縁Ｎ９を形成した後、半導体領
域７を窓開けし、紙面布にあるキャパシタ形成領域に化
学気相成長法（略してＣＶＤ法）により、第１の導電層
（この場合ポリＳｉ層）ＩＯ８絶縁層１１．第２の導電
層（この場合ボ１Ｊｓｉ層＞１２と層形成することによ
りキャパシタが形成されている。
ここで第１および第２の導電層（ポリＳｉ層）１０゜１
２は共に高濃度に燐（Ｐ）などを添加した導電体であり
、また絶縁層１１はＳｉＯ２などから形成されている。
２は共に高濃度に燐（Ｐ）などを添加した導電体であり
、また絶縁層１１はＳｉＯ２などから形成されている。
かかる構成により数１００ｆＦの静電容量をもつキャパ
シタが構成されており、この上をＣＶＤ法により絶縁層
（この場合燐硅酸ガラス（略称ＰＳＧ層））２０で被覆
した後、ドレイン電極形成領域の絶縁層（ＰＳＧ層）２
０を窓開けし、アルミニウム（Ａ１）などを蒸着してパ
ターン形成し、ドレイン電極１３が形成されていた。
シタが構成されており、この上をＣＶＤ法により絶縁層
（この場合燐硅酸ガラス（略称ＰＳＧ層））２０で被覆
した後、ドレイン電極形成領域の絶縁層（ＰＳＧ層）２
０を窓開けし、アルミニウム（Ａ１）などを蒸着してパ
ターン形成し、ドレイン電極１３が形成されていた。
然し、かかる構成では小形化された場合に静電容量値が
不足するので、この対策が求められている。
不足するので、この対策が求められている。
以上説明したように高集積化によりＤＲＡＭの単位構成
素子が小形化し、これを構成するキャパシタの静電容量
値が不足し、そのため情報処理に時間を要すると共に信
号がノイズに埋もれると云う問題がある。
素子が小形化し、これを構成するキャパシタの静電容量
値が不足し、そのため情報処理に時間を要すると共に信
号がノイズに埋もれると云う問題がある。
そこでキャパシタの静電容量を増加させることが必要で
あるが、どのような素子構成をとるかが問題である。
あるが、どのような素子構成をとるかが問題である。
上記の問題は半導体基板の素子分離層で囲まれた領域上
に絶縁膜を介してゲート電極を形成し、該ゲート電極の
両側に半導体領域を作り、該半導体領域の上に結晶性絶
縁層を選択成長せしめ、素子分離層の上を絶縁物により
埋めて平坦化し、次に前記結晶性絶縁層を溶解除去して
四部を作り、該凹部に第１の導電層、絶縁層、第２のｉ
ｔ層と多層形成してキャパシタを構成することを特徴と
する半導体装置の製造方法により解決することができる
。
に絶縁膜を介してゲート電極を形成し、該ゲート電極の
両側に半導体領域を作り、該半導体領域の上に結晶性絶
縁層を選択成長せしめ、素子分離層の上を絶縁物により
埋めて平坦化し、次に前記結晶性絶縁層を溶解除去して
四部を作り、該凹部に第１の導電層、絶縁層、第２のｉ
ｔ層と多層形成してキャパシタを構成することを特徴と
する半導体装置の製造方法により解決することができる
。
本発明は高段差積み上げ法をとり、ゲート電極６の上に
形成される絶縁層を数μｍと嵩上げして形成することに
よりキャパシタの表面積を稼ぎ、これにより単位素子が
小形化されているにも拘わらず、従来どおりの静電容量
をもつＤＩ？ＡＭを実現するものである。
形成される絶縁層を数μｍと嵩上げして形成することに
よりキャパシタの表面積を稼ぎ、これにより単位素子が
小形化されているにも拘わらず、従来どおりの静電容量
をもつＤＩ？ＡＭを実現するものである。
第１図は本発明を実施したＤＩ？ＡＭの断面図で従来構
造を示す第６図に対応している。
造を示す第６図に対応している。
また第４図は第３図のｘ−ｘ ’線位置における中間工
程の断面図、また第５図はＹ−Ｙ ’線位置における中
間工程の断面図である。
程の断面図、また第５図はＹ−Ｙ ’線位置における中
間工程の断面図である。
以下本発明は構造的には第６図の絶縁層９を充分に嵩−
Ｌげしたものなので、構成が同じなものについては同一
番号を用いる。
Ｌげしたものなので、構成が同じなものについては同一
番号を用いる。
本発明は第４図に示すように絶縁膜８の上にパターン形
成されているゲート電極６を含め、従来と同様にＣＶＤ
法などにより絶縁層を形成するが、従来と較べて溝かに
厚く、厚さが数μｍとなるように厚く形成した後、ゲー
ト電極６の部分を除いて半導体領域７或いは素子間分離
層５に達するまでエツチングし、ゲート電極６の領域上
に層間絶縁層１５をパターン形成する。
成されているゲート電極６を含め、従来と同様にＣＶＤ
法などにより絶縁層を形成するが、従来と較べて溝かに
厚く、厚さが数μｍとなるように厚く形成した後、ゲー
ト電極６の部分を除いて半導体領域７或いは素子間分離
層５に達するまでエツチングし、ゲート電極６の領域上
に層間絶縁層１５をパターン形成する。
次に第５図に示すようにＣＶＤ法により例えば弗化カル
シウム（Ｃａ Ｆ ２ ） 、弗化ストロンチウム（Ｓ
ｒＦ２）などの水溶性弗化物よりなる結晶性絶縁層１６
を第４図に示す層間絶縁層１５の高さまで選択成長させ
る。
シウム（Ｃａ Ｆ ２ ） 、弗化ストロンチウム（Ｓ
ｒＦ２）などの水溶性弗化物よりなる結晶性絶縁層１６
を第４図に示す層間絶縁層１５の高さまで選択成長させ
る。
ここで、これらの弗化物はｎ＋の半導体領域７の上のみ
に成長し、素子分離層５や層間絶縁層１５のようなＳｉ
０２層の上には成長しない性質をもっている。
に成長し、素子分離層５や層間絶縁層１５のようなＳｉ
０２層の上には成長しない性質をもっている。
これまでの段階では素子分離層５の部分は窓開けされた
状態にあるが、次にスピンコード法により、この窓開は
部に絶縁物１７（例えばスピン・オン・グラス略称ＳＯ
Ｇ ＞ を塗布して埋める。
状態にあるが、次にスピンコード法により、この窓開は
部に絶縁物１７（例えばスピン・オン・グラス略称ＳＯ
Ｇ ＞ を塗布して埋める。
次に余分のレジストを除去すると共に基板面の平坦化処
理を行ったのち、結晶性絶縁層１６を溶解し除去するこ
とにより、半導体領域７の上が窓開けされて凹部ができ
るが、この四部に従来と同様に第１図に示すように第１
の導電層（ポリＳｉ層）１０、絶縁層１１．第２の導電
層（ポリＳｉ層）１２と順次形成すると共に、ドレイン
形成領域にトレイン電極１８をパターン形成することに
よりＤＩ？ＡＭの単位素子が完成する。
理を行ったのち、結晶性絶縁層１６を溶解し除去するこ
とにより、半導体領域７の上が窓開けされて凹部ができ
るが、この四部に従来と同様に第１図に示すように第１
の導電層（ポリＳｉ層）１０、絶縁層１１．第２の導電
層（ポリＳｉ層）１２と順次形成すると共に、ドレイン
形成領域にトレイン電極１８をパターン形成することに
よりＤＩ？ＡＭの単位素子が完成する。
第１図に示すように本発明に係るＤＲＡＭの単位素子は
層間絶縁層１５が従来の絶縁層９と較べて遥かに高く、
高段差積み上げ形に形成されているので、キャパシタ部
の面積を広くとることができ、そのため必要容量値であ
る数１００ｆＦを実現することができる。
層間絶縁層１５が従来の絶縁層９と較べて遥かに高く、
高段差積み上げ形に形成されているので、キャパシタ部
の面積を広くとることができ、そのため必要容量値であ
る数１００ｆＦを実現することができる。
第１図は本発明を実施したＤＲＡＭの断面図、第２図は
Ｄｌ？ＡＭの回路構成図、 第３図はＤＲＡＭのパターン構成を示す平面図、第４図
と第５図は本発明に係るＤＲＡｌ’ｌの中間工程断面図
、 第６図は従来のＤＲＡＭの断面図、 である。 図において、 １はＭＯＳトランジスタ、 ４はキャパシタ、５は素
子分離層、 ６はゲート電極、７は半導体領域、
８は絶縁膜、９．１１．２０は絶縁層、
１０は第１の導電層、１２は第２の導電層、 １３
．１８はドレイン電極、１５は層間絶縁層、 １
６は結晶性絶縁層、１７は絶縁物、 である。
Ｄｌ？ＡＭの回路構成図、 第３図はＤＲＡＭのパターン構成を示す平面図、第４図
と第５図は本発明に係るＤＲＡｌ’ｌの中間工程断面図
、 第６図は従来のＤＲＡＭの断面図、 である。 図において、 １はＭＯＳトランジスタ、 ４はキャパシタ、５は素
子分離層、 ６はゲート電極、７は半導体領域、
８は絶縁膜、９．１１．２０は絶縁層、
１０は第１の導電層、１２は第２の導電層、 １３
．１８はドレイン電極、１５は層間絶縁層、 １
６は結晶性絶縁層、１７は絶縁物、 である。
Claims (1)
- 半導体基板の素子分離層（５）で囲まれた領域上に絶縁
膜（８）を介してゲート電極（６）を形成し、該ゲート
電極（６）の両側に半導体領域（７）を作り、該半導体
領域（７）の上に結晶性絶縁層（１６）を選択成長せし
め、素子分離層（５）の上を絶縁物（１７）により埋め
て平坦化し、次に前記結晶性絶縁層（１６）を溶解除去
して凹部を作り、該凹部に第１の導電層（１０）、絶縁
層（１１）、第２の導電層（１２）と多層形成してキャ
パシタ（４）を構成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176761A JPS6236853A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176761A JPS6236853A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236853A true JPS6236853A (ja) | 1987-02-17 |
Family
ID=16019346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176761A Pending JPS6236853A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236853A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS63310162A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JPH0258374A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08288475A (ja) * | 1996-05-20 | 1996-11-01 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| JPH09107085A (ja) * | 1996-09-17 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-08-09 JP JP60176761A patent/JPS6236853A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS63310162A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JPH0258374A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08288475A (ja) * | 1996-05-20 | 1996-11-01 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| JPH09107085A (ja) * | 1996-09-17 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置 |
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