JPS63278363A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63278363A JPS63278363A JP62112365A JP11236587A JPS63278363A JP S63278363 A JPS63278363 A JP S63278363A JP 62112365 A JP62112365 A JP 62112365A JP 11236587 A JP11236587 A JP 11236587A JP S63278363 A JPS63278363 A JP S63278363A
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- semiconductor memory
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、特に電荷蓄積キャパ
シタの信頼性を低下することなく、微細化が可能な半導
体記憶装置に関する。
シタの信頼性を低下することなく、微細化が可能な半導
体記憶装置に関する。
ダイナミック・ランダム・アクセス・メモリ（ｄＲＡＭ
）の高集積化は、目覚しい速度で実現されており、現在
の主流は６４にビットから２５６にビットへと移り、Ｉ
ＭビットｄＲＡＭの量産も始まっている。この高集積化
は素子寸法の微細化により達成されてきた。しかし、微
細化に伴うキャパシタ（容量）の減少のために、Ｓ ／
Ｎ比の低下やα線による信号反転（いわゆるソフトエ
ラー）等の弊害が顕在化し、信頼性の上で大きな問題に
なっている。このためキャパシタ容量を増加させる目的
で、基板に堀った溝壁を利用する溝堀り型キャパシタセ
ル（トレンチキャパシタセル）、あるいはアイ・イー・
イー・イー、インターナショナル・エレクトロン・デバ
イシス・ミーティング・テクニカル・ダイジェスト（Ｉ
ＥＥＥ、 Ｉｎｔ、 ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ
ＭｅｅｔｉｎｇＴｅｃｈ、 Ｄｉｇ、） ｐｐ３４８
−３５１． Ｄｅｃ（１９７８）におけるＫｏｙａｎａ
ｇｉ、 Ｓｕｎａｍｉ、 ＨａｓｈｉｍｏｔｏおよびＡ
Ｓｈｉｋａｗａらによる’ Ｎｏｖｅｌ ｈｉｇｈ ｄ
ｅｎｓｉｔｙ。
）の高集積化は、目覚しい速度で実現されており、現在
の主流は６４にビットから２５６にビットへと移り、Ｉ
ＭビットｄＲＡＭの量産も始まっている。この高集積化
は素子寸法の微細化により達成されてきた。しかし、微
細化に伴うキャパシタ（容量）の減少のために、Ｓ ／
Ｎ比の低下やα線による信号反転（いわゆるソフトエ
ラー）等の弊害が顕在化し、信頼性の上で大きな問題に
なっている。このためキャパシタ容量を増加させる目的
で、基板に堀った溝壁を利用する溝堀り型キャパシタセ
ル（トレンチキャパシタセル）、あるいはアイ・イー・
イー・イー、インターナショナル・エレクトロン・デバ
イシス・ミーティング・テクニカル・ダイジェスト（Ｉ
ＥＥＥ、 Ｉｎｔ、 ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ
ＭｅｅｔｉｎｇＴｅｃｈ、 Ｄｉｇ、） ｐｐ３４８
−３５１． Ｄｅｃ（１９７８）におけるＫｏｙａｎａ
ｇｉ、 Ｓｕｎａｍｉ、 ＨａｓｈｉｍｏｔｏおよびＡ
Ｓｈｉｋａｗａらによる’ Ｎｏｖｅｌ ｈｉｇｈ ｄ
ｅｎｓｉｔｙ。
５ｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ Ｍ ＯＳ Ｒ
Ａ Ｍ ’と題する文献などで論じられている、容量部
を積上げ方式にした積上げ型キャパシタセル（スタック
ド・キャパシタセル）などが、従来の平面型キャパシタ
に代るものとして期待されるようになってきた。これら
のうち、後者の積上が型キャパシタは、溝堀リキャパシ
タと違って、基板に微細な溝を堀るという高度な技術を
必要としないため、今後さらに素子の微細化が要求され
た時のキャパシタ構造として注目されている。第３図に
従来の積上げ型キャパシタを有する、ｃｉＲＡＭの断面
図を示す。その製造方法を簡単に説明する。まず、単結
晶基板３−１上に素子間を絶縁分離するための酸化膜３
−２を選択的に成長させる。つぎに、トランジスタのゲ
ート酸化膜３−３を成長させる。ゲート電極３−４とし
て不純物を含む多結晶シリコンを堆積させ、それを加工
したのちこのグー１〜電極３−４および素子間分離酸化
膜３−２をマスクにイオン打込み法等を用いて、拡散層
３−５および３−６を形成する。つぎに、拡散層３−６
の領域上に不純物を含む多結晶シリコン３−８を堆積さ
せ加工する事により、キャパシタ下部電極３−８を形成
する。この時、キャパシタ下部電極３−８はゲート電極
３−４や素子間分離酸化膜３−２の上にも形成されるた
め、従来の平面だけを利用する平面型キャパシタに比べ
てキャパシタ面積を大きくすることが可能である。なお
、ゲート電極３−４は酸化膜等の層間絶縁膜３−７でお
おっている。
Ａ Ｍ ’と題する文献などで論じられている、容量部
を積上げ方式にした積上げ型キャパシタセル（スタック
ド・キャパシタセル）などが、従来の平面型キャパシタ
に代るものとして期待されるようになってきた。これら
のうち、後者の積上が型キャパシタは、溝堀リキャパシ
タと違って、基板に微細な溝を堀るという高度な技術を
必要としないため、今後さらに素子の微細化が要求され
た時のキャパシタ構造として注目されている。第３図に
従来の積上げ型キャパシタを有する、ｃｉＲＡＭの断面
図を示す。その製造方法を簡単に説明する。まず、単結
晶基板３−１上に素子間を絶縁分離するための酸化膜３
−２を選択的に成長させる。つぎに、トランジスタのゲ
ート酸化膜３−３を成長させる。ゲート電極３−４とし
て不純物を含む多結晶シリコンを堆積させ、それを加工
したのちこのグー１〜電極３−４および素子間分離酸化
膜３−２をマスクにイオン打込み法等を用いて、拡散層
３−５および３−６を形成する。つぎに、拡散層３−６
の領域上に不純物を含む多結晶シリコン３−８を堆積さ
せ加工する事により、キャパシタ下部電極３−８を形成
する。この時、キャパシタ下部電極３−８はゲート電極
３−４や素子間分離酸化膜３−２の上にも形成されるた
め、従来の平面だけを利用する平面型キャパシタに比べ
てキャパシタ面積を大きくすることが可能である。なお
、ゲート電極３−４は酸化膜等の層間絶縁膜３−７でお
おっている。
上記のようにして形成したキャパシタ下部電極３−８の
上に酸化膜等を形成しキャパシタ絶縁膜３−９とする。
上に酸化膜等を形成しキャパシタ絶縁膜３−９とする。
この上にさらに導電体を堆積させ加工することによりプ
レート電極３−１０を形成し。
レート電極３−１０を形成し。
キャパシタを完成させている。
さらに、この上に層間絶縁膜３−１１を堆積させ、トラ
ンジスタの拡散層３−５の一部が露出するようにコンタ
クト孔３−１２を開口した後に、データ線となる導電体
層３−１３を形成する。
ンジスタの拡散層３−５の一部が露出するようにコンタ
クト孔３−１２を開口した後に、データ線となる導電体
層３−１３を形成する。
上記の製造方法により、基板平面上にのみキャパシタを
形成するプレーナ型ｄＲＡＭセルに比ベキャパシタ容量
を大きくする事がｎ（能となる。
形成するプレーナ型ｄＲＡＭセルに比ベキャパシタ容量
を大きくする事がｎ（能となる。
しかし、上記従来の積上げ容量型キャパシタセルでは、
以下に述べる２つの理由により、キャパシタ下部電極３
−８を十分に大きくすることができず、素子の微細化と
とともにキャパシタ容量が低下してしまうという問題が
顕著に起こり、さらに高集積なメモリー回路を構成する
事が困難であった。すなわち、第１に上記データ線３−
１３と拡散層３−５とを電気的に接続するためには、コ
ンタクト孔３−１２が必要である。またコンタクト孔３
−１２とプレート電極３−１０との間には加工合せの余
裕を考慮しなければならない。そのため、コンタクト孔
３−１２および合せ余裕に必要な部分を避けてプレート
電極３−１０を形成することが必要であり、面積を大き
くすることができないという事情による。
以下に述べる２つの理由により、キャパシタ下部電極３
−８を十分に大きくすることができず、素子の微細化と
とともにキャパシタ容量が低下してしまうという問題が
顕著に起こり、さらに高集積なメモリー回路を構成する
事が困難であった。すなわち、第１に上記データ線３−
１３と拡散層３−５とを電気的に接続するためには、コ
ンタクト孔３−１２が必要である。またコンタクト孔３
−１２とプレート電極３−１０との間には加工合せの余
裕を考慮しなければならない。そのため、コンタクト孔
３−１２および合せ余裕に必要な部分を避けてプレート
電極３−１０を形成することが必要であり、面積を大き
くすることができないという事情による。
このうち合せ余裕は、コンタクト孔３−１２を形成した
際に、プレート電極３−１０が露出し、その結果データ
線３−１３とプレート電極３−１０がショートするのを
防ぐために必要となる。
際に、プレート電極３−１０が露出し、その結果データ
線３−１３とプレート電極３−１０がショートするのを
防ぐために必要となる。
第２に、キャパシタの信頼性を高めるためには、キャパ
シタ下部電極３−８は、プレート電極３−１０に完全に
覆われている必要があり、キャパシタ下部電極３−８は
、加工合せ余裕分だけ、プレ−ト電極３−１０より小さ
くする必要がある。従って上記の理由によりキャパシタ
下部電極３−８を大きくすることができず、結果的にキ
ャパシタ容量が小さくなってしまうという問題があった
ゆ一方、キャパシタ容量は、キャパシタ絶縁膜厚に反比
例するため、上記従来の積上げ容量形キャパシタセルを
用いてより高集積なメモリー回路を構成し、かつ必要な
キャパシタ容量を確保するためには、キャパシタ絶縁膜
３−９をさらに薄膜化するという手段も考えられる。し
かし、キャパシタ絶縁膜３−９を薄膜化すると、リーク
電流の増大等によりキャパシタの信頼性が低下してしま
うという問題があり実用的ではない。
シタ下部電極３−８は、プレート電極３−１０に完全に
覆われている必要があり、キャパシタ下部電極３−８は
、加工合せ余裕分だけ、プレ−ト電極３−１０より小さ
くする必要がある。従って上記の理由によりキャパシタ
下部電極３−８を大きくすることができず、結果的にキ
ャパシタ容量が小さくなってしまうという問題があった
ゆ一方、キャパシタ容量は、キャパシタ絶縁膜厚に反比
例するため、上記従来の積上げ容量形キャパシタセルを
用いてより高集積なメモリー回路を構成し、かつ必要な
キャパシタ容量を確保するためには、キャパシタ絶縁膜
３−９をさらに薄膜化するという手段も考えられる。し
かし、キャパシタ絶縁膜３−９を薄膜化すると、リーク
電流の増大等によりキャパシタの信頼性が低下してしま
うという問題があり実用的ではない。
本発明の目的は、微細化しても信頼性が高く、かつ、キ
ャパシタ容量の大きな半導体記憶装置を提供することに
ある。
ャパシタ容量の大きな半導体記憶装置を提供することに
ある。
上記目的を達成するために、本発明では従来の積上げ型
キャパシタセルで問題となった、プレート電極（第３図
、３−１０）とコンタクト孔（第３図、３−１２）及び
プレート電極（第３図、３−１３）とキャパシタ下部電
極（第３図、３−８）との間の加工合せ余裕が不要とな
る構造としている。以下第１図を用いて詳細に説明する
０本発明においては、キャパシタ下部電極１−１６．キ
ャパシタ絶縁膜１−１７．プレート電極１−１８からな
るキャパシタをデ・−タ線１−１２上部に層間絶縁膜１
−１３を介して配置し、コンタクト孔１−１４を形成す
ることによりキャパシタ下部電極１−１６と拡散層１−
６との間に導通を得ている。
キャパシタセルで問題となった、プレート電極（第３図
、３−１０）とコンタクト孔（第３図、３−１２）及び
プレート電極（第３図、３−１３）とキャパシタ下部電
極（第３図、３−８）との間の加工合せ余裕が不要とな
る構造としている。以下第１図を用いて詳細に説明する
０本発明においては、キャパシタ下部電極１−１６．キ
ャパシタ絶縁膜１−１７．プレート電極１−１８からな
るキャパシタをデ・−タ線１−１２上部に層間絶縁膜１
−１３を介して配置し、コンタクト孔１−１４を形成す
ることによりキャパシタ下部電極１−１６と拡散層１−
６との間に導通を得ている。
なお、第１図において１−１は半導体単結晶」↓板、１
−１２は素子間分離領域、１−３はゲート酸化膜、１−
４はゲート電極、１−５は拡散層、１−７．１−１．０
は層間絶縁膜、１−１１はコンタクト孔である。第１図
に示したようなオ（Ｍ造とすることにより、コンタクト
孔１−１１がプレート電極１−１８内部に開口部を持つ
ことはなく、プレート電極１−１８とコンタクト孔１−
１１とは位置的に全く非干渉であり、加工合せ余裕を考
慮する必要がない。従って、プレート電極１−１８はセ
ルのほぼ全面に一体で形成できる。そのため、プレート
電極１−１８とキャパシタ下部電極１−１６の加工合せ
余裕も不要である６以上の理由により、キャパシタ下部
電極１−１６を極めて大きく設計することができる。
−１２は素子間分離領域、１−３はゲート酸化膜、１−
４はゲート電極、１−５は拡散層、１−７．１−１．０
は層間絶縁膜、１−１１はコンタクト孔である。第１図
に示したようなオ（Ｍ造とすることにより、コンタクト
孔１−１１がプレート電極１−１８内部に開口部を持つ
ことはなく、プレート電極１−１８とコンタクト孔１−
１１とは位置的に全く非干渉であり、加工合せ余裕を考
慮する必要がない。従って、プレート電極１−１８はセ
ルのほぼ全面に一体で形成できる。そのため、プレート
電極１−１８とキャパシタ下部電極１−１６の加工合せ
余裕も不要である６以上の理由により、キャパシタ下部
電極１−１６を極めて大きく設計することができる。
本発明による、半導体記憶装置では、キャパシタ面積を
大きくすることが可能であり、キャパシタ絶縁膜を薄膜
化せずに、十分なキャパシタ容量を確保することができ
る。従って、信頼性を低下させる事なく、より微細化す
ることができる。
大きくすることが可能であり、キャパシタ絶縁膜を薄膜
化せずに、十分なキャパシタ容量を確保することができ
る。従って、信頼性を低下させる事なく、より微細化す
ることができる。
以下１本発明の一実施例を第２図により説明する。
まず、第２図（ａ）に示すように、半導体単結晶基板２
−１に素子間を電気的に分離するためのＳｉＯ２膜を、
公知のＬＯＣＯ８法等により成長させ、素子間分離酸化
膜２−２とする。次に１通常の熱酸化法を用いて、ゲー
ト酸化膜２−３を成長させ、その上部に低抵抗多結晶シ
リコン及び、ＳｉＯ２膜をＣＶＤ法により堆積し、通常
のリソグラフィー及びドライエツチング技術を用いて加
工することにより、ゲート電極２−４及び層間絶縁膜２
−７を形成する。この後、ＣＶＤ法により、Ｓ’ｘＯｘ
膜を全面に堆積させ、異方性ドライエツチングを施す事
により側壁絶縁膜２−１９を形成した後、基板２−１と
導電型の異なる拡散層２−５．２−６をイオン打込み法
等を用いて自己整合的に形成する。この後熱処理を施す
事により、導入された不純物を活性化させる。拡散層２
−５゜２−６に公知の電界緩知型の拡散層構造を用いる
ことも可能である。
−１に素子間を電気的に分離するためのＳｉＯ２膜を、
公知のＬＯＣＯ８法等により成長させ、素子間分離酸化
膜２−２とする。次に１通常の熱酸化法を用いて、ゲー
ト酸化膜２−３を成長させ、その上部に低抵抗多結晶シ
リコン及び、ＳｉＯ２膜をＣＶＤ法により堆積し、通常
のリソグラフィー及びドライエツチング技術を用いて加
工することにより、ゲート電極２−４及び層間絶縁膜２
−７を形成する。この後、ＣＶＤ法により、Ｓ’ｘＯｘ
膜を全面に堆積させ、異方性ドライエツチングを施す事
により側壁絶縁膜２−１９を形成した後、基板２−１と
導電型の異なる拡散層２−５．２−６をイオン打込み法
等を用いて自己整合的に形成する。この後熱処理を施す
事により、導入された不純物を活性化させる。拡散層２
−５゜２−６に公知の電界緩知型の拡散層構造を用いる
ことも可能である。
次に第２図（ｂ）に示すように、拡散ＭＩＪ２−５゜２
−６の一部を露出させるコンタクト孔を開け、低抵抗多
結晶シリコンをＣＶＤ法により堆積させ。
−６の一部を露出させるコンタクト孔を開け、低抵抗多
結晶シリコンをＣＶＤ法により堆積させ。
通常のりソグラフイ及びドライエツチング技術により導
電体層２−８．２−９を形成する。その後全体をＣＶＤ
法により厚い５ｉＯｚ膜でおおった後、通常のりソグラ
フイ及びドライエツチング技術によりコンタクト孔２−
１１を形成し、一方の導電体層２−９の一部のみを露出
させる。ここで、データ線２−１２となる導電体層をＣ
ＶＤ法あるいはスパッタ法等により形成し、リソグラフ
ィ及びドライエツチング法によりパターニングする。
電体層２−８．２−９を形成する。その後全体をＣＶＤ
法により厚い５ｉＯｚ膜でおおった後、通常のりソグラ
フイ及びドライエツチング技術によりコンタクト孔２−
１１を形成し、一方の導電体層２−９の一部のみを露出
させる。ここで、データ線２−１２となる導電体層をＣ
ＶＤ法あるいはスパッタ法等により形成し、リソグラフ
ィ及びドライエツチング法によりパターニングする。
ここで、導電体層２−９を用いず、直接拡散層２−５に
達するコンタクト孔を形成する方法も可能であるが、コ
ンタクト孔と拡散層の合せ余裕を小さくできる点で、本
図に示した方式の方が優れている。またデータ線材料と
して、本実施例では低抵抗多結晶シリコンを用いたが、
ＡＱなどの低抵抗金属、Ｗなど高融点金属、そのシリコ
ン化合物もしくはこれらの積λグ膜を用いることも可能
である。
達するコンタクト孔を形成する方法も可能であるが、コ
ンタクト孔と拡散層の合せ余裕を小さくできる点で、本
図に示した方式の方が優れている。またデータ線材料と
して、本実施例では低抵抗多結晶シリコンを用いたが、
ＡＱなどの低抵抗金属、Ｗなど高融点金属、そのシリコ
ン化合物もしくはこれらの積λグ膜を用いることも可能
である。
次に、仝休をＳｉＯ２膜等の絶縁膜でおおった後、リソ
グラフィ及びドライエツチング技術によりコンタクト孔
２−１４を形成し、導電体層２−８の一部を露出させる
。本発明の構造においては、データ線２−１２とコンタ
クト孔２−１４とが平面的に重なり合わないことが重要
である。これを実現する１つの方法として、第２図に示
したようにレイアウト的に重複を許しても、コンタクト
孔２−１４形成の際に重なり合う部分のデータ線を除去
する方法がある。また他の方法として、レイアウトを第
６図のようにすることで、重複しない構造とする方法も
ある。
グラフィ及びドライエツチング技術によりコンタクト孔
２−１４を形成し、導電体層２−８の一部を露出させる
。本発明の構造においては、データ線２−１２とコンタ
クト孔２−１４とが平面的に重なり合わないことが重要
である。これを実現する１つの方法として、第２図に示
したようにレイアウト的に重複を許しても、コンタクト
孔２−１４形成の際に重なり合う部分のデータ線を除去
する方法がある。また他の方法として、レイアウトを第
６図のようにすることで、重複しない構造とする方法も
ある。
次に１層間絶縁膜２−１５を異方性ドライエツチングす
る事により、第２図（ｄ）に示すように、コンタクト孔
２−１４の側壁部にのみ層間絶縁膜２−１５を残す。そ
の後、キャパシタ下部電極２−１６となる。低抵抗多結
晶シリコンをＣＶＤ法により堆積させる。この時、堆積
させる低抵抗多結晶シリコンの膜厚をコンタクト・孔２
−１４の半径より小さくすれば、キャパシタ下部電極２
−１６は、コンタクト孔内部に窪みを持ち、この窪みも
キャパシタ面積として利用できるので都合が良い。
る事により、第２図（ｄ）に示すように、コンタクト孔
２−１４の側壁部にのみ層間絶縁膜２−１５を残す。そ
の後、キャパシタ下部電極２−１６となる。低抵抗多結
晶シリコンをＣＶＤ法により堆積させる。この時、堆積
させる低抵抗多結晶シリコンの膜厚をコンタクト・孔２
−１４の半径より小さくすれば、キャパシタ下部電極２
−１６は、コンタクト孔内部に窪みを持ち、この窪みも
キャパシタ面積として利用できるので都合が良い。
次に、第２図（ｅ）に示すように、リソグラフィ及びド
ライエツチング技術により、キャパシタ下部電極２−１
６をパターニングする。このキャパシタ下部型ｗ２−１
６の表面上にキャパシタ絶縁膜２−１７を形成する。キ
ャパシタ絶縁膜として、本実施例では、多結晶シリコン
を熱酸化法で酸化することにより形成したＳ ｉ ０２
膜を用いたが、ＣＶＤ法で形成した５ｉａＮａ膜、五酸
化タンタルなどの高誘電率絶縁膜もしくはこれらの積層
膜も利用可能である。最後に、プレート電極２−１８と
なる低抵抗多結晶シリコンをＣＶＤ法により全面に形成
する。この後、必要に応じてメモリアレー周辺で、プレ
ート電極２−１８に開口部を持つコンタクト孔を設け、
データ線２−１２及びゲート電極２−４をプレート電ｆ
＠２−１８の上部に取り出し、周辺回路との接続を行う
。以上の工程により本発明の半導体記憶装置が完成する
。
ライエツチング技術により、キャパシタ下部電極２−１
６をパターニングする。このキャパシタ下部型ｗ２−１
６の表面上にキャパシタ絶縁膜２−１７を形成する。キ
ャパシタ絶縁膜として、本実施例では、多結晶シリコン
を熱酸化法で酸化することにより形成したＳ ｉ ０２
膜を用いたが、ＣＶＤ法で形成した５ｉａＮａ膜、五酸
化タンタルなどの高誘電率絶縁膜もしくはこれらの積層
膜も利用可能である。最後に、プレート電極２−１８と
なる低抵抗多結晶シリコンをＣＶＤ法により全面に形成
する。この後、必要に応じてメモリアレー周辺で、プレ
ート電極２−１８に開口部を持つコンタクト孔を設け、
データ線２−１２及びゲート電極２−４をプレート電ｆ
＠２−１８の上部に取り出し、周辺回路との接続を行う
。以上の工程により本発明の半導体記憶装置が完成する
。
なお、本実施例では、キャパシタ下部電極２−１６及び
、プレート電極２−１８に低抵抗多結晶シリコンを用い
たが、この一方あるいは両方の電極材料として、 Ａ
Ｑ ｇ Ａ ｕなとの低抵抗金属あるいは、Ｗなどの高
融点金属、そのシリコン化合物もしくは、これらの積層
膜を用いることも可能である。
、プレート電極２−１８に低抵抗多結晶シリコンを用い
たが、この一方あるいは両方の電極材料として、 Ａ
Ｑ ｇ Ａ ｕなとの低抵抗金属あるいは、Ｗなどの高
融点金属、そのシリコン化合物もしくは、これらの積層
膜を用いることも可能である。
第４図には本発明によるキャパシタセルのレイアウト図
を、また、第５図には、従来の積上げ型キャパシタセル
のレイアウト図をそれぞれ概略図で示した。第４図、第
５図とも２交点セルの場合を示したが、本発明は１交点
セルにも適用可能である。なお、両図とも、合せ余裕、
線幅、スペース幅は同じである。
を、また、第５図には、従来の積上げ型キャパシタセル
のレイアウト図をそれぞれ概略図で示した。第４図、第
５図とも２交点セルの場合を示したが、本発明は１交点
セルにも適用可能である。なお、両図とも、合せ余裕、
線幅、スペース幅は同じである。
第４図に示した実施例では、プレート電極は。
セル全面をおおっており、第５図のプレート電極５−５
のような開口部が必要でない。これは、キャパシタ部を
データ線の上部まで持上げた本発明の構造により、従来
の積上げ型キャパシタセルに見られた。プレート電極５
−５とコンタクト孔５−６との合せを考慮する必要がな
くなった為である。これにより、キャパシタ下部電極４
−４は、隣接するセルのキャパシタ下部電極に影響をお
よぼさない範囲内で大きくできる為、同じセル面積でも
キャパシタ面積を著しく大きくすることが可能である。
のような開口部が必要でない。これは、キャパシタ部を
データ線の上部まで持上げた本発明の構造により、従来
の積上げ型キャパシタセルに見られた。プレート電極５
−５とコンタクト孔５−６との合せを考慮する必要がな
くなった為である。これにより、キャパシタ下部電極４
−４は、隣接するセルのキャパシタ下部電極に影響をお
よぼさない範囲内で大きくできる為、同じセル面積でも
キャパシタ面積を著しく大きくすることが可能である。
従来の積上げ容量形キャパシタセルにおけるキャパシタ
面積は、キャパシタ下部電極の側壁部を考慮に入れても
、セル面積の６０膜程度にしか達していない。これに対
し、本発明によれば、キャパシタ面積は、セル面積の１
３０％以上に達し、キャパシタ面積は２倍以上の増加が
可能である。実際に、第４図のレイアウトに従って試作
した結果、キャパシタ面積は、セル面積の１４０％に達
しており５本発明の効果が確認された。
面積は、キャパシタ下部電極の側壁部を考慮に入れても
、セル面積の６０膜程度にしか達していない。これに対
し、本発明によれば、キャパシタ面積は、セル面積の１
３０％以上に達し、キャパシタ面積は２倍以上の増加が
可能である。実際に、第４図のレイアウトに従って試作
した結果、キャパシタ面積は、セル面積の１４０％に達
しており５本発明の効果が確認された。
第１図は、本発明の半導体記憶装置の一実施例の断面図
、第２図（ａ）から（ｅ）は第１図に示した本発明の半
導体装置を製造するため工程図、面レイアウト図、第５
図は、従来構造の半導体記憶装置の平面レイアラ１−図
である。 １−１・・・半導体単結晶基板、１−２・・・素子間分
離酸化膜、１−３・・・ゲート酸化膜、１−４・・・ゲ
ート電極、１−５・・・拡散層、１−６・・・拡散層、
１−７・・・層間絶縁膜、１−１０・・・層間絶縁膜、
１−１１・・・コンタクト孔、１−１２・・・データ線
、１−１３・・・層間絶縁膜、１−１４・・・コンタク
ト孔、１−１６・・・キャパシタ下部電極、１−１７・
・・キャパシタ絶縁膜、１−１８・・・プレート電極。 代理人 弁理士 小川勝馬′ ＼ 第 １ 図 １２図 （α） （ら）
、第２図（ａ）から（ｅ）は第１図に示した本発明の半
導体装置を製造するため工程図、面レイアウト図、第５
図は、従来構造の半導体記憶装置の平面レイアラ１−図
である。 １−１・・・半導体単結晶基板、１−２・・・素子間分
離酸化膜、１−３・・・ゲート酸化膜、１−４・・・ゲ
ート電極、１−５・・・拡散層、１−６・・・拡散層、
１−７・・・層間絶縁膜、１−１０・・・層間絶縁膜、
１−１１・・・コンタクト孔、１−１２・・・データ線
、１−１３・・・層間絶縁膜、１−１４・・・コンタク
ト孔、１−１６・・・キャパシタ下部電極、１−１７・
・・キャパシタ絶縁膜、１−１８・・・プレート電極。 代理人 弁理士 小川勝馬′ ＼ 第 １ 図 １２図 （α） （ら）
Claims (1)
- 【特許請求の範囲】 １、一つスイッチング用トランジスタと、一つの電荷蓄
積用キャパシタを最小単位とする半導体記憶装置におい
て、該電荷蓄積用キャパシタの少なくとも一部がデータ
線上部に配置されていることを特徴とする半導体記憶装
置。 ２、上記電荷蓄積用キャパシタの一方の電極と、上記ス
イッチング用トランジスタの一方の拡散層とを接続する
ためのコンタクト孔と、データ線とが平面的に重なる部
分を持たないことを特徴とする、特許請求の範囲第１記
載の半導体記憶装置。 ３、上記データ線が、上記コンタクト孔の周囲を囲んで
配線されていることを特徴とする特許請求の範囲第１項
もしくは第２項記載の半導体記憶装置。 ４、上記コンタクト孔内部を該電荷蓄積用キャパシタの
一部として使用することを特徴とする、特許請求の範囲
第１項ないしは第３項記載の半導体記憶装置。 ５、上記電荷蓄積用キャパシタの一方の電極が、メモリ
セルの全面を実質的に覆つていることを特徴とする、特
許請求の範囲第１項ないしは第４項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112365A JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112365A JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124332A Division JP2846286B2 (ja) | 1996-05-20 | 1996-05-20 | 半導体記憶装置の製造方法 |
| JP8244463A Division JP2839874B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278363A true JPS63278363A (ja) | 1988-11-16 |
| JP2741857B2 JP2741857B2 (ja) | 1998-04-22 |
Family
ID=14584865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112365A Expired - Lifetime JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741857B2 (ja) |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-05-11 JP JP62112365A patent/JP2741857B2/ja not_active Expired - Lifetime
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|---|---|
| JP2741857B2 (ja) | 1998-04-22 |
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