JPH03151662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03151662A JPH03151662A JP1290656A JP29065689A JPH03151662A JP H03151662 A JPH03151662 A JP H03151662A JP 1290656 A JP1290656 A JP 1290656A JP 29065689 A JP29065689 A JP 29065689A JP H03151662 A JPH03151662 A JP H03151662A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置の製造方法に関する。特に、ダイ
ナミックＲＡＭスタック型メモリセルの製造方法に関す
る。
ナミックＲＡＭスタック型メモリセルの製造方法に関す
る。
〈従来の技術〉
第５図（ａ）は、従来のスタック型ダイナミックメモリ
セルの断面図である。ここではビット線は平行になって
いる。この場合ＩＭＤＲＡＭ程度のメモリセルではノー
ドポリシリコンとＳｉ基板の接触幅ｙは充分確保できる
。しかし、第５図（ｂ）に示すように４ＭＤＲＡＭ以上
の大容量メモリになると、この接触幅ｙが小さくなるた
めノードポリシリコンおよびプレートポリシリコンは段
差両側の堆積により重合する。このため、この重合した
部分はその後のエツチング工程等において特にエツチン
グが速く行われるので所望の形状とならない。
セルの断面図である。ここではビット線は平行になって
いる。この場合ＩＭＤＲＡＭ程度のメモリセルではノー
ドポリシリコンとＳｉ基板の接触幅ｙは充分確保できる
。しかし、第５図（ｂ）に示すように４ＭＤＲＡＭ以上
の大容量メモリになると、この接触幅ｙが小さくなるた
めノードポリシリコンおよびプレートポリシリコンは段
差両側の堆積により重合する。このため、この重合した
部分はその後のエツチング工程等において特にエツチン
グが速く行われるので所望の形状とならない。
第４図（ａ）は、従来の工程によりノードポリシリコン
とＳｉ基板８のコンタクト部を開口させるためにレジス
ト１を開口したものである。次に第４図（ｂ）に示すよ
うにドライエツチングによりＮＳＣ系酸化膜２を除去す
る。この場合ノードポリシリコンとの接触領域となるＳ
ｉ基板の要部の拡大図を第４図（ｃ）に示す。ここに示
すＸは原子凹凸較差を表し、その値は約３０人であり、
１０原子層の段差となっている。ＩＭＤＲＡＭ程度のメ
モリセルではこのような段差があっても充分な抵抗をと
ることができるが、４ＭＤＲＡＭ以上の大容量メモリに
なるとこの原子凹凸較差により抵抗が高くなり、また上
述したように接触部分が小さくなるため充分な導通をえ
、ることができない。
とＳｉ基板８のコンタクト部を開口させるためにレジス
ト１を開口したものである。次に第４図（ｂ）に示すよ
うにドライエツチングによりＮＳＣ系酸化膜２を除去す
る。この場合ノードポリシリコンとの接触領域となるＳ
ｉ基板の要部の拡大図を第４図（ｃ）に示す。ここに示
すＸは原子凹凸較差を表し、その値は約３０人であり、
１０原子層の段差となっている。ＩＭＤＲＡＭ程度のメ
モリセルではこのような段差があっても充分な抵抗をと
ることができるが、４ＭＤＲＡＭ以上の大容量メモリに
なるとこの原子凹凸較差により抵抗が高くなり、また上
述したように接触部分が小さくなるため充分な導通をえ
、ることができない。
〈発明が解決しようとする課題〉
以上説明したように、４ＭＤＲＡＭ以上の大容量メモリ
になると、ノードポリシリコンとＳｉ基板の接触幅が小
さくなるために起こる重合部分はウィークポイントとな
り、この状態でエツチング工程等を行うと重合部分はエ
ツチングが速いため所望の形状に形成されない。またこ
の接触領域であるＳｉ基板の原子凹凸較差は抵抗が高く
なる等により充分な導通が得られない。
になると、ノードポリシリコンとＳｉ基板の接触幅が小
さくなるために起こる重合部分はウィークポイントとな
り、この状態でエツチング工程等を行うと重合部分はエ
ツチングが速いため所望の形状に形成されない。またこ
の接触領域であるＳｉ基板の原子凹凸較差は抵抗が高く
なる等により充分な導通が得られない。
本発明ではこのような問題点を解決する。
〈課題を解決するための手段〉
上記課題を解決するために、本発明における半導体装置
の製造方法は、スタック型ダイナミックメモリセルにお
けるノードポリシリコンがＳｉ基板に接触する領域を開
口する方法において、異方性エツチングにより上記領域
の近傍のサイドウオールの幅を小さくすることを特徴と
している。
の製造方法は、スタック型ダイナミックメモリセルにお
けるノードポリシリコンがＳｉ基板に接触する領域を開
口する方法において、異方性エツチングにより上記領域
の近傍のサイドウオールの幅を小さくすることを特徴と
している。
また上記領域を開口する方法において、ドライエツチン
グした後ウェットエツチングする方法、ドライ酸化した
後ドライエツチングする方法のいずれかにより開口する
ことを特徴としている。
グした後ウェットエツチングする方法、ドライ酸化した
後ドライエツチングする方法のいずれかにより開口する
ことを特徴としている。
〈作用〉
本発明では、ノードポリシリコンとＳｉ基板の接触領域
が広がり、また上記接触領域の凹凸は平坦化する。
が広がり、また上記接触領域の凹凸は平坦化する。
〈実施例〉
第１図は本発明における実施例であり、第２図および第
３図は変形実施例である。
３図は変形実施例である。
第１図（ａ）に示すように、従来の工程すなわちノード
ポリシリコンとＳｉ基板の接触領域を開口させるために
フォトレジストにより開口形状を決める。さらに第１図
（ｂ）に示すようにドライエツチングを行うが、ＲＩＥ
エツチング（ｒｅａｃｔｉ−νｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ）の際に、ドライエツチング後の酸化膜９の膜厚を
１０００人程度までエツチングする。その後第１図（Ｃ
）に示すようにウェットエツチング、例えばＳｉｎ、を
除去する薬品ＨＦ等によりコンタクト領域を開口する。
ポリシリコンとＳｉ基板の接触領域を開口させるために
フォトレジストにより開口形状を決める。さらに第１図
（ｂ）に示すようにドライエツチングを行うが、ＲＩＥ
エツチング（ｒｅａｃｔｉ−νｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ）の際に、ドライエツチング後の酸化膜９の膜厚を
１０００人程度までエツチングする。その後第１図（Ｃ
）に示すようにウェットエツチング、例えばＳｉｎ、を
除去する薬品ＨＦ等によりコンタクト領域を開口する。
この時の、Ｓｉ基板の拡大図である第１図（ｄ）に示す
ようにＳｉ基板の原子凹凸較差Ｘは、２〜３原子層にと
どまっている。
ようにＳｉ基板の原子凹凸較差Ｘは、２〜３原子層にと
どまっている。
次に本発明の変形実施例について順に説明する。
第２図（ａ）に示すように、ゲートサイドウオール形成
時にドライエツチングを行うとＳｉ基板上には第２図（
ｂ）に示すように凹凸が形成される。
時にドライエツチングを行うとＳｉ基板上には第２図（
ｂ）に示すように凹凸が形成される。
この凹凸を回復させるため５００人程度のドライ酸化を
おこない、第２図（Ｃ）に示すように５００人程度のド
ライ酸化膜１２を形成する。この工程により第２図（ｄ
）に示すように凹凸が回復される。次いで、第２図（ｅ
）に示すように段差かせぎのためＮＳＧデボをおこない
、Ｎ５Ｇ２を形成する。この時、ドライ酸化膜１２は、
Ｎ５Ｇ２からの不純物汚染のストッパーにもなる。次い
で第２図（ｆ）に示すようにノードポリシリコンとＳｉ
基板の接触部分を開口をおこなう。前工程におけるドラ
イ酸化によりＳｉ基板の凹凸を回復させるとともにエツ
チングのばらつきを少なくしているため、ＲＩＥによる
ドライエツチングの際にＳｉ基板に凹凸を生じることは
非常に少なく第２図（ｇ）における接触領域の拡大図に
示されるようにＳｉ基板の原子凹凸較差Ｘは、２〜３原
子層にとどまり、接触領域の抵抗は小さくなり歩留りが
安定する。
おこない、第２図（Ｃ）に示すように５００人程度のド
ライ酸化膜１２を形成する。この工程により第２図（ｄ
）に示すように凹凸が回復される。次いで、第２図（ｅ
）に示すように段差かせぎのためＮＳＧデボをおこない
、Ｎ５Ｇ２を形成する。この時、ドライ酸化膜１２は、
Ｎ５Ｇ２からの不純物汚染のストッパーにもなる。次い
で第２図（ｆ）に示すようにノードポリシリコンとＳｉ
基板の接触部分を開口をおこなう。前工程におけるドラ
イ酸化によりＳｉ基板の凹凸を回復させるとともにエツ
チングのばらつきを少なくしているため、ＲＩＥによる
ドライエツチングの際にＳｉ基板に凹凸を生じることは
非常に少なく第２図（ｇ）における接触領域の拡大図に
示されるようにＳｉ基板の原子凹凸較差Ｘは、２〜３原
子層にとどまり、接触領域の抵抗は小さくなり歩留りが
安定する。
次に本発明の他の変形実施例について順に説明する。第
３図にその工程の断面図を示す。ここではウィークポイ
ントを生じないようにする目的で、まずノードポリシリ
コンとＳｉ基板の接触幅ｙを広げる方法としてサイドウ
オール２５を小さくすることをおこなう。この工程は第
３図（ａ）に示すような従来の工程に加えて、第３図（
ｂ）に示５− ６一 すように、ノードポリシリコンとＳｉ基板の接触領域の
みレジストフォトにより開口する。次いで第３図（ｃ）
に示すように異方性エツチングによりサイドウオール２
５の幅を小さくする。この時、例えばサイドウオールの
両側骨０．２ μｍ大きくなり、次の工程である第３図
（ｄ）に示すように例えばノードポリシリコン２２を８
００人、容量絶縁膜２３を８０人、プレートポリシリコ
ン２４を２５００人堆積するが、ウィークポイントは生
じていない。
３図にその工程の断面図を示す。ここではウィークポイ
ントを生じないようにする目的で、まずノードポリシリ
コンとＳｉ基板の接触幅ｙを広げる方法としてサイドウ
オール２５を小さくすることをおこなう。この工程は第
３図（ａ）に示すような従来の工程に加えて、第３図（
ｂ）に示５− ６一 すように、ノードポリシリコンとＳｉ基板の接触領域の
みレジストフォトにより開口する。次いで第３図（ｃ）
に示すように異方性エツチングによりサイドウオール２
５の幅を小さくする。この時、例えばサイドウオールの
両側骨０．２ μｍ大きくなり、次の工程である第３図
（ｄ）に示すように例えばノードポリシリコン２２を８
００人、容量絶縁膜２３を８０人、プレートポリシリコ
ン２４を２５００人堆積するが、ウィークポイントは生
じていない。
また、この方法においてロコス上のゲート電極４の幅を
小さくすること、またノードポリシリコン２２を低濃度
とすることを合わせておこなってもよい。
小さくすること、またノードポリシリコン２２を低濃度
とすることを合わせておこなってもよい。
〈発明の効果〉
本発明は、上述のとおり構成されているので、次に記載
する効果を奏する。
する効果を奏する。
請求項（１）の製造方法において、ノードポリシリコン
とＳｉ基板の接触領域が小さくなるために生じる重合は
起こらないので、ウィークポイントができにくくなる。
とＳｉ基板の接触領域が小さくなるために生じる重合は
起こらないので、ウィークポイントができにくくなる。
したがってその後のエソチング工程等によるパターンニ
ングにおいて異常を起こすことがなく、所望の形状のパ
ターンを得ることができる。
ングにおいて異常を起こすことがなく、所望の形状のパ
ターンを得ることができる。
請求項（２）の製造方法において、ノードポリシリコン
とＳｉ基板の接触領域が平坦化するため、上述した接触
領域の抵抗は低くなり、歩留りが安定する。
とＳｉ基板の接触領域が平坦化するため、上述した接触
領域の抵抗は低くなり、歩留りが安定する。
以上述べたように、４ＭＤＲＡＭ以上の大容量の半導体
装置においても、上記接触領域において充分な導通が得
られ、半導体性能が上昇する。
装置においても、上記接触領域において充分な導通が得
られ、半導体性能が上昇する。
第１図（ａ）〜（ｃ）は、本発明の実施例における工程
断面図、第１図（ｄ）は（ｃ）におけるノードポリシリ
コンとＳｉ基板の接触領域の拡大図、 第２図（ａ）（ｃ）（ｅ）（ｆ）は本発明の変形実施例
における工程断面図、第２図（ｂ）は（ａ）におけるノ
ードポリシリコンとＳｉ基板の接触領域の拡大図、第２
図（ｄ）は（Ｃ）におけるノードポリシリコンとＳｉ基
板の接触領域の拡大図、第２図（ｇ）は（ｆ）における
ノードポリシリコンとＳｉ基板の接触領域の拡大図、 第３図は本発明の他の変形実施例における工程断面図、 第４図（ａ）（ｂ）は従来例における工程断面図である
。第４図（Ｃ）は（ｂ）におけるノードポリシリコンと
Ｓｉ基板の接触領域の拡大図、第５図（ａ）は従来例に
おける断面図、（ｂ）はノードポリシリコンとＳｉ基板
との接触幅が小さくなった場合の要部断面図である。 ９ ・ １０ ・ １２ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ Ｘ 。 ｙ 。 ドライエツチングの酸化膜の膜厚 Ｓｔ原子 ドライ酸化膜 ビット線 ノードポリシリコン 容量絶縁膜 プレートポリシリコン Ｓｉ基板の原子凹凸較差 ノードポリシリコンとＳｉ基板との 接触幅 ・・レジスト ・・ＮＳＣ ・・層間絶縁膜 ・・ゲート電極 ・・ロコス ・・拡散領域 ・・ノードポリシリコンとＳｉ基板の接触領域 ８・・・Ｓｉ基板
断面図、第１図（ｄ）は（ｃ）におけるノードポリシリ
コンとＳｉ基板の接触領域の拡大図、 第２図（ａ）（ｃ）（ｅ）（ｆ）は本発明の変形実施例
における工程断面図、第２図（ｂ）は（ａ）におけるノ
ードポリシリコンとＳｉ基板の接触領域の拡大図、第２
図（ｄ）は（Ｃ）におけるノードポリシリコンとＳｉ基
板の接触領域の拡大図、第２図（ｇ）は（ｆ）における
ノードポリシリコンとＳｉ基板の接触領域の拡大図、 第３図は本発明の他の変形実施例における工程断面図、 第４図（ａ）（ｂ）は従来例における工程断面図である
。第４図（Ｃ）は（ｂ）におけるノードポリシリコンと
Ｓｉ基板の接触領域の拡大図、第５図（ａ）は従来例に
おける断面図、（ｂ）はノードポリシリコンとＳｉ基板
との接触幅が小さくなった場合の要部断面図である。 ９ ・ １０ ・ １２ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ Ｘ 。 ｙ 。 ドライエツチングの酸化膜の膜厚 Ｓｔ原子 ドライ酸化膜 ビット線 ノードポリシリコン 容量絶縁膜 プレートポリシリコン Ｓｉ基板の原子凹凸較差 ノードポリシリコンとＳｉ基板との 接触幅 ・・レジスト ・・ＮＳＣ ・・層間絶縁膜 ・・ゲート電極 ・・ロコス ・・拡散領域 ・・ノードポリシリコンとＳｉ基板の接触領域 ８・・・Ｓｉ基板
Claims (2)
- （１）スタック型ダイナミックメモリセルにおけるノー
ドポリシリコンがＳｉ基板に接触する領域を開口する方
法において、異方性エッチングにより上記領域の近傍の
サイドウォールの幅を小さくすることを特徴とする半導
体装置の製造方法。 - （２）スタック型ダイナミックメモリセルにおけるノー
ドポリシリコンがＳｉ基板に接触する領域を開口する方
法において、ドライエッチングした後ウェットエッチン
グする方法、ドライ酸化した後ドライエッチングする方
法のいずれかにより開口することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290656A JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290656A JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151662A true JPH03151662A (ja) | 1991-06-27 |
| JP2527244B2 JP2527244B2 (ja) | 1996-08-21 |
Family
ID=17758794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290656A Expired - Fee Related JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527244B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038817A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62219558A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62219670A (ja) * | 1986-03-20 | 1987-09-26 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS63226055A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH0281470A (ja) * | 1988-09-16 | 1990-03-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02304970A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体記億装置の製造方法 |
-
1989
- 1989-11-08 JP JP1290656A patent/JP2527244B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038817A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62219558A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62219670A (ja) * | 1986-03-20 | 1987-09-26 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS63226055A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH0281470A (ja) * | 1988-09-16 | 1990-03-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02304970A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体記億装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527244B2 (ja) | 1996-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |