JPH0281470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0281470A JPH0281470A JP63232808A JP23280888A JPH0281470A JP H0281470 A JPH0281470 A JP H0281470A JP 63232808 A JP63232808 A JP 63232808A JP 23280888 A JP23280888 A JP 23280888A JP H0281470 A JPH0281470 A JP H0281470A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- polysilicon
- forming
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 48
- 229910052681 coesite Inorganic materials 0.000 abstract description 24
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 24
- 239000000377 silicon dioxide Substances 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 24
- 229910052682 stishovite Inorganic materials 0.000 abstract description 24
- 229910052905 tridymite Inorganic materials 0.000 abstract description 24
- 238000009413 insulation Methods 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
メモリセルのキャパシタのプレート電極を自己整合でビ
ット線コンタクト電極と絶縁する構造を有する半導体装
置の製造方法に関する。
ット線コンタクト電極と絶縁する構造を有する半導体装
置の製造方法に関する。
従来より様々なセル構造が提案されているが、特に大容
量の高集積ＤＲＡＭを実現するためには、トレンチ型容
量セルや積層型容量セル（ＳＴＣ： ５ｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ）を用いる必要がある。
量の高集積ＤＲＡＭを実現するためには、トレンチ型容
量セルや積層型容量セル（ＳＴＣ： ５ｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ）を用いる必要がある。
トレンチ型では、トレンチを深くしたり、分離併合型を
採用することにより容量を大きくできるのに対して、Ｓ
ＴＣではメモリセルの段差を考慮すると蓄積容量には限
界がある。しかしＳＴＣはトレンチ型に比べて従来から
のプロセスが使い易く、不良解析なども行い易いという
特徴かある。
採用することにより容量を大きくできるのに対して、Ｓ
ＴＣではメモリセルの段差を考慮すると蓄積容量には限
界がある。しかしＳＴＣはトレンチ型に比べて従来から
のプロセスが使い易く、不良解析なども行い易いという
特徴かある。
最近上記特徴を生かし、蓄積容量の限界を緩和できる新
しいＳＴＣセル構造（自己整合ＳＴＣセル構造）が提案
され、セル面積を大きくすることなく蓄積容量だけを実
質的に増加できるようになった。
しいＳＴＣセル構造（自己整合ＳＴＣセル構造）が提案
され、セル面積を大きくすることなく蓄積容量だけを実
質的に増加できるようになった。
（ロ）従来の技術
第２図（ａ）〜（ｃ）は従来例の自己整合ＳＴＣＤＲＡ
Ｍセルの製造工程断面図である。
Ｍセルの製造工程断面図である。
同図（ａ）において、（１０１）はＰ型Ｓｉ基板、（１
０２）はＮ＋型共通Ｓ／Ｄ領域、（１０３）はキャパシ
タのストレージノードと接触するＮ３型他のＳ／Ｄ領域
、（１０４）はＬＯＧＯ３技術により形成されたフィー
ルドＳｉＯ２膜、（１０６）はゲート電極である第１の
ポリシリコン膜、（１０７）はゲート電極絶縁用のＳｉ
Ｏ２膜、（１１０）はキャパシタのストレーレノードで
ある第２のポリシリコン膜、（１１１）はキャパシタの
容量絶縁膜、（１１３）はキャパシタのプレート電極で
ある第３のポリシリコン膜、（１１４）は層間絶縁膜で
ある第３のＳｉＯ２膜、（１２１）はストレージノード
である第２のポリシリコン膜（１１０）とＮ”型膜のＳ
／Ｄ領域＜１０３）とをコンタクトするための第１の開
口部、（１２２）はビット線電極とＮ＋型共通Ｓ／Ｄ領
域とをコンタクトするための第２の開口部、（１５４）
はプレート電極である第３のポリジノコン膜（１１３）
とビット線電極とを絶縁するための絶縁膜を形成するだ
めの第４のＳｉＯ２膜である。
０２）はＮ＋型共通Ｓ／Ｄ領域、（１０３）はキャパシ
タのストレージノードと接触するＮ３型他のＳ／Ｄ領域
、（１０４）はＬＯＧＯ３技術により形成されたフィー
ルドＳｉＯ２膜、（１０６）はゲート電極である第１の
ポリシリコン膜、（１０７）はゲート電極絶縁用のＳｉ
Ｏ２膜、（１１０）はキャパシタのストレーレノードで
ある第２のポリシリコン膜、（１１１）はキャパシタの
容量絶縁膜、（１１３）はキャパシタのプレート電極で
ある第３のポリシリコン膜、（１１４）は層間絶縁膜で
ある第３のＳｉＯ２膜、（１２１）はストレージノード
である第２のポリシリコン膜（１１０）とＮ”型膜のＳ
／Ｄ領域＜１０３）とをコンタクトするための第１の開
口部、（１２２）はビット線電極とＮ＋型共通Ｓ／Ｄ領
域とをコンタクトするための第２の開口部、（１５４）
はプレート電極である第３のポリジノコン膜（１１３）
とビット線電極とを絶縁するための絶縁膜を形成するだ
めの第４のＳｉＯ２膜である。
この構造は通常のよく知られた工程により形成される。
そして次にＲＩ Ｆ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ ）技術による異方性エツチングにより同
図（ｂ）に示すようにプレート絶縁用サイドウオールが
形成される。
ｔｃｈｉｎｇ ）技術による異方性エツチングにより同
図（ｂ）に示すようにプレート絶縁用サイドウオールが
形成される。
次に同図（Ｃ）に示すようにビット線電極であるＮ１型
第４のポリシリコン膜（１１６）が形成される。
第４のポリシリコン膜（１１６）が形成される。
そして絶縁用及び表面平坦用ＢＰＳＧ膜（１１８）が堆
積され第３の開口部（１２３）を開けた後ポリサイドビ
ット線配線電極（１１９）が形成されてビット線電極の
Ｎ１型第４のボリシリニフン膜（１１６）とコンタクト
する。
積され第３の開口部（１２３）を開けた後ポリサイドビ
ット線配線電極（１１９）が形成されてビット線電極の
Ｎ１型第４のボリシリニフン膜（１１６）とコンタクト
する。
以上のように作製された自己整合ＳＴＣセルはプレート
絶縁用サイドウオールを自己整合的に形成しているので
プレート電極とピント線電極の電気的ショートを防ぐた
めのマスク合わせ余裕度は最小にすることができ、その
結果セル面積を小さくでき単位セル当りの蓄積容量を増
加することができる。
絶縁用サイドウオールを自己整合的に形成しているので
プレート電極とピント線電極の電気的ショートを防ぐた
めのマスク合わせ余裕度は最小にすることができ、その
結果セル面積を小さくでき単位セル当りの蓄積容量を増
加することができる。
（ハ）発明が解決しようとする課題
しかし上述の従来方法によると、第３図の従来例の製造
方法に係る自己整合ＳＴＣＤＲＡＭセルの問題点説明図
に示すように、キャパシタのプレート電極の第３のポリ
シリコン膜（１１３）とビット線電極の第４のポリシリ
コン膜（第２図（Ｃ）の（１１６））とを絶縁するため
のプレート絶縁用サイドウオール（１６４）を形成する
ため、ＲＩＥの異方性エツチングを行う際ゲート電極で
ある第１のボッシリコン膜（１０６）を絶縁するＳｉか
膜（１０７）までもエツチングされ（ＲＩＥのためエツ
チングされたＳｉＯ２膜（１７４）として図に点線で表
わされている）、初期に予定していたビット線−ゲート
電極間の絶縁耐圧よりも低下してくる問題が起きている
。
方法に係る自己整合ＳＴＣＤＲＡＭセルの問題点説明図
に示すように、キャパシタのプレート電極の第３のポリ
シリコン膜（１１３）とビット線電極の第４のポリシリ
コン膜（第２図（Ｃ）の（１１６））とを絶縁するため
のプレート絶縁用サイドウオール（１６４）を形成する
ため、ＲＩＥの異方性エツチングを行う際ゲート電極で
ある第１のボッシリコン膜（１０６）を絶縁するＳｉか
膜（１０７）までもエツチングされ（ＲＩＥのためエツ
チングされたＳｉＯ２膜（１７４）として図に点線で表
わされている）、初期に予定していたビット線−ゲート
電極間の絶縁耐圧よりも低下してくる問題が起きている
。
そこで本発明はマスク合わせ余裕度を最小にしたまま絶
縁耐圧の劣化も防止し、半導体集積回路の高密度化・性
能の向上を図ることを目的とするものである。
縁耐圧の劣化も防止し、半導体集積回路の高密度化・性
能の向上を図ることを目的とするものである。
（ニ）課題を解決するための手段
上記課題は、メモリセルのキャパシタのプレート電極を
自己整合で絶縁する構造を有する半導体装置の製造方法
において、 一導寛型の半導体基板上に少なくとも側面と上面とがＳ
ｉカ膜で覆われた第１のポリシリコンからなる一定の間
隔をあけて配置される一対のゲート電極を形成する工程
と、 該一対のゲート電極ではさまれた該半導体基板表面には
他の導電型の共通のＳ／Ｄ領域を該共通のＳ／Ｄ領域と
は該一対のゲート電極に対してそれぞれ反対側の該半導
体基板表面には他の導電型の他のＳ／Ｄ領域を形成する
工程と、 該半導体基板が露出している表面に第１のＳｉｎ。
自己整合で絶縁する構造を有する半導体装置の製造方法
において、 一導寛型の半導体基板上に少なくとも側面と上面とがＳ
ｉカ膜で覆われた第１のポリシリコンからなる一定の間
隔をあけて配置される一対のゲート電極を形成する工程
と、 該一対のゲート電極ではさまれた該半導体基板表面には
他の導電型の共通のＳ／Ｄ領域を該共通のＳ／Ｄ領域と
は該一対のゲート電極に対してそれぞれ反対側の該半導
体基板表面には他の導電型の他のＳ／Ｄ領域を形成する
工程と、 該半導体基板が露出している表面に第１のＳｉｎ。
膜を形成する工程と、
全面に耐酸化性絶縁膜を堆積する工程と、第１の開口部
を設け該半導体基板表面の該他のＳ／Ｄ領域を露出する
工程と、 全面に第２のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第１の開口部を覆うように、多くとも該共
通のＳ／Ｄ領域上には延在しないように該第２のポリシ
リコン膜をパターニングしてエツチング除去する工程と
、 該第２のポリシリコン膜を完全に覆うように第２のＳｉ
Ｏ２膜とその上に第２のＳｉＮ膜を形成する工程と、 全面に第３のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第２の５ｉｆｔ膜と第２のＳｉＮ膜とで完
全に覆われた該第２のポリシリコン膜を完全に覆うよう
に、多くとも該共通のＳ／Ｄ領域上には延在しないよう
に、該第３のポリシリコン膜をパターニングしてエツチ
ング除去し、第２の開口部を設けて前記耐酸化性絶縁膜
を露出する工程と、全面に第３のＳｉＯ２膜を堆積する
工程と、少なくとも該一対のゲート電極上の第３のポリ
シリコン膜がそれぞれ露出するように、該第３のＳｉＯ
２膜をパターニングしてエツチング除去し第３の開口部
を設ける工程と、 該露出した第３のポリシリコン膜を酸化して第４のＳｉ
Ｏ２膜を形成する工程と、 該第２の開口部に露出した該耐酸化性絶縁膜と第１のＳ
ｉＯ２膜とを除去して、該半導体基板表面の共通のＳ／
Ｄ領域を露出する工程と 全面に第４のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第３の開口部を完全に覆うように、第４の
ポリシリコン膜をパターニングしてエツチング除去する
工程とを含むことによって達成される。
を設け該半導体基板表面の該他のＳ／Ｄ領域を露出する
工程と、 全面に第２のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第１の開口部を覆うように、多くとも該共
通のＳ／Ｄ領域上には延在しないように該第２のポリシ
リコン膜をパターニングしてエツチング除去する工程と
、 該第２のポリシリコン膜を完全に覆うように第２のＳｉ
Ｏ２膜とその上に第２のＳｉＮ膜を形成する工程と、 全面に第３のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第２の５ｉｆｔ膜と第２のＳｉＮ膜とで完
全に覆われた該第２のポリシリコン膜を完全に覆うよう
に、多くとも該共通のＳ／Ｄ領域上には延在しないよう
に、該第３のポリシリコン膜をパターニングしてエツチ
ング除去し、第２の開口部を設けて前記耐酸化性絶縁膜
を露出する工程と、全面に第３のＳｉＯ２膜を堆積する
工程と、少なくとも該一対のゲート電極上の第３のポリ
シリコン膜がそれぞれ露出するように、該第３のＳｉＯ
２膜をパターニングしてエツチング除去し第３の開口部
を設ける工程と、 該露出した第３のポリシリコン膜を酸化して第４のＳｉ
Ｏ２膜を形成する工程と、 該第２の開口部に露出した該耐酸化性絶縁膜と第１のＳ
ｉＯ２膜とを除去して、該半導体基板表面の共通のＳ／
Ｄ領域を露出する工程と 全面に第４のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第３の開口部を完全に覆うように、第４の
ポリシリコン膜をパターニングしてエツチング除去する
工程とを含むことによって達成される。
（＊）作用
即ち、本発明は少なくともゲート電極の上面と側面とを
覆っているＳｉＯ２膜上及び共通のＳ／Ｄ領域上に耐酸
化性絶縁膜を形成しておき、プレート電極のポリシリコ
ンの側面を熱酸化してプレート絶縁用サイドウオールを
形成する際ゲート電極上面・側面及び共通のＳ／Ｄ領域
にＳｉｎ、が新たに形成されないようにしておくことに
より再度ビット線コンタクト用の窓を開けるためのエツ
チングを行う必要はなくゲートの上面・側面のＳｉＯ２
膜が薄くなることはなく、ビット線−ゲート間の絶縁耐
圧の劣化が防止される。
覆っているＳｉＯ２膜上及び共通のＳ／Ｄ領域上に耐酸
化性絶縁膜を形成しておき、プレート電極のポリシリコ
ンの側面を熱酸化してプレート絶縁用サイドウオールを
形成する際ゲート電極上面・側面及び共通のＳ／Ｄ領域
にＳｉｎ、が新たに形成されないようにしておくことに
より再度ビット線コンタクト用の窓を開けるためのエツ
チングを行う必要はなくゲートの上面・側面のＳｉＯ２
膜が薄くなることはなく、ビット線−ゲート間の絶縁耐
圧の劣化が防止される。
また同時にプレート絶縁用サイドウオールは自己整合的
に形成されるので高密度化が図れる。
に形成されるので高密度化が図れる。
（へ）実施例
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（、）〜（ｆ）は本発明の一実施例のＳＴＣＤＲ
ＡＭセルの製造工程断面図である。同図において特許請
求の範囲の請求項１に記載の耐酸化性絶縁膜はＳｉＮ膜
としである。
ＡＭセルの製造工程断面図である。同図において特許請
求の範囲の請求項１に記載の耐酸化性絶縁膜はＳｉＮ膜
としである。
先ず同図（ａ）に示すように、Ｐ型Ｓｉ基板（１）に通
常のよく知られたＳＴＣＤＲＡＭセルの製造工程により
ＬＤＤ構造のＭＯＳＦＥＴを有するセルを形成する。
常のよく知られたＳＴＣＤＲＡＭセルの製造工程により
ＬＤＤ構造のＭＯＳＦＥＴを有するセルを形成する。
同図（ａ）において、（２）はＮ３型共通のＳ／Ｄ領域
、（３）はＮ＋型型膜Ｓ／Ｄ領域、（４）はフィールド
Ｓｉ占膜、（５）はゲートＳｉＯ２膜、（６）は第１の
ポリシリコン膜からなるゲート電極、（７）はゲート電
極（６）を絶縁するＳ ｘＯ＊膜、（８）は厚さ１５０
人のブロック用第１のＳｉＯ２膜である。
、（３）はＮ＋型型膜Ｓ／Ｄ領域、（４）はフィールド
Ｓｉ占膜、（５）はゲートＳｉＯ２膜、（６）は第１の
ポリシリコン膜からなるゲート電極、（７）はゲート電
極（６）を絶縁するＳ ｘＯ＊膜、（８）は厚さ１５０
人のブロック用第１のＳｉＯ２膜である。
次に同図（ｂ）に示すように、全面に厚さ５００人の酸
化ブロッキング用第１のＳｉＮ膜（９）を形成した後第
１のＳｉＮ膜（９）と第１のＳｉＯ２膜（８）とを選択
的に除去してキャパシタのストレージノードと他のＳ／
Ｄ領域（３）とを接触するための第１の開口部を開ける
。しかる後、全面にストレージノードとなる厚さ３５０
０人の第２のポリシリコン膜（１０）を堆積しイオン注
入によりリンを導入しＮゝ型化する。
化ブロッキング用第１のＳｉＮ膜（９）を形成した後第
１のＳｉＮ膜（９）と第１のＳｉＯ２膜（８）とを選択
的に除去してキャパシタのストレージノードと他のＳ／
Ｄ領域（３）とを接触するための第１の開口部を開ける
。しかる後、全面にストレージノードとなる厚さ３５０
０人の第２のポリシリコン膜（１０）を堆積しイオン注
入によりリンを導入しＮゝ型化する。
次に同図（ｃ）に示すように、上記第２のボリシ」コン
膜（１０）を少なくとも第１の開口部を完全に覆うよう
にパターニングしてストレージノードを形成スる０次に
このストレージノードを完全に覆うように容量絶縁膜と
なる厚さ５０人の第２のＳｉか膜と厚さ５０人の第２の
ＳｉＮ膜を形成する。なお第２のＳｉＮ膜はピンホール
をなくするために、その表面を酸化処理する。
膜（１０）を少なくとも第１の開口部を完全に覆うよう
にパターニングしてストレージノードを形成スる０次に
このストレージノードを完全に覆うように容量絶縁膜と
なる厚さ５０人の第２のＳｉか膜と厚さ５０人の第２の
ＳｉＮ膜を形成する。なお第２のＳｉＮ膜はピンホール
をなくするために、その表面を酸化処理する。
次に全面に厚さ４０００人のプレート電極となる第３の
ポリシリコン膜を堆積しイオン注入によりリンを導入し
Ｎ１型化する。
ポリシリコン膜を堆積しイオン注入によりリンを導入し
Ｎ１型化する。
次に同図（ｄ）に示すように、第３のポリシリコン膜を
パターニングしビット線電極と共通Ｓ／Ｄ領域（２）と
をコンタクトするための第２の開口部（２２）を形成す
る。このとき第２の開口部のサイズはビット線電極がコ
ンタクト可能である限りパターニング精度の最小値まで
狭くすることができる。しかる後全面に層間絶縁膜とな
る厚さ４０００人の第３の５ｉ０ｚ膜（１４）を堆積し
ビット線電極と共通Ｓ／Ｄ領域とをコンタクトするため
の第３の開口部（２３）を形成する。このときこの第３
の開口部（２３）は十分なマスク余裕度をもって開けて
も問題はない。
パターニングしビット線電極と共通Ｓ／Ｄ領域（２）と
をコンタクトするための第２の開口部（２２）を形成す
る。このとき第２の開口部のサイズはビット線電極がコ
ンタクト可能である限りパターニング精度の最小値まで
狭くすることができる。しかる後全面に層間絶縁膜とな
る厚さ４０００人の第３の５ｉ０ｚ膜（１４）を堆積し
ビット線電極と共通Ｓ／Ｄ領域とをコンタクトするため
の第３の開口部（２３）を形成する。このときこの第３
の開口部（２３）は十分なマスク余裕度をもって開けて
も問題はない。
次に同図（ｅ）に示すように、−Ｆ記工程の後、酸化性
雰囲気（ウェット酸素） ｒｆ−１８５０°Ｃ２５分程
度熱処理してプレート電極となる第３のポリシリコン膜
（１３）の側面を酸化してプレート絶縁用サイドウオー
ルとなる第４のＳｉＯ２膜（１７）を厚さ２０００人形
成する。このときゲート電極上面・側面と共通のＳ／Ｄ
領域上面には第１のＳｉＮ膜〈９〉でカバーされている
ので新たなＳｉＯ２膜は形成されない。次に第２の開口
部底面に露出している第１のＳｉＮ膜〈９）と第１のＳ
ｉＯ２膜（８）を工／チング除去するのであるが、第１
のＳｉＯ２膜（８）は厚さが１６０人と薄いのでこれを
エツチングしてもゲート電極北面・側面のＳｉＯ２膜（
７）の厚さはほとんど減少しない。
雰囲気（ウェット酸素） ｒｆ−１８５０°Ｃ２５分程
度熱処理してプレート電極となる第３のポリシリコン膜
（１３）の側面を酸化してプレート絶縁用サイドウオー
ルとなる第４のＳｉＯ２膜（１７）を厚さ２０００人形
成する。このときゲート電極上面・側面と共通のＳ／Ｄ
領域上面には第１のＳｉＮ膜〈９〉でカバーされている
ので新たなＳｉＯ２膜は形成されない。次に第２の開口
部底面に露出している第１のＳｉＮ膜〈９）と第１のＳ
ｉＯ２膜（８）を工／チング除去するのであるが、第１
のＳｉＯ２膜（８）は厚さが１６０人と薄いのでこれを
エツチングしてもゲート電極北面・側面のＳｉＯ２膜（
７）の厚さはほとんど減少しない。
次に全面にビット線電極となる第４のポリシリコン膜（
１６）を堆積し、次いでイオン注入によりリンを導入し
てＮ１型化する。
１６）を堆積し、次いでイオン注入によりリンを導入し
てＮ１型化する。
次に同図（ｆ＞に示すように第４のポリシリコンｍ（１
６）をパターニングしてビット線電極（１６）を形成す
る。しかる後、絶縁用と表面平坦化用のＢＰＳＧ膜（１
８）を形成し表面平坦化のため９５０°Ｃの熱処理でリ
フローする。次に第４の開口部（２４）を形成しポリサ
イドビット線配線電極（１９）を堆積して第４の開口部
を介してビットＢ電極（１６）とコンタクトする。
６）をパターニングしてビット線電極（１６）を形成す
る。しかる後、絶縁用と表面平坦化用のＢＰＳＧ膜（１
８）を形成し表面平坦化のため９５０°Ｃの熱処理でリ
フローする。次に第４の開口部（２４）を形成しポリサ
イドビット線配線電極（１９）を堆積して第４の開口部
を介してビットＢ電極（１６）とコンタクトする。
以上耐酸化性絶縁膜としてＳｉＮ膜を用いたがこれに限
定されるものではない。又不純物のタイプも上記説明と
は逆タイプでも発明の効果は有効である。
定されるものではない。又不純物のタイプも上記説明と
は逆タイプでも発明の効果は有効である。
（ト）発明の効果
以上のように本発明によれは、耐酸化性絶縁膜でゲート
電極上面・側面及び共通のＳ／Ｄ領域をカバーしてプレ
ート絶縁用サイドウオールを形成しているので、ビット
線電極を共通のＳ／Ｄ領域とコンタクトする窓の形成の
ための工・ンチングの際ゲート電極上面・側面の絶縁膜
厚がほとんど減少することがなくビット線電極−ゲート
電極間の絶縁耐圧の劣化が防止できかつプレート絶縁用
サイドウオールを自己整合的に形成しているので半導体
集積回路の高密度化が図れる。
電極上面・側面及び共通のＳ／Ｄ領域をカバーしてプレ
ート絶縁用サイドウオールを形成しているので、ビット
線電極を共通のＳ／Ｄ領域とコンタクトする窓の形成の
ための工・ンチングの際ゲート電極上面・側面の絶縁膜
厚がほとんど減少することがなくビット線電極−ゲート
電極間の絶縁耐圧の劣化が防止できかつプレート絶縁用
サイドウオールを自己整合的に形成しているので半導体
集積回路の高密度化が図れる。
第１図（ａ）〜（ｆ）は本発明の一実施例のＳＴＣＤＲ
ＡＭセルの製造工程断面図、第２図（ａ）〜（ｃ）は従
来例の自己整合ＳＴＣＤＲＡＭセルの製造工程断面図、
第３図は従来例の製造方法による自己整合ＳＴＣＤＲＡ
Ｍセルの問題点説明図である。 （符号の説明） （１）、（１０１）・・・Ｐ型Ｓｉ基板、 （２）、
（１０２）・・・Ｎ＋型共通のＳ／Ｄ領域、 （３）
、 （１０３）・・・Ｎ０型他のＳ／Ｄ領域、 （４）
、 （１０４）・・・フィールドＳｉＯ２膜、（５）。 （１０５）・・・ゲート５ｘｏｔ膜、 （６／１０６）
、 （１０／１１０）、 （１３／１１３）、 （１６
／１１６）・・・第１の９第２の、第３の、第４のポリ
シリコン膜、 （７）、 （１０７）・・・Ｓｉ占膜、
（８７１０８）。 （１１／１１１）、 （１４／１１４）、 （１７／１
５４）・・・第１の、第２の、第３の、第４のＳｉＯ２
膜、 （９）、 （１２）・・・第１の、第２のＳｉＮ
膜、 （２１／１２１ ）、 （２２／１２２）、
（２３／１２３）、 （２４）・・・第１の、第２の、
第３の、第４の開口部、 （１Ｂ／１１８）・・・ＢＰ
ＳＧ膜、 （１９／１１９）・・・ポリサイドビット線
配線寛極、 （１６４）・・・プレート絶縁用サイド
ウオール、 ＲＩＥ・・・反応性イオンエツチング、
１．１．・・・イオンインプランテーション。
ＡＭセルの製造工程断面図、第２図（ａ）〜（ｃ）は従
来例の自己整合ＳＴＣＤＲＡＭセルの製造工程断面図、
第３図は従来例の製造方法による自己整合ＳＴＣＤＲＡ
Ｍセルの問題点説明図である。 （符号の説明） （１）、（１０１）・・・Ｐ型Ｓｉ基板、 （２）、
（１０２）・・・Ｎ＋型共通のＳ／Ｄ領域、 （３）
、 （１０３）・・・Ｎ０型他のＳ／Ｄ領域、 （４）
、 （１０４）・・・フィールドＳｉＯ２膜、（５）。 （１０５）・・・ゲート５ｘｏｔ膜、 （６／１０６）
、 （１０／１１０）、 （１３／１１３）、 （１６
／１１６）・・・第１の９第２の、第３の、第４のポリ
シリコン膜、 （７）、 （１０７）・・・Ｓｉ占膜、
（８７１０８）。 （１１／１１１）、 （１４／１１４）、 （１７／１
５４）・・・第１の、第２の、第３の、第４のＳｉＯ２
膜、 （９）、 （１２）・・・第１の、第２のＳｉＮ
膜、 （２１／１２１ ）、 （２２／１２２）、
（２３／１２３）、 （２４）・・・第１の、第２の、
第３の、第４の開口部、 （１Ｂ／１１８）・・・ＢＰ
ＳＧ膜、 （１９／１１９）・・・ポリサイドビット線
配線寛極、 （１６４）・・・プレート絶縁用サイド
ウオール、 ＲＩＥ・・・反応性イオンエツチング、
１．１．・・・イオンインプランテーション。
Claims (2)
- （１）メモリセルのキャパシタのプレート電極を自己整
合で絶縁する構造を有する半導体装置の製造方法におい
て、 一導電型の半導体基板上に少なくとも側面と上面とがＳ
ｉＯ＿２膜で覆われた第１のポリシリコンからなる一定
の間隔をあけて配置される一対のゲート電極を形成する
工程と、 該一対のゲート電極ではさまれた該半導体基板表面には
他の導電型の共通のＳ／Ｄ領域を該共通のＳ／Ｄ領域と
は該一対のゲート電極に対してそれぞれ反対側の該半導
体基板表面には他の導電型の他のＳ／Ｄ領域を形成する
工程と、 該半導体基板が露出している表面に第１のＳｉＯ＿２膜
を形成する工程と、 全面に耐酸化性絶縁膜を堆積する工程と、 第１の開口部を設け該半導体基板表面の該他のＳ／Ｄ領
域を露出する工程と、 全面に第２のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第１の開口部を覆うように、多くとも該共
通のＳ／Ｄ領域上には延在しないように該第２のポリシ
リコン膜をパターニングしてエッチング除去する工程と
、 該第２のポリシリコン膜を完全に覆うように第２のＳｉ
Ｏ＿２膜とその上に第２のＳｉＮ膜を形成する工程と、 全面に第３のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第２のＳｉＯ＿２膜と第２のＳｉＮ膜とで
完全に覆われた該第２のポリシリコン膜を完全に覆うよ
うに、多くとも該共通のＳ／Ｄ領域上には延在しないよ
うに、該第３のポリシリコン膜をパターニングしてエッ
チング除去し、第２の開口部を設けて前記耐酸化性絶縁
膜を露出する工程と、全面に第３のＳｉＯ＿２膜を堆積
する工程と、少なくとも該一対のゲート電極上の第３の
ポリシリコン膜がそれぞれ露出するように、該第３のＳ
ｉＯ＿２膜をパターニングしてエッチング除去し第３の
開口部を設ける工程と、 該露出した第３のポリシリコン膜を酸化して第４のＳｉ
Ｏ＿２膜を形成する工程と、 該第２の開口部に露出した該耐酸化性絶縁膜と第１のＳ
ｉＯ＿２膜とを除去して、該半導体基板表面の共通のＳ
／Ｄ領域を露出する工程と 全面に第４のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第３の開口部を完全に覆うように、第４の
ポリシリコン膜をパターニングしてエッチング除去する
工程とを含むことを特徴とする半導体装置の製造方法。 - （２）前記耐酸化性絶縁膜をＳｉＮ膜とした請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232808A JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232808A JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281470A true JPH0281470A (ja) | 1990-03-22 |
| JP2740202B2 JP2740202B2 (ja) | 1998-04-15 |
Family
ID=16945090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232808A Expired - Fee Related JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740202B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03151662A (ja) * | 1989-11-08 | 1991-06-27 | Sharp Corp | 半導体装置の製造方法 |
| JPH0462870A (ja) * | 1990-06-25 | 1992-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPH06314775A (ja) * | 1993-04-16 | 1994-11-08 | Hyundai Electron Ind Co Ltd | ダイナミックｒａｍセル及びその製造方法 |
| US5466637A (en) * | 1992-09-09 | 1995-11-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned contact in semiconductor device |
-
1988
- 1988-09-16 JP JP63232808A patent/JP2740202B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03151662A (ja) * | 1989-11-08 | 1991-06-27 | Sharp Corp | 半導体装置の製造方法 |
| JPH0462870A (ja) * | 1990-06-25 | 1992-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5466637A (en) * | 1992-09-09 | 1995-11-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned contact in semiconductor device |
| JPH06314775A (ja) * | 1993-04-16 | 1994-11-08 | Hyundai Electron Ind Co Ltd | ダイナミックｒａｍセル及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740202B2 (ja) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01154551A (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| JPH0296362A (ja) | 半導体装置およびその製造方法 | |
| JPS6012752A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01287956A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0810755B2 (ja) | 半導体メモリの製造方法 | |
| JPH07153853A (ja) | メモリセルのビット線用接触孔の製造方法 | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6156445A (ja) | 半導体装置 | |
| JPH06338594A (ja) | 半導体素子のキャパシター製造方法 | |
| JPH0281470A (ja) | 半導体装置の製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPH07109879B2 (ja) | 超高集積ｄｒａｍ及びその製造方法 | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3190659B2 (ja) | 半導体メモリ及びその製造方法 | |
| JPH02257670A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2550590B2 (ja) | 半導体装置の製造方法 | |
| KR920006754B1 (ko) | 측벽막을 갖는 반도체 장치와 그 제조방법 | |
| JPH11121716A (ja) | 半導体装置及びその製造方法 | |
| JPH0834303B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH05145036A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0336309B2 (ja) | ||
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| JP3233935B2 (ja) | コンデンサ電極とｍｏｓトランジスタのソース／ドレイン領域との間に接触を製造するための方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |