JPH06314775A - ダイナミックｒａｍセル及びその製造方法 - Google Patents

ダイナミックｒａｍセル及びその製造方法

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JPH06314775A
JPH06314775A JP6075971A JP7597194A JPH06314775A JP H06314775 A JPH06314775 A JP H06314775A JP 6075971 A JP6075971 A JP 6075971A JP 7597194 A JP7597194 A JP 7597194A JP H06314775 A JPH06314775 A JP H06314775A
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パク チャンクワング
Yo-Hwan Ko
コー ヨホワン
Seong M Hwang
ホワング ソングミン
Kwang M Roh
ノー クワングミョング
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Abstract

(57)【要約】 【目的】 ダイナミックＲＡＭセルにおいて、ビット線
の短絡のおそれがなく、キャパシタの面積を広く形成す
ることにより、信頼性の高い高集積のダイナミックＲＡ
Ｍセルを従来より少ないステップ数で製造できるように
する。 【構成】 電荷貯蔵電極２４の上に順次に形成される誘
電体膜２５、プレート電極２６で構成される半導体キャ
パシタよりも高い段差で、トランジスタのドレイン領域
（３０ａ）に接続されるビット線２８を有するダイナミ
ックＲＡＭセルにおいて、ドレイン領域（３０ａ）の上
の一定部位に位置するプレート電極２６の所定部位に形
成された酸化膜２９がドレイン領域（３０ａ）に接続さ
れるビット線２８に接して形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電荷貯蔵電極上部にビッ
ト線を形成するダイナミックＲＡＭセル及びその製造方
法に関する。
【０００２】
【従来の技術】ビット線が電荷貯蔵電極上部に形成され
る従来のダイナミックＲＡＭセルを図５を参照して考察
してみれば、１はフィールド酸化膜、２はゲート電極、
２ａはゲート酸化膜、３と７は層間絶縁膜、４は電荷貯
蔵電極、５は誘電体膜、６はプレート電極、８はビット
線、１０ａはドレイン領域、１０はソース領域、１１は
Ｐウエル、１２はシリコン基板を示す。
【０００３】図に示すとおり、従来のダイナミックＲＡ
Ｍセルは、ＭＯＳトランジスタのソース領域１０に一定
大きさの電荷貯蔵電極４をコンタクトさせた後、電荷貯
蔵電極４上に誘電体膜５とプレート電極６を順次に形成
してダイナミックＲＡＭセルのキャパシタを形成した後
に、層間絶縁膜７を全体構造上部に塗布し、その後にド
レイン領域１０ａにビット線８を接続していた。この
際、キャパシタとビット線がつながると素子の誤作動が
発生するため、プレート電極６とビット線８の間に一定
の距離を有していなければならない。
【０００４】しかし、従来のビット線構造のダイナミッ
クＲＡＭセルは、キャパシタ容量確保のためには電荷貯
蔵電極がプレート電極と充分な重なりを有しなければな
らないのにも拘らず、ビット線のコンタクトとプレート
電極の間は互いに短絡されないように工程上一定の間隔
が必要であり、そのために電荷貯蔵電極間の間隔（図面
符号Ａ）が広くなって、セルのキャパシタ面積は小さく
ならざるを得なかった。故に、セルのキャパシタ容量が
小さくなり、その縮小した容量を補充するために、大概
キャパシタ誘電体の厚さを薄くしたり、３次元構造の電
荷貯蔵電極が必要になったりしている。しかし、このよ
うな３次元的構造の電荷貯蔵電極製造方法は、ダイナミ
ックＲＡＭセルの信頼性を低下させることになるし、き
わめて複雑な工程が要求されるという問題もあった。
【０００５】
【発明が解決しようとする課題】本発明は、上記問題点
を解決するために案出したもので、キャパシタのプレー
ト電極とビット線間に絶縁体の役割をしながら貯蔵電極
間の間隔を狭めることができるように、ビット線に隣接
するプレート電極を酸化させることにより、高集積素子
の形成が可能な工程マージンを確保できるダイナミック
ＲＡＭセル及びその製造方法を提供するにその目的があ
る。
【０００６】
【発明の概要】上記目的を達成するために、本発明は、
電荷貯蔵電極の上に順次に形成される誘電体膜とプレー
ト電極とで構成される半導体キャパシタよりも高い段差
で、トランジスタのドレイン領域に接続されるビット線
を有するダイナミックＲＡＭセルにおいて、当該ドレイ
ン領域上の一定部位に位置するプレート電極の所定部位
に形成された酸化膜が、当該ドレイン領域に接続される
ビット線に接して形成されることを特徴とする。
【０００７】さらに、本発明は、半導体キャパシタより
も高い段差を有し、トランジスタのドレイン領域の接続
されるビット線を有するダイナミックＲＡＭセルの製造
方法において、電荷貯蔵電極の上に形成される誘電体膜
の上にポリシリコン膜を蒸着してプレート電極を形成す
るステップと、全体構造の上部に層間絶縁膜を塗布した
後、上記ドレイン領域へ向けてコンタクトホールを形成
するステップと、上記コンタクトホールの形成により露
出されるプレート電極の一部を酸化させて酸化膜を形成
するステップと、上記プレート電極の一部に形成された
酸化膜を残して上記ドレイン領域上に形成された酸化膜
を除去するステップと、上記コンタクトホールを通して
上記ドレイン領域にビット線をコンタクトさせるステッ
プを含んでなることを特徴とする。
【０００８】
【実施例】以下、添付した図１及び図２〜図４を参照し
て本発明を詳細に説明する。図面において、２１はフィ
ールド酸化膜、２２はゲート電極、２２ａはゲート酸化
膜、２３と２７は層間絶縁膜、２４は電荷貯蔵電極、２
５は誘電体膜、２６はプレート電極、２８はビット線、
２９は酸化膜、３０及び３０ａはＮ+のそれぞれソース
領域及びドレイン領域、３１はＰウエル、３２はシリコ
ン基板を示す。
【０００９】まず、図１に示したように、本発明に係る
ダイナミックＲＡＭセルの構造は、電荷貯蔵電極２４の
上に順次に蒸着される誘電体膜２５、プレート電極２６
よりも高い段差で、ＭＯＳＦＥＴのドレイン領域３０ａ
に接続されるビット線２８を有するダイナミックＲＡＭ
セルにおいて、上記ドレイン領域３０ａの上に位置する
プレート電極２６の一部が酸化されて形成される酸化膜
２９が上記ドレイン領域３０ａに接続されるビット線２
８に接して形成されている。
【００１０】次いで、上記本発明の構成に係る製造工程
を図２〜図４を参照して詳細に説明する。
【００１１】まず、図２に示したように、従来のダイナ
ミックＲＡＭセルのように、シリコン基板３２にＰウエ
ル３１、フィールド酸化膜２１、ゲート電極２２、ゲー
ト酸化膜２２ａ、ソース領域３０及びドレイン領域３０
ａを有する一般的なＭＯＳＦＥＴを形成した後、層間絶
縁膜２３を蒸着して平坦化を遂行し、上記ソース領域３
０の上にコンタクトホールを形成してポリシリコン膜を
蒸着した後に所定の大きさにポリシリコン膜をパターン
取りして電荷貯蔵電極２４を形成し、誘電体膜２５とポ
リシリコン膜を蒸着したプレート電極２６を順次に形成
する。
【００１２】次いで、図３に示したように、さらにプレ
ート電極２６の上に、層間絶縁膜２７を形成した後に平
坦化させ、ビット線コンタクトマスクを用いて上記層間
絶縁膜２７、プレート電極２６、誘電体膜２５、層間絶
縁体膜２３をエッチングしてドレイン領域３０ａの上に
ビット線コンタクトホールを形成した後に、６００〜９
００℃程度の温度及び１気圧以上の高い圧力下で湿式酸
化を遂行すると、比較的低いドーピング濃度を有するド
レイン領域３０ａとプレート電極２６で酸化膜が形成さ
れるが、ドレイン領域３０ａの上に形成される酸化膜
は、図に示されていない。そして、このとき、プレート
電極２６に形成される酸化膜２９は、ドレイン領域３０
ａの上に形成される酸化膜に比べて最小限２倍以上に厚
く酸化膜２９が成長するが、それはドレイン領域３０ａ
より高い不純物濃度を有するからである。このようにし
て、酸化膜２９を形成した後に異方性エッチングにより
上記ドレイン領域３０ａに形成される酸化膜だけをエッ
チングして除くと、酸化膜２９が残る。従って、上記酸
化膜２９は、プレート電極２６と以後の工程のステップ
で形成されるビット線２８との間の絶縁体の役割をす
る。
【００１３】最後に、ポリシリコンを蒸着してビット線
２８を形成した状態の断面図を図４に示した。
【００１４】上記本発明は、従来の製造工程のステップ
より少ないステップ数でダイナミックＲＡＭセルを形成
することができるのみならず、プレート電極とビット線
との短絡現象がなく、広い面積を有するキャパシタを形
成することができるので、高集積ダイナミックＲＡＭセ
ルの信頼性向上を来す効果がある。
【図面の簡単な説明】
【図１】 本発明に係るダイナミックＲＡＭセルの断面
図。
【図２】 本発明に係るダイナミックＲＡＭセルの製造
工程の第１段階を示す断面図である。
【図３】 本発明に係るダイナミックＲＡＭセルの製造
工程の第２段階を示す断面図である。
【図４】 本発明に係るダイナミックＲＡＭセルの製造
工程の第３段階を示す断面図である。
【図５】 従来のダイナミックＲＡＭセルの断面図であ
る
【符号の説明】
１…フィールド酸化膜、２…ゲート電極、２ａ…ゲート
酸化膜、３…層間絶縁膜、４…電荷貯蔵電極、５…誘電
体膜、６…プレート電極、７…層間絶縁膜、８…ビット
線、１０…ソース領域、１０ａ…ドレイン領域、１１…
Ｐウエル、１２…シリコン基板、２１…フィールド酸化
膜、２２…ゲート電極、２２ａ…ゲート酸化膜、２３…
層間絶縁膜、２４…電荷貯蔵電極、２５…誘電体膜、２
６…プレート電極、２７…層間絶縁膜、２８…ビット
線、２９…酸化膜、３０…ソース領域、３０ａ…ドレイ
ン領域、３１…Ｐウエル、３２…シリコン基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨホワン コー 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内 (72)発明者 ソングミン ホワング 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内 (72)発明者 クワングミョング ノー 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 電荷貯蔵電極（２４）の上に順次に形成
    される誘電体膜（２５）、プレート電極（２６）で構成
    される半導体キャパシタよりも高い段差で、トランジス
    タのドレイン領域（３０ａ）に接続されるビット線（２
    ８）を有するダイナミックＲＡＭセルにおいて、 上記ドレイン領域（３０ａ）の上の一定部位に位置する
    プレート電極（２６）の所定部位に形成された酸化膜
    （２９）が上記ドレイン領域（３０ａ）に接続されるビ
    ット線（２８）に接して形成されることを特徴とするダ
    イナミックＲＡＭセル。
  2. 【請求項２】 半導体キャパシタよりも高い段差を有
    し、トランジスタのドレイン領域（３０ａ）に接続され
    るビット線（２８）を有するダイナミックＲＡＭセルの
    製造方法において、 電荷貯蔵電極（２４）の上に形成される誘電体膜（２
    ５）の上にポリシリコン膜を蒸着してプレート電極（２
    ６）を形成するステップと、 全体構造の上部に層間絶縁膜（２７）を塗布し、上記ド
    レイン領域（３０ａ）へ向けてコンタクトホールを形成
    するステップと、 上記コンタクトホールの形成により露出されたプレート
    電極（２６）の一部を酸化させて酸化膜（２９）を形成
    するステップと、 上記プレート電極（２６）の一部に酸化膜（２９）を形
    成した際に上記ドレイン領域（３０ａ）の上に形成され
    た酸化膜を除去するステップと、 上記コンタクトホールを通して上記ドレイン領域（３０
    ａ）にビット線（２８をコンタクトさせるステップとを
    含んで成ることを特徴とするダイナミックＲＡＭセルの
    製造方法。
  3. 【請求項３】 上記酸化膜（２９）は、６００〜９００
    ℃の温度範囲で形成されることを特徴とする請求項２に
    記載のダイナミックＲＡＭセルの製造方法。
  4. 【請求項４】 上記酸化膜（２９）は１気圧以上の圧力
    の入力で形成されることを特徴とする請求項２に記載の
    ダイナミックＲＡＭセルの製造方法。
JP6075971A 1993-04-16 1994-04-14 ダイナミックｒａｍセル及びその製造方法 Pending JPH06314775A (ja)

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