JP2797451B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2797451B2 JP2797451B2 JP1154321A JP15432189A JP2797451B2 JP 2797451 B2 JP2797451 B2 JP 2797451B2 JP 1154321 A JP1154321 A JP 1154321A JP 15432189 A JP15432189 A JP 15432189A JP 2797451 B2 JP2797451 B2 JP 2797451B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にスタッ
ク型キャパシタを有する半導体装置の製造方法に関す
る。
ク型キャパシタを有する半導体装置の製造方法に関す
る。
従来、この種のスタックキャパシタは、第３図（ｃ）
に示されるように、ｎ型シリコン基板１上に形成した酸
化膜２と、酸化膜２に形成したコンタクトホール３を通
してｎ型シリコン基板１に接続されたスタック電極４′
と、スタック電極４′を覆うように形成された容量絶縁
膜７と、容量絶縁膜７を覆うように形成された容量多結
晶シリコン層（以下、容量ポリシリコン層と記す）８と
から構成されていた。
に示されるように、ｎ型シリコン基板１上に形成した酸
化膜２と、酸化膜２に形成したコンタクトホール３を通
してｎ型シリコン基板１に接続されたスタック電極４′
と、スタック電極４′を覆うように形成された容量絶縁
膜７と、容量絶縁膜７を覆うように形成された容量多結
晶シリコン層（以下、容量ポリシリコン層と記す）８と
から構成されていた。
この従来技術によるスタックキャパシタでは、ｎ型シ
リコン基板１と容量ポリシリコン層８の間に電位差を与
えると、スタック電極４′上面の周縁部の角部９におい
て、電界は、スタック電極４′上面および側面の平坦部
に比べ、著しい電界集中が起こる。
リコン基板１と容量ポリシリコン層８の間に電位差を与
えると、スタック電極４′上面の周縁部の角部９におい
て、電界は、スタック電極４′上面および側面の平坦部
に比べ、著しい電界集中が起こる。
次にこの従来技術によるスタックキャパシタの製造方
法を第３図（ａ）〜（ｃ）を用いて説明する。ｎ型シリ
コン基板１を熱酸化して酸化膜２を形成する。次にホト
リソグラフィ技術を用いて、所望の位置のｎ型シリコン
基板１が露出するように第３図（ａ）に示すようにコン
タクトホール３を形成する。次にポリシリコン層を全面
に成長させ、これにリンを拡散して導電性を高める。こ
の際一部のリンは、コンタクトホール３部のｎ型シリコ
ン基板１まで到達し、ポリシリコン層とｎ型シリコン基
板１は電気的な接続がなされる。次にこのポリシリコン
層をホトリソグラフィ技術を用いて第３図（ｂ）に示す
ようにパターニングして、スタック電極４′を形成す
る。次に熱酸化を行って、スタック電極４′表面に容量
絶縁膜７を形成する。次に対極となるポリシリコン層を
成長し、リンを拡散して導電性を高め、第３図（ｃ）の
ように所定の形状にパターニングして容量ポリシリコン
層８を形成し、スタックキャパシタを完成する。
法を第３図（ａ）〜（ｃ）を用いて説明する。ｎ型シリ
コン基板１を熱酸化して酸化膜２を形成する。次にホト
リソグラフィ技術を用いて、所望の位置のｎ型シリコン
基板１が露出するように第３図（ａ）に示すようにコン
タクトホール３を形成する。次にポリシリコン層を全面
に成長させ、これにリンを拡散して導電性を高める。こ
の際一部のリンは、コンタクトホール３部のｎ型シリコ
ン基板１まで到達し、ポリシリコン層とｎ型シリコン基
板１は電気的な接続がなされる。次にこのポリシリコン
層をホトリソグラフィ技術を用いて第３図（ｂ）に示す
ようにパターニングして、スタック電極４′を形成す
る。次に熱酸化を行って、スタック電極４′表面に容量
絶縁膜７を形成する。次に対極となるポリシリコン層を
成長し、リンを拡散して導電性を高め、第３図（ｃ）の
ように所定の形状にパターニングして容量ポリシリコン
層８を形成し、スタックキャパシタを完成する。
前述の従来技術によるスタックキャパシタは、シリコ
ン基板１と容量ポリシリコン層８の間に電位差を与えた
場合、スタック電極４′の上面の周縁部の角部９におけ
る電界は、上面あるいは側面の平坦部における電界に比
べると非常に強くなっており、耐圧が劣化し、長期信頼
性が低下するという問題点を有する。
ン基板１と容量ポリシリコン層８の間に電位差を与えた
場合、スタック電極４′の上面の周縁部の角部９におけ
る電界は、上面あるいは側面の平坦部における電界に比
べると非常に強くなっており、耐圧が劣化し、長期信頼
性が低下するという問題点を有する。
本発明の目的は、スタック電極上面の周縁部角部にお
ける電界集中を緩和し、耐圧の向上を可能とする半導体
装置およびその製造方法を提供するものである。
ける電界集中を緩和し、耐圧の向上を可能とする半導体
装置およびその製造方法を提供するものである。
本発明の半導体装置は、上面部と側面部の間に傾斜面
部を有するスタック電極と、スタック電極表面を覆う容
量絶縁膜と、容量絶縁膜を覆う対向電極とを有してい
る。そのため、従来に比べ、スタック電極の周縁部角部
における電界集中が緩和される。
部を有するスタック電極と、スタック電極表面を覆う容
量絶縁膜と、容量絶縁膜を覆う対向電極とを有してい
る。そのため、従来に比べ、スタック電極の周縁部角部
における電界集中が緩和される。
また、本発明の半導体装置の製造方法は、第１のポリ
シリコン層上にパターニングした窒化シリコン膜を形成
する工程と、熱酸化により窒化シリコン膜領域下以外の
ポリシリコン層上に酸化膜を形成する工程と、この酸化
膜を除去する工程と、窒化シリコン膜をマスクとする異
方性エッチングによりポリシリコン層を加工してスタッ
ク電極を形成する工程と、窒化シリコン膜を除去した後
にスタック電極表面に容量絶縁膜を形成する工程と、容
量絶縁膜を覆うように対向電極を形成する工程とを含ん
で構成されている。そのため、あらかじめパターニング
された窒化シリコン膜をスタック電極のパターニング
と、電極上面の傾斜面の形成に利用することができ、工
程数の大幅な増加を招くことなく、耐圧を向上させたス
タックキャパシタを形成できる。
シリコン層上にパターニングした窒化シリコン膜を形成
する工程と、熱酸化により窒化シリコン膜領域下以外の
ポリシリコン層上に酸化膜を形成する工程と、この酸化
膜を除去する工程と、窒化シリコン膜をマスクとする異
方性エッチングによりポリシリコン層を加工してスタッ
ク電極を形成する工程と、窒化シリコン膜を除去した後
にスタック電極表面に容量絶縁膜を形成する工程と、容
量絶縁膜を覆うように対向電極を形成する工程とを含ん
で構成されている。そのため、あらかじめパターニング
された窒化シリコン膜をスタック電極のパターニング
と、電極上面の傾斜面の形成に利用することができ、工
程数の大幅な増加を招くことなく、耐圧を向上させたス
タックキャパシタを形成できる。
次に本発明について図面を参照して説明する。第１図
（ｇ）は本発明の一実施例の縦断面図である。本発明に
よるスタックキャパシタは、ｎ型シリコン基板１上に形
成したコンタクトホール３を有する絶縁酸化膜２と、コ
ンタクトホール３を通してｎ型シリコン基板１に接続さ
れ、かつ上面と側面の間に傾斜面を有するスタック電極
４′と、スタック電極４′表面を覆う容量絶縁膜７と、
容量絶縁膜７を覆う容量ポリシリコン層８とから構成さ
れている。
（ｇ）は本発明の一実施例の縦断面図である。本発明に
よるスタックキャパシタは、ｎ型シリコン基板１上に形
成したコンタクトホール３を有する絶縁酸化膜２と、コ
ンタクトホール３を通してｎ型シリコン基板１に接続さ
れ、かつ上面と側面の間に傾斜面を有するスタック電極
４′と、スタック電極４′表面を覆う容量絶縁膜７と、
容量絶縁膜７を覆う容量ポリシリコン層８とから構成さ
れている。
本発明によるスタックキャパシタでは、ｎ型シリコン
基板１と容量ポリシリコン層８の間に電位差を与えたと
きのスタック電極４′周縁部の角部における電界集中
は、スタック電極３周縁部の傾斜面が上面および側面に
対しそれぞれ鈍角を成すという構造のために、大幅に緩
和される。またスタック電極４′周縁部における容量ポ
リシリコン層８の被覆性も向上する。
基板１と容量ポリシリコン層８の間に電位差を与えたと
きのスタック電極４′周縁部の角部における電界集中
は、スタック電極３周縁部の傾斜面が上面および側面に
対しそれぞれ鈍角を成すという構造のために、大幅に緩
和される。またスタック電極４′周縁部における容量ポ
リシリコン層８の被覆性も向上する。
次に本発明による半導体装置の製造工程の一例を第１
図（ａ）〜（ｇ）を参照して説明する。ｎ型シリコン基
板１を熱酸化して、たとえば厚さ5000Åの酸化膜２を形
成する。次にホトリソグラフィ技術を用いて、第１図
（ａ）に示すように、所望の領域のシリコン基板が露出
するようにコンタクトホール３を形成する。次に厚さ40
00Åのポリシリコン層４を成長させ、これにリンを拡散
して導電性を高める。この際一部のリンは、コンタクト
ホール３部のｎ型シリコン基板１まで到達し、ポリシリ
コン層４とｎ型シリコン基板１は電気的な接続がなされ
る。次に全面に窒化シリコン膜５を厚さ1000Å成長した
後、ホトリソグラフィ技術を用いて第１図（ｂ）のよう
に所期の形状に加工する。次に熱酸化を行い、ポリシリ
コン層４上に酸化膜６を形成する。この際、窒化シリコ
ン膜５の下は酸化が阻止されるが、窒化シリコン膜５の
端部の下は横方向から酸化が進行するので、酸化膜６の
窒化シリコン膜５の下の部分の膜厚は、窒化シリコン膜
５の中心に向かうに従って薄くなる。従って酸化膜６は
第１図（ｃ）に示されたような形状となる。次に第１図
（ｄ）に示すように酸化膜エッチングにより酸化膜６を
除去する。次に第１図（ｅ）のように窒化シリコン膜５
をマスクとしてポリシリコンプラズマエッチングを行
い、スタック電極４′を形成する。次に第１図（ｆ）の
ように窒化膜エッチングにより窒化シリコン膜５を除去
した後、熱酸化を行って、スタック電極４′表面にたと
えば、厚さ150Åの容量絶縁膜７を形成する。次に全面
に厚さ2000Åのポリシリコン層を成長させ、リンを拡散
して導電性を高め、第１図（ｇ）のように所定の形状の
容量ポリシリコン層８を形成し、本発明によるスタック
キャパシタを製造することができる。
図（ａ）〜（ｇ）を参照して説明する。ｎ型シリコン基
板１を熱酸化して、たとえば厚さ5000Åの酸化膜２を形
成する。次にホトリソグラフィ技術を用いて、第１図
（ａ）に示すように、所望の領域のシリコン基板が露出
するようにコンタクトホール３を形成する。次に厚さ40
00Åのポリシリコン層４を成長させ、これにリンを拡散
して導電性を高める。この際一部のリンは、コンタクト
ホール３部のｎ型シリコン基板１まで到達し、ポリシリ
コン層４とｎ型シリコン基板１は電気的な接続がなされ
る。次に全面に窒化シリコン膜５を厚さ1000Å成長した
後、ホトリソグラフィ技術を用いて第１図（ｂ）のよう
に所期の形状に加工する。次に熱酸化を行い、ポリシリ
コン層４上に酸化膜６を形成する。この際、窒化シリコ
ン膜５の下は酸化が阻止されるが、窒化シリコン膜５の
端部の下は横方向から酸化が進行するので、酸化膜６の
窒化シリコン膜５の下の部分の膜厚は、窒化シリコン膜
５の中心に向かうに従って薄くなる。従って酸化膜６は
第１図（ｃ）に示されたような形状となる。次に第１図
（ｄ）に示すように酸化膜エッチングにより酸化膜６を
除去する。次に第１図（ｅ）のように窒化シリコン膜５
をマスクとしてポリシリコンプラズマエッチングを行
い、スタック電極４′を形成する。次に第１図（ｆ）の
ように窒化膜エッチングにより窒化シリコン膜５を除去
した後、熱酸化を行って、スタック電極４′表面にたと
えば、厚さ150Åの容量絶縁膜７を形成する。次に全面
に厚さ2000Åのポリシリコン層を成長させ、リンを拡散
して導電性を高め、第１図（ｇ）のように所定の形状の
容量ポリシリコン層８を形成し、本発明によるスタック
キャパシタを製造することができる。
本発明の特徴は、窒化シリコン膜により、スタック電
極の周縁部の傾斜面の形成と、スタック電極のパターニ
ングが行なわれていることである。そのため、わずかな
工程数の増加のみで、耐圧の高い形状を有するスタック
電極を形成することができる。すなわち、スタック電極
周縁部の角は、すべて鈍角となり、従来のほぼ直角に形
成されていたスタック電極に比べ、電界の集中を抑えら
れる構造となっている。
極の周縁部の傾斜面の形成と、スタック電極のパターニ
ングが行なわれていることである。そのため、わずかな
工程数の増加のみで、耐圧の高い形状を有するスタック
電極を形成することができる。すなわち、スタック電極
周縁部の角は、すべて鈍角となり、従来のほぼ直角に形
成されていたスタック電極に比べ、電界の集中を抑えら
れる構造となっている。
第２図（ｆ）は本発明をダイナミックRAMのセルキャ
パシタに適用した一例を示す縦断面図である。本発明を
適用したダイナミックRAMのセルは、Ｐ型シリコン基板1
1上に形成したフィールド酸化膜12と、ゲート電極14、
ゲート酸化膜13、ｎ型不純物層によるドレイン15および
ソース16から成るトランジスタと、上面と側面の間に、
傾斜面を有するスタック電極19′、スタック電極19′表
面に形成された容量絶縁膜22、および容量絶縁膜22を覆
う容量ポリシリコン層23から成るソース16に接続された
キャパシタと、ドレイン15に接続されたディジット線26
と、層間絶縁のための酸化膜17,24から構成されてい
る。
パシタに適用した一例を示す縦断面図である。本発明を
適用したダイナミックRAMのセルは、Ｐ型シリコン基板1
1上に形成したフィールド酸化膜12と、ゲート電極14、
ゲート酸化膜13、ｎ型不純物層によるドレイン15および
ソース16から成るトランジスタと、上面と側面の間に、
傾斜面を有するスタック電極19′、スタック電極19′表
面に形成された容量絶縁膜22、および容量絶縁膜22を覆
う容量ポリシリコン層23から成るソース16に接続された
キャパシタと、ドレイン15に接続されたディジット線26
と、層間絶縁のための酸化膜17,24から構成されてい
る。
次に、本発明を適用したダイナミックRAMのセルの製
造工程の一例を第２図（ａ）〜（ｆ）を使って説明す
る。Ｐ型シリコン基板11を選択酸化し、6000Åのフィー
ルド酸化膜12を形成する。次に熱酸化を行い、250Åの
ゲート酸化膜13を形成する。ポリシリコンを厚さ4000Å
成長し、ホトリソグラフィ技術用いて、第２図（ａ）に
示すように、ゲート電極14を形成する。次にゲート電極
14を利用したセルファライン方式により、たとえば加速
電圧70KeV、打込み量５×1015cm-3でヒ素をイオン打込
みしてドレイン15、ソース16を形成する。約4000Åの酸
化膜17を成長した後、ホトリソグラフィ技術を用いて、
第２図（ｂ）のようにシリコン基板11が露出するように
コンタクトホール18を形成する。次に厚さ4000Åのポリ
シリコン層19を成長し、これにリンを拡散して導電性を
高める。この際一部のリンは、コンタクトホール18を介
してＰ型シリコン基板11まで到達し、ポリシリコン層19
とＰ型シリコン基板11は電気的に接続される。次に窒化
シリコン膜を1000Å成長した後、ホトリソグラフィ技術
を用いて所期の形状に加工して、第２図（ｃ）のように
窒化シリコン膜20を形成する。次に熱酸化を行ってポリ
シリコン層19上に酸化膜21を形成する。この際、前述の
実施例中で述べたように、酸化膜21の窒化シリコン膜20
下の膜厚は、窒化シリコン膜20の中心に向かうに従って
薄くなる。従って酸化膜21は第２図（ｄ）に示されたよ
うな形状となる。次に酸化膜エッチングにより酸化膜21
を除去する。次に窒化シリコン膜20をマスクとしてポリ
シリコンプラズマエッチングを行い、スタック電極19′
を形成する。次に窒化膜エッチングにより窒化シリコン
膜20を除去する。次に第２図（ｅ）に示すように熱酸化
を行って、スタック電極19′表面に厚さ150Åの容量絶
縁膜22を形成した後、厚さ1500Åのポリシリコン層23を
全面に成長し、リンを拡散して導電性を高める。次にホ
トリソグラフィ技術を用いて、ポリシリコン23を所定の
形状にパターニングして容量ポリシリコン23′を形成す
る。次に層間膜として厚さ4000Åの酸化膜24を成長さ
せ、ホトリソグラフィ技術により、ドレイン15が露出す
るようにコンタクトホール25を形成した後、アルミニウ
ムを約１μｍ成長させる。次にホトリソグラフィ技術を
用いてディジット線26を形成し、第２図（ｆ）に示す構
成が得られる。以上の工程により、本発明を適用したダ
イナミックRAMのセルを製造することができる。
造工程の一例を第２図（ａ）〜（ｆ）を使って説明す
る。Ｐ型シリコン基板11を選択酸化し、6000Åのフィー
ルド酸化膜12を形成する。次に熱酸化を行い、250Åの
ゲート酸化膜13を形成する。ポリシリコンを厚さ4000Å
成長し、ホトリソグラフィ技術用いて、第２図（ａ）に
示すように、ゲート電極14を形成する。次にゲート電極
14を利用したセルファライン方式により、たとえば加速
電圧70KeV、打込み量５×1015cm-3でヒ素をイオン打込
みしてドレイン15、ソース16を形成する。約4000Åの酸
化膜17を成長した後、ホトリソグラフィ技術を用いて、
第２図（ｂ）のようにシリコン基板11が露出するように
コンタクトホール18を形成する。次に厚さ4000Åのポリ
シリコン層19を成長し、これにリンを拡散して導電性を
高める。この際一部のリンは、コンタクトホール18を介
してＰ型シリコン基板11まで到達し、ポリシリコン層19
とＰ型シリコン基板11は電気的に接続される。次に窒化
シリコン膜を1000Å成長した後、ホトリソグラフィ技術
を用いて所期の形状に加工して、第２図（ｃ）のように
窒化シリコン膜20を形成する。次に熱酸化を行ってポリ
シリコン層19上に酸化膜21を形成する。この際、前述の
実施例中で述べたように、酸化膜21の窒化シリコン膜20
下の膜厚は、窒化シリコン膜20の中心に向かうに従って
薄くなる。従って酸化膜21は第２図（ｄ）に示されたよ
うな形状となる。次に酸化膜エッチングにより酸化膜21
を除去する。次に窒化シリコン膜20をマスクとしてポリ
シリコンプラズマエッチングを行い、スタック電極19′
を形成する。次に窒化膜エッチングにより窒化シリコン
膜20を除去する。次に第２図（ｅ）に示すように熱酸化
を行って、スタック電極19′表面に厚さ150Åの容量絶
縁膜22を形成した後、厚さ1500Åのポリシリコン層23を
全面に成長し、リンを拡散して導電性を高める。次にホ
トリソグラフィ技術を用いて、ポリシリコン23を所定の
形状にパターニングして容量ポリシリコン23′を形成す
る。次に層間膜として厚さ4000Åの酸化膜24を成長さ
せ、ホトリソグラフィ技術により、ドレイン15が露出す
るようにコンタクトホール25を形成した後、アルミニウ
ムを約１μｍ成長させる。次にホトリソグラフィ技術を
用いてディジット線26を形成し、第２図（ｆ）に示す構
成が得られる。以上の工程により、本発明を適用したダ
イナミックRAMのセルを製造することができる。
以上説明したように本発明は、スタック電極の上面部
と側面部の間の周縁部に上面部および側面部に対し、そ
れぞれ鈍角を成す様に配置された傾斜面を有する形状と
することにより、スタック電極の上面周縁部の角部にお
ける電界集中を緩和することができるので、耐圧特性が
向上し、高信頼性を有するスタックキャパシタを実現で
きる効果がある。
と側面部の間の周縁部に上面部および側面部に対し、そ
れぞれ鈍角を成す様に配置された傾斜面を有する形状と
することにより、スタック電極の上面周縁部の角部にお
ける電界集中を緩和することができるので、耐圧特性が
向上し、高信頼性を有するスタックキャパシタを実現で
きる効果がある。
また、スタック電極周縁部において、傾斜面が形成さ
れることにより、対向電極の被覆性を向上できる。
れることにより、対向電極の被覆性を向上できる。
第１図（ａ）〜（ｇ）は本発明のスタックキャパシタを
示す製造工程断面図、第２図は本発明のスタックキャパ
シタを適用したダイナミックRAMのセルを示す製造工程
断面図、第３図は従来の構造を有するスタックキャパシ
タを示す製造工程断面図である。 １……ｎ型シリコン基板、2,6,17,21,24……酸化膜、3,
18,25……コンタクトホール、4,19,23……ポリシリコン
層、４′,19′……スタック電極、5,20……窒化シリコ
ン膜、7,22……容量絶縁膜、8,23′……容量ポリシリコ
ン層、９……角部、11……Ｐ型シリコン基板、12……フ
ィールド酸化膜、13……ゲート酸化膜、14……ゲート電
極、15……ドレイン、16……ソース、26……ディジット
線。
示す製造工程断面図、第２図は本発明のスタックキャパ
シタを適用したダイナミックRAMのセルを示す製造工程
断面図、第３図は従来の構造を有するスタックキャパシ
タを示す製造工程断面図である。 １……ｎ型シリコン基板、2,6,17,21,24……酸化膜、3,
18,25……コンタクトホール、4,19,23……ポリシリコン
層、４′,19′……スタック電極、5,20……窒化シリコ
ン膜、7,22……容量絶縁膜、8,23′……容量ポリシリコ
ン層、９……角部、11……Ｐ型シリコン基板、12……フ
ィールド酸化膜、13……ゲート酸化膜、14……ゲート電
極、15……ドレイン、16……ソース、26……ディジット
線。
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、
該絶縁膜にコンタクトホールを形成する工程と、該コン
タクトホールを含む該絶縁膜上に第１の多結晶シリコン
層を成長する工程と、該第１の多結晶シリコン層上に窒
化シリコン層を成長する工程と、前記コンタクトホール
上を含む所定の領域の窒化シリコン膜を残して窒化シリ
コン膜を除去する工程と、前記第１の多結晶シリコン層
を熱酸化し、酸化膜を形成する工程と、該酸化膜を除去
する工程と、前記窒化シリコン膜をマスクし、前記第１
の多結晶シリコンに異方性エッチングを施し、第１の電
極を形成する工程と、前記窒化シリコン膜を除去する工
程と、前記第１の電極表面を酸化し、容量絶縁膜を形成
する工程と、該容量絶縁膜を覆うように第２の多結晶シ
リコン層を成長させる工程と、該第２の多結晶シリコン
を所定の形状にパターニングし、第２の電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154321A JP2797451B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154321A JP2797451B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319268A JPH0319268A (ja) | 1991-01-28 |
| JP2797451B2 true JP2797451B2 (ja) | 1998-09-17 |
Family
ID=15581582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154321A Expired - Lifetime JP2797451B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797451B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114711A (ja) * | 1991-10-23 | 1993-05-07 | Fujitsu Ltd | 蓄積容量の形成方法 |
| US6873326B2 (en) | 2000-04-28 | 2005-03-29 | Nakano Seisakusho Co., Ltd. | Tolerance display system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196950A (ja) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02291162A (ja) * | 1989-04-29 | 1990-11-30 | Fujitsu Ltd | 半導体メモリの製造方法 |
-
1989
- 1989-06-15 JP JP1154321A patent/JP2797451B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319268A (ja) | 1991-01-28 |
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