JPH05114711A - 蓄積容量の形成方法 - Google Patents
蓄積容量の形成方法Info
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- JPH05114711A JPH05114711A JP3274395A JP27439591A JPH05114711A JP H05114711 A JPH05114711 A JP H05114711A JP 3274395 A JP3274395 A JP 3274395A JP 27439591 A JP27439591 A JP 27439591A JP H05114711 A JPH05114711 A JP H05114711A
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Abstract
(57)【要約】
【目的】 蓄積容量の形成方法に関し，耐圧が高く容量
の大きいメモリセル蓄積容量の形成方法を目的とする。 【構成】 半導体基板１上に形成された絶縁層５に拡散
領域２を露出する開孔を形成し, 次いで，全面に第１の
導電膜とスペーサ膜７をこの順に堆積した後，マスクを
用いてスペーサ膜７を等方的に選択エッチングしマスク
の下面を一部露出させ，次いで，そのマスクをマスクに
して第１の導電膜を異方的にエッチングし下部電極を形
成し，次いで，そのマスクを除去した後スペーサ膜７を
マスクにして下部電極の端部をエッチングして端部に丸
みのついた下部電極6bを形成し, 次いで，スペーサ膜７
を除去して全面に蓄積容量絶縁膜９と第２の導電膜10を
この順に堆積し, マスクを用いて第２の導電膜10と蓄積
容量絶縁膜９をエッチングし，少なくとも端部に丸みの
ついた下部電極6b全面を覆う蓄積容量絶縁膜９と上部電
極10a を形成する工程を有するように構成する。
の大きいメモリセル蓄積容量の形成方法を目的とする。 【構成】 半導体基板１上に形成された絶縁層５に拡散
領域２を露出する開孔を形成し, 次いで，全面に第１の
導電膜とスペーサ膜７をこの順に堆積した後，マスクを
用いてスペーサ膜７を等方的に選択エッチングしマスク
の下面を一部露出させ，次いで，そのマスクをマスクに
して第１の導電膜を異方的にエッチングし下部電極を形
成し，次いで，そのマスクを除去した後スペーサ膜７を
マスクにして下部電極の端部をエッチングして端部に丸
みのついた下部電極6bを形成し, 次いで，スペーサ膜７
を除去して全面に蓄積容量絶縁膜９と第２の導電膜10を
この順に堆積し, マスクを用いて第２の導電膜10と蓄積
容量絶縁膜９をエッチングし，少なくとも端部に丸みの
ついた下部電極6b全面を覆う蓄積容量絶縁膜９と上部電
極10a を形成する工程を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は蓄積容量及びその形成方
法に係り，特に，メモリセル蓄積容量及びその形成方法
に関する。
法に係り，特に，メモリセル蓄積容量及びその形成方法
に関する。
【０００２】ＤＲＡＭセルは転送トランジスタとそれに
接続する蓄積容量を含む。蓄積容量の容量値はソフトエ
ラーに対する耐性から下限値が決まり，それは２５ｆＦ
（フェムトファラッド）程度である。素子の微細化が進
む中で蓄積容量を大きくするためには蓄積容量絶縁膜を
できるだけ薄く形成することが必要となる。
接続する蓄積容量を含む。蓄積容量の容量値はソフトエ
ラーに対する耐性から下限値が決まり，それは２５ｆＦ
（フェムトファラッド）程度である。素子の微細化が進
む中で蓄積容量を大きくするためには蓄積容量絶縁膜を
できるだけ薄く形成することが必要となる。
【０００３】一方，蓄積容量絶縁膜を薄くすると耐圧が
下がるという問題がある。
下がるという問題がある。
【０００４】
【従来の技術】蓄積容量は通常蓄積容量絶縁膜を挟んで
下部電極と上部電極が対向する構造になっており，蓄積
容量を大きくするために蓄積電極の面積を大きくする方
向と絶縁膜の厚さを小さくする方向がある。
下部電極と上部電極が対向する構造になっており，蓄積
容量を大きくするために蓄積電極の面積を大きくする方
向と絶縁膜の厚さを小さくする方向がある。
【０００５】ところで，絶縁膜の厚さが小さくなるにつ
れて耐圧が蓄積電極の構造に敏感になってくる。具体的
には蓄積電極の形状に角張った部分が存在すると，その
部分に電界集中が起こり，蓄積容量絶縁膜の絶縁耐圧が
劣化してしまう。
れて耐圧が蓄積電極の構造に敏感になってくる。具体的
には蓄積電極の形状に角張った部分が存在すると，その
部分に電界集中が起こり，蓄積容量絶縁膜の絶縁耐圧が
劣化してしまう。
【０００６】そこで，蓄積電極パターン形成後にＡｒを
用いるプラズマエッチングにより角張った部分を除去
し，丸めることが行われる。図５(a) 〜(d) はこのよう
な蓄積容量形成の従来例を示す工程順断面図である。以
下, これらの図を参照しながら, 従来例について説明す
る。
用いるプラズマエッチングにより角張った部分を除去
し，丸めることが行われる。図５(a) 〜(d) はこのよう
な蓄積容量形成の従来例を示す工程順断面図である。以
下, これらの図を参照しながら, 従来例について説明す
る。
【０００７】図５(a) 参照 Ｓｉ基板１に不純物拡散領域（ソース・ドレイン）２が
形成され，Ｓｉ基板１上にゲート絶縁膜３を介してゲー
ト電極４が形成されている。全面を覆う絶縁層として例
えばＳｉＯ2 層５を形成し，マスクを用いて不純物拡散
領域２にコンタクト窓を形成する。
形成され，Ｓｉ基板１上にゲート絶縁膜３を介してゲー
ト電極４が形成されている。全面を覆う絶縁層として例
えばＳｉＯ2 層５を形成し，マスクを用いて不純物拡散
領域２にコンタクト窓を形成する。
【０００８】全面に下部電極となる導電膜として例えば
ポリＳｉ膜６を堆積する。 図５(b) 参照 マスクを用いてポリＳｉ膜６をエッチングし，下部電極
6aを形成する。
ポリＳｉ膜６を堆積する。 図５(b) 参照 マスクを用いてポリＳｉ膜６をエッチングし，下部電極
6aを形成する。
【０００９】図５(c) 参照 Ａｒを用いるプラズマエッチングにより下部電極6a表面
をエッチングすると，下部電極6aの端部の角張った部分
が多くエッチングされて，端部に丸みのついた下部電極
(6b)が形成される。
をエッチングすると，下部電極6aの端部の角張った部分
が多くエッチングされて，端部に丸みのついた下部電極
(6b)が形成される。
【００１０】図５(d) 参照 全面に蓄積容量絶縁膜となる窒化シリコン膜９及び上部
電極となるポリＳｉ膜10を連続して堆積する。マスクを
用いてポリＳｉ膜10と窒化シリコン膜９をエッチング
し，蓄積容量絶縁膜９，上部電極10a を形成する。
電極となるポリＳｉ膜10を連続して堆積する。マスクを
用いてポリＳｉ膜10と窒化シリコン膜９をエッチング
し，蓄積容量絶縁膜９，上部電極10a を形成する。
【００１１】蓄積容量絶縁膜９と上部電極10a は，少な
くとも端部に丸みのついた下部電極6b全面を覆うように
形成する。上述の従来例は，下部電極6aの端部の角張っ
た部分が多くエッチングされて，端部に丸みのついた下
部電極(6b)が形成され，そのためその部分の電界集中は
避けられるのであるが，一方，下部電極6aのコンタクト
窓上部の曲がりの部分も多くエッチングされて薄くな
り，また，下部電極6a表面がＡｒプラズマに曝されて粗
くなり，次の蓄積容量絶縁膜形成で均一な厚さで膜質の
良好な絶縁膜が得られないという問題がある。
くとも端部に丸みのついた下部電極6b全面を覆うように
形成する。上述の従来例は，下部電極6aの端部の角張っ
た部分が多くエッチングされて，端部に丸みのついた下
部電極(6b)が形成され，そのためその部分の電界集中は
避けられるのであるが，一方，下部電極6aのコンタクト
窓上部の曲がりの部分も多くエッチングされて薄くな
り，また，下部電極6a表面がＡｒプラズマに曝されて粗
くなり，次の蓄積容量絶縁膜形成で均一な厚さで膜質の
良好な絶縁膜が得られないという問題がある。
【００１２】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，端部に丸みのついた下部電極を形成しかつ表面を
荒らさず均一な厚さとなるようにし，容量も耐圧も大き
い蓄積容量を形成する方法を提供することを目的とす
る。
鑑み，端部に丸みのついた下部電極を形成しかつ表面を
荒らさず均一な厚さとなるようにし，容量も耐圧も大き
い蓄積容量を形成する方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】図１(a) 〜(c) は第１の
実施例を示す工程順断面図（その１），図２(d) 〜(f)
は第１の実施例を示す工程順断面図（その２），図３
(a) 〜(c) は第２の実施例を示す工程順断面図（その
１），図４(d) 〜(f) は第２の実施例を示す工程順断面
図（その２）である。
実施例を示す工程順断面図（その１），図２(d) 〜(f)
は第１の実施例を示す工程順断面図（その２），図３
(a) 〜(c) は第２の実施例を示す工程順断面図（その
１），図４(d) 〜(f) は第２の実施例を示す工程順断面
図（その２）である。
【００１４】上記課題は，半導体基板１上に形成された
絶縁層５に拡散領域２を露出する開孔を形成し, 次い
で，全面に第１の導電膜６とスペーサ膜７をこの順に堆
積した後，マスク８を用いて該スペーサ膜７を等方的に
選択エッチングし該マスク８の下面を一部露出させ，次
いで，該マスク８をマスクにして該第１の導電膜６を異
方的にエッチングし下部電極6aを形成し，次いで，該マ
スク８を除去した後該スペーサ膜７をマスクにして該下
部電極6aの端部をエッチングして端部に丸みのついた下
部電極6bを形成し, 次いで，該スペーサ膜７を除去して
全面に蓄積容量絶縁膜９と第２の導電膜10をこの順に堆
積し, マスクを用いて該第２の導電膜10と該蓄積容量絶
縁膜９をエッチングし，少なくとも該端部に丸みのつい
た下部電極6b全面を覆う蓄積容量絶縁膜９と上部電極10
a を形成する工程を有し, 該端部に丸みのついた下部電
極6bと該蓄積容量絶縁膜９と該上部電極10a からなる蓄
積容量を形成する蓄積容量の形成方法によって解決され
る。
絶縁層５に拡散領域２を露出する開孔を形成し, 次い
で，全面に第１の導電膜６とスペーサ膜７をこの順に堆
積した後，マスク８を用いて該スペーサ膜７を等方的に
選択エッチングし該マスク８の下面を一部露出させ，次
いで，該マスク８をマスクにして該第１の導電膜６を異
方的にエッチングし下部電極6aを形成し，次いで，該マ
スク８を除去した後該スペーサ膜７をマスクにして該下
部電極6aの端部をエッチングして端部に丸みのついた下
部電極6bを形成し, 次いで，該スペーサ膜７を除去して
全面に蓄積容量絶縁膜９と第２の導電膜10をこの順に堆
積し, マスクを用いて該第２の導電膜10と該蓄積容量絶
縁膜９をエッチングし，少なくとも該端部に丸みのつい
た下部電極6b全面を覆う蓄積容量絶縁膜９と上部電極10
a を形成する工程を有し, 該端部に丸みのついた下部電
極6bと該蓄積容量絶縁膜９と該上部電極10a からなる蓄
積容量を形成する蓄積容量の形成方法によって解決され
る。
【００１５】また，半導体基板１上に形成された絶縁層
５に拡散領域２を露出する開孔を形成し, 次いで，全面
に第１の導電膜６を堆積した後，マスク８を用いて該第
１の導電膜６をエッチングして下部電極6aを形成し，次
いで，該マスク８を一部アッシングすることにより該下
部電極6aの端部を露出させた後，該マスク８をマスクに
して該下部電極6aの端部をエッチングして端部に丸みの
ついた下部電極6bを形成し，次いで，マスク８を除去し
て全面に蓄積容量絶縁膜９と第２の導電膜10をこの順に
堆積し, マスクを用いて該第２の導電膜10と該蓄積容量
絶縁膜９をエッチングし，少なくとも該端部に丸みのつ
いた下部電極6b全面を覆う蓄積容量絶縁膜９と上部電極
10a を形成する工程を有し, 該端部に丸みのついた下部
電極6bと該蓄積容量絶縁膜９と該上部電極10a からなる
蓄積容量を形成する蓄積容量の形成方法によって解決さ
れる。
５に拡散領域２を露出する開孔を形成し, 次いで，全面
に第１の導電膜６を堆積した後，マスク８を用いて該第
１の導電膜６をエッチングして下部電極6aを形成し，次
いで，該マスク８を一部アッシングすることにより該下
部電極6aの端部を露出させた後，該マスク８をマスクに
して該下部電極6aの端部をエッチングして端部に丸みの
ついた下部電極6bを形成し，次いで，マスク８を除去し
て全面に蓄積容量絶縁膜９と第２の導電膜10をこの順に
堆積し, マスクを用いて該第２の導電膜10と該蓄積容量
絶縁膜９をエッチングし，少なくとも該端部に丸みのつ
いた下部電極6b全面を覆う蓄積容量絶縁膜９と上部電極
10a を形成する工程を有し, 該端部に丸みのついた下部
電極6bと該蓄積容量絶縁膜９と該上部電極10a からなる
蓄積容量を形成する蓄積容量の形成方法によって解決さ
れる。
【００１６】
【作用】本発明では丸みのついた下部電極6bを形成する
から，電界集中による絶縁耐圧低下を防ぐことができ
る。また，下部電極6aの端部をエッチングして端部に丸
みのついた下部電極6bを形成する時，下部電極6aの表面
は大部分スペーサ膜７またはマスク８で覆われているの
で，下部電極6aの表面は大部分はエッチングにより荒ら
されることがなく均一な厚さに保たれる。
から，電界集中による絶縁耐圧低下を防ぐことができ
る。また，下部電極6aの端部をエッチングして端部に丸
みのついた下部電極6bを形成する時，下部電極6aの表面
は大部分スペーサ膜７またはマスク８で覆われているの
で，下部電極6aの表面は大部分はエッチングにより荒ら
されることがなく均一な厚さに保たれる。
【００１７】したがって，下部電極6aの上に欠陥のない
良好な膜質の均一な厚さの蓄積容量絶縁膜９を成長する
ことができる。
良好な膜質の均一な厚さの蓄積容量絶縁膜９を成長する
ことができる。
【００１８】
【実施例】図１(a) 〜(c) は第１の実施例を示す工程順
断面図（その１），図２(d) 〜(f) は第１の実施例を示
す工程順断面図（その２）であり，以下，これらの図を
参照しながら第１の実施例について説明する。
断面図（その１），図２(d) 〜(f) は第１の実施例を示
す工程順断面図（その２）であり，以下，これらの図を
参照しながら第１の実施例について説明する。
【００１９】図１(a) 参照 Ｓｉ基板１上にゲート絶縁膜３，ゲート電極４を形成
し，ゲート電極４をマスクにしてＳｉ基板１に不純物を
イオン注入して拡散領域（ソース・ドレイン）２を形成
する。
し，ゲート電極４をマスクにしてＳｉ基板１に不純物を
イオン注入して拡散領域（ソース・ドレイン）２を形成
する。
【００２０】全面にＳｉＯ2 層５を堆積し，拡散領域２
にコンタクト窓となる開孔を形成する。次いで，ＣＶＤ
法により全面に厚さ2000ÅのポリＳｉ膜６，厚さ 200Å
の窒化シリコン膜７を連続堆積する。ポリＳｉ膜６は下
部電極となり，窒化シリコン膜７はスペーサ膜となるも
のである。
にコンタクト窓となる開孔を形成する。次いで，ＣＶＤ
法により全面に厚さ2000ÅのポリＳｉ膜６，厚さ 200Å
の窒化シリコン膜７を連続堆積する。ポリＳｉ膜６は下
部電極となり，窒化シリコン膜７はスペーサ膜となるも
のである。
【００２１】図１(b) 参照 窒化シリコン膜７上にレジストを塗布し，蓄積容量を形
成するためのレジストマスク８をパターニングする。レ
ジストマスク８をマスクにして，窒化シリコン膜７を等
方的に選択エッチングする。エッチングの条件は，例え
ば流量５０SCCMのＣＦ4 と流量５０SCCMのＣＨＦ3 の混
合ガスにより，圧力 0.4Torr, ＲＦパワー 300Ｗでプラ
ズマエッチングを行う。
成するためのレジストマスク８をパターニングする。レ
ジストマスク８をマスクにして，窒化シリコン膜７を等
方的に選択エッチングする。エッチングの条件は，例え
ば流量５０SCCMのＣＦ4 と流量５０SCCMのＣＨＦ3 の混
合ガスにより，圧力 0.4Torr, ＲＦパワー 300Ｗでプラ
ズマエッチングを行う。
【００２２】窒化シリコン膜７は除去され，レジストマ
スク８下の窒化シリコン膜７も一部除去され，レジスト
マスク８下面が一部現れる凹部が形成される。 図１(c) 参照 レジストマスク８をマスクにして，ポリＳｉ膜６の異方
性エッチングを行う。エッチングの条件は，例えばＥＣ
Ｒ（電子サイクロトロン共鳴）によりＣｌ2ガス流量100
SCCM，圧力１０-3Torr, μ波パワー２ｋＷでプラズマ
エッチングを行う。このようにして，下部電極6aが形成
される。
スク８下の窒化シリコン膜７も一部除去され，レジスト
マスク８下面が一部現れる凹部が形成される。 図１(c) 参照 レジストマスク８をマスクにして，ポリＳｉ膜６の異方
性エッチングを行う。エッチングの条件は，例えばＥＣ
Ｒ（電子サイクロトロン共鳴）によりＣｌ2ガス流量100
SCCM，圧力１０-3Torr, μ波パワー２ｋＷでプラズマ
エッチングを行う。このようにして，下部電極6aが形成
される。
【００２３】図２(d) 参照 レジストマスク８をアッシングして除去する。次いで，
Ａｒガスを用いるＲＩＥ（反応性イオンエッチング）に
より，窒化シリコン膜７をマスクにして下部電極6aの端
部の露出している部分をエッチングする。エッチングの
条件は，例えばＡｒガス流量５０SCCM，圧力 0.1Torr,
ＲＦパワー 800Ｗである。
Ａｒガスを用いるＲＩＥ（反応性イオンエッチング）に
より，窒化シリコン膜７をマスクにして下部電極6aの端
部の露出している部分をエッチングする。エッチングの
条件は，例えばＡｒガス流量５０SCCM，圧力 0.1Torr,
ＲＦパワー 800Ｗである。
【００２４】下部電極6aの端部は丸まり，端部に丸みの
ついた下部電極6bが形成される。 図２(e) 参照 窒化シリコン膜７を煮沸りん酸でエッチングして除去す
る。
ついた下部電極6bが形成される。 図２(e) 参照 窒化シリコン膜７を煮沸りん酸でエッチングして除去す
る。
【００２５】次いで，ＣＶＤ法により全面に厚さ７０Å
の窒化シリコン膜９を堆積した後，900 ℃のウエット酸
素雰囲気に曝して表面を酸化する。次いで，ＣＶＤ法に
より全面に厚さ1500ÅのポリＳｉ膜10を堆積する。窒化
シリコン膜９は蓄積容量絶縁膜となり，ポリＳｉ膜10は
上部電極となるものである。
の窒化シリコン膜９を堆積した後，900 ℃のウエット酸
素雰囲気に曝して表面を酸化する。次いで，ＣＶＤ法に
より全面に厚さ1500ÅのポリＳｉ膜10を堆積する。窒化
シリコン膜９は蓄積容量絶縁膜となり，ポリＳｉ膜10は
上部電極となるものである。
【００２６】図２(f) 参照 ポリＳｉ膜10上にマスクを形成し（図示せず），そのマ
スクをマスクにしてポリＳｉ膜10及び窒化シリコン膜９
をエッチングし，上部電極10a及び蓄積容量絶縁膜９を
形成する。上部電極10a 及び蓄積容量絶縁膜９は少なく
とも丸みのついた下部電極6b全面を覆うように形成す
る。
スクをマスクにしてポリＳｉ膜10及び窒化シリコン膜９
をエッチングし，上部電極10a及び蓄積容量絶縁膜９を
形成する。上部電極10a 及び蓄積容量絶縁膜９は少なく
とも丸みのついた下部電極6b全面を覆うように形成す
る。
【００２７】このようにして，電界集中が生ぜずかつ膜
質のよい均一な厚さの蓄積容量絶縁膜９を有する蓄積容
量が形成できた。次に，第２の実施例について説明す
る。
質のよい均一な厚さの蓄積容量絶縁膜９を有する蓄積容
量が形成できた。次に，第２の実施例について説明す
る。
【００２８】図３(a) 〜(c) は第２の実施例を示す工程
順断面図（その１），図４(d) 〜(f) は第２の実施例を
示す工程順断面図（その２）であり，以下，これらの図
を参照しながら第２の実施例について説明する。
順断面図（その１），図４(d) 〜(f) は第２の実施例を
示す工程順断面図（その２）であり，以下，これらの図
を参照しながら第２の実施例について説明する。
【００２９】図３(a) 参照 Ｓｉ基板１上にゲート絶縁膜３，ゲート電極４を形成
し，ゲート電極４をマスクにしてＳｉ基板１に不純物を
イオン注入して拡散領域（ソース・ドレイン）２を形成
する。
し，ゲート電極４をマスクにしてＳｉ基板１に不純物を
イオン注入して拡散領域（ソース・ドレイン）２を形成
する。
【００３０】全面にＳｉＯ2 層５を堆積し，拡散領域２
にコンタクト窓となる開孔を形成する。次いで，ＣＶＤ
法により全面に厚さ2000ÅのポリＳｉ膜６を堆積する。
ポリＳｉ膜６は下部電極となるものである。
にコンタクト窓となる開孔を形成する。次いで，ＣＶＤ
法により全面に厚さ2000ÅのポリＳｉ膜６を堆積する。
ポリＳｉ膜６は下部電極となるものである。
【００３１】図３(b) 参照 ポリＳｉ膜６上にレジストを塗布し，それをパターニン
グしてレジストマスク８を形成する。レジストマスク８
をマスクにして，ポリＳｉ膜６の異方性エッチングを行
う。エッチングの条件は，例えばＥＣＲ（電子サイクロ
トロン共鳴）によりＣｌ2 ガス流量100 SCCM，圧力１０
-3Torr, μ波パワー２ｋＷでプラズマエッチングを行
う。このようにして，下部電極6aが形成される。
グしてレジストマスク８を形成する。レジストマスク８
をマスクにして，ポリＳｉ膜６の異方性エッチングを行
う。エッチングの条件は，例えばＥＣＲ（電子サイクロ
トロン共鳴）によりＣｌ2 ガス流量100 SCCM，圧力１０
-3Torr, μ波パワー２ｋＷでプラズマエッチングを行
う。このようにして，下部電極6aが形成される。
【００３２】図３(c) 参照 レジストマスク８の一部をアッシングして除去する。レ
ジストマスク８の端部が多くアッシングされ，レジスト
マスク８の端部には丸みがつき，端部に丸みのついたレ
ジストマスク8aが形成され，かつ下部電極6aの端部が一
部露出する。
ジストマスク８の端部が多くアッシングされ，レジスト
マスク８の端部には丸みがつき，端部に丸みのついたレ
ジストマスク8aが形成され，かつ下部電極6aの端部が一
部露出する。
【００３３】図４(d) 参照 次いで，Ａｒガスを用いるＲＩＥ（反応性イオンエッチ
ング）により，レジストマスク８をマスクにして下部電
極6aの端部の露出している部分をエッチングする。エッ
チングの条件は，例えばＡｒ流量５０SCCM，圧力 0.1To
rr, ＲＦパワー800Ｗである。
ング）により，レジストマスク８をマスクにして下部電
極6aの端部の露出している部分をエッチングする。エッ
チングの条件は，例えばＡｒ流量５０SCCM，圧力 0.1To
rr, ＲＦパワー800Ｗである。
【００３４】下部電極6aの端部は丸まり，端部に丸みの
ついた下部電極6bが形成される。 図４(e) 参照 端部に丸みのついたレジストマスク8aをアッシングして
完全に除去する。次いで，ＣＶＤ法により全面に厚さ７
０Åの窒化シリコン膜９を堆積し，900 ℃のウエット酸
素雰囲気に曝して表面を酸化する。次いで，ＣＶＤ法に
より全面に厚さ1500ÅのポリＳｉ膜10を連続堆積する。
窒化シリコン膜９は蓄積容量絶縁膜となり，ポリＳｉ膜
10は上部電極となるものである。
ついた下部電極6bが形成される。 図４(e) 参照 端部に丸みのついたレジストマスク8aをアッシングして
完全に除去する。次いで，ＣＶＤ法により全面に厚さ７
０Åの窒化シリコン膜９を堆積し，900 ℃のウエット酸
素雰囲気に曝して表面を酸化する。次いで，ＣＶＤ法に
より全面に厚さ1500ÅのポリＳｉ膜10を連続堆積する。
窒化シリコン膜９は蓄積容量絶縁膜となり，ポリＳｉ膜
10は上部電極となるものである。
【００３５】図４(f) 参照 この図は第１の実施例の図２(f) と同じであり, 工程も
同じであるので説明は省略する。
同じであるので説明は省略する。
【００３６】この場合も，電界集中が生ぜずかつ膜質の
よい均一な厚さの蓄積容量絶縁膜９を有する蓄積容量が
形成できた。
よい均一な厚さの蓄積容量絶縁膜９を有する蓄積容量が
形成できた。
【００３７】
【発明の効果】以上説明したように，本発明によれば，
下部電極の端部に丸みを形成することにより，電界集中
による絶縁破壊を避け，かつ膜質の良好な均一な厚さの
蓄積容量絶縁膜を形成することができ，良好なメモリセ
ル蓄積容量を提供することができる。
下部電極の端部に丸みを形成することにより，電界集中
による絶縁破壊を避け，かつ膜質の良好な均一な厚さの
蓄積容量絶縁膜を形成することができ，良好なメモリセ
ル蓄積容量を提供することができる。
【００３８】本発明は半導体デバイスの高集積化，高速
化に寄与するものである。
化に寄与するものである。
【図１】(a) 〜(c) は第１の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図２】(d) 〜(f) は第１の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図３】(a) 〜(c) は第２の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図４】(d) 〜(f) は第２の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図５】(a) 〜(d) は従来例を示す工程順断面図であ
る。
る。
１は半導体基板であってＳｉ基板 ２は拡散領域であり不純物拡散領域であってソース・ド
レイン ３はゲート絶縁膜 ４はゲート電極 ５は絶縁層であってＳｉＯ2 層 ６は第１の導電膜であってポリＳｉ膜 6aはポリＳｉ膜であって下部電極 6bは端部に丸みのついた下部電極 ７はスペーサ膜であって窒化シリコン膜 ８はマスクであってレジストマスク 8aは端部に丸みのついたレジストマスク ９は蓄積容量絶縁膜であって窒化シリコン膜 10は第２の導電膜であってポリＳｉ膜 10a はポリＳｉ膜であって上部電極
レイン ３はゲート絶縁膜 ４はゲート電極 ５は絶縁層であってＳｉＯ2 層 ６は第１の導電膜であってポリＳｉ膜 6aはポリＳｉ膜であって下部電極 6bは端部に丸みのついた下部電極 ７はスペーサ膜であって窒化シリコン膜 ８はマスクであってレジストマスク 8aは端部に丸みのついたレジストマスク ９は蓄積容量絶縁膜であって窒化シリコン膜 10は第２の導電膜であってポリＳｉ膜 10a はポリＳｉ膜であって上部電極
Claims (2)
- 【請求項１】 半導体基板(1) 上に形成された絶縁層
(5) に拡散領域(2) を露出する開孔を形成し, 次いで，全面に第１の導電膜(6) とスペーサ膜(7) をこ
の順に堆積した後，マスク(8) を用いて該スペーサ膜
(7) を等方的に選択エッチングし該マスク(8) の下面を
一部露出させ， 次いで，該マスク(8) をマスクにして該第１の導電膜
(6) を異方的にエッチングし下部電極(6a)を形成し， 次いで，該マスク(8) を除去した後該スペーサ膜(7) を
マスクにして該下部電極(6a)の端部をエッチングして端
部に丸みのついた下部電極(6b)を形成し, 次いで，該スペーサ膜(7) を除去して全面に蓄積容量絶
縁膜(9) と第２の導電膜(10)をこの順に堆積し, マスク
を用いて該第２の導電膜(10)と該蓄積容量絶縁膜(9) を
エッチングし，少なくとも該端部に丸みのついた下部電
極(6b)全面を覆う蓄積容量絶縁膜(9) と上部電極(10a)
を形成する工程を有し, 該端部に丸みのついた下部電極(6b)と該蓄積容量絶縁膜
(9) と該上部電極(10a) からなる蓄積容量を形成するこ
とを特徴とする蓄積容量の形成方法。 - 【請求項２】 半導体基板(1) 上に形成された絶縁層
(5) に拡散領域(2) を露出する開孔を形成し, 次いで，全面に第１の導電膜(6) を堆積した後，マスク
(8) を用いて該第１の導電膜(6) をエッチングして下部
電極(6a)を形成し， 次いで，該マスク(8) を一部アッシングすることにより
該下部電極(6a)の端部を露出させた後，該マスク(8) を
マスクにして該下部電極(6a)の端部をエッチングして端
部に丸みのついた下部電極(6b)を形成し， 次いで，該マスク(8) を除去して全面に蓄積容量絶縁膜
(9) と第２の導電膜(10)をこの順に堆積し, マスクを用
いて該第２の導電膜(10)と該蓄積容量絶縁膜(9) をエッ
チングし，少なくとも該端部に丸みのついた下部電極(6
b)全面を覆う蓄積容量絶縁膜(9) と上部電極(10a) を形
成する工程を有し, 該端部に丸みのついた下部電極(6b)と該蓄積容量絶縁膜
(9) と該上部電極(10a) からなる蓄積容量を形成するこ
とを特徴とする蓄積容量の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274395A JPH05114711A (ja) | 1991-10-23 | 1991-10-23 | 蓄積容量の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274395A JPH05114711A (ja) | 1991-10-23 | 1991-10-23 | 蓄積容量の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114711A true JPH05114711A (ja) | 1993-05-07 |
Family
ID=17541072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274395A Pending JPH05114711A (ja) | 1991-10-23 | 1991-10-23 | 蓄積容量の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924526B2 (en) | 2000-12-26 | 2005-08-02 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2006210542A (ja) * | 2005-01-27 | 2006-08-10 | Jsr Corp | 液浸露光用液体の製造方法およびリサイクル方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165437A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63177523A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | コンタクトホ−ル形成方法 |
| JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-10-23 JP JP3274395A patent/JPH05114711A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165437A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63177523A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | コンタクトホ−ル形成方法 |
| JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924526B2 (en) | 2000-12-26 | 2005-08-02 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2006210542A (ja) * | 2005-01-27 | 2006-08-10 | Jsr Corp | 液浸露光用液体の製造方法およびリサイクル方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |