KR100303225B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
고집적화된 반도체 장치에 있어서, 유전체막의 손상이나 박막화에 기인하는 절연내압의 저하를 방지한 MIM 커패시터를 구비한 반도체 장치를 제공하는 것을 목적으로 한다. MIM 커패시터의 제 2 전극의 단부에 있어서, 제 2 전극과 그 주변부의 유전체막의 노출 표면 사이를 절연화한다.
Description
본 발명은, 금속-유전체-금속 커패시터를 구비한 반도체 장치에 관한 것으로, 특히, 절연내압이 높은 금속-유전체-금속 커패시터를 구비한 반도체 장치의 구조 및 그 제조방법에 관한 것이다.
도 10은 종래 구조의 금속-유전체-금속(Meta1-Insulator-Metal) 커패시터(이하, 「MIM 커패시터」라 칭한다)의 단면도이다. 도면 중에서, 1은 반절연성 GaAs 기판, 2는 예컨대 Au로 이루어진 제 1 전극(하부 전극), 3은 예를 들어 실리콘 질화막 등으로 이루어진 유전체막, 11은 예를 들면 Au로 이루어진 제 2 전극(상부 전극)이다.
일반적으로, 고주파 대역에서 사용되는 MIM 커패시터에서는, 제 2 전극(11)의 재료로서 전기저항율이 작은 Au가 사용되고, 이러한 제 2 전극(11)의 형성은, 유전체막(3) 상의 전체면에 적층된 제 2 전극재료층을, 레지스트 마스크를 사용한 반응성 이온에칭(RIE), 이온밀링(ion milling) 등의 드라이에칭에 의해, 제 2 전극(11) 이외의 부분의 제 2 전극재료층을 제거함으로써 행해진다.
제 2 전극재료층을 에칭제거하여 제 2 전극(11)을 형성하는 경우, 제 2 전극재료층은 그 하부의 유전체막의 표면이 노출할 때까지 에칭된다. 이러한 드라이에칭 공정에서는, 노출된 유전체막 표면도 어느 정도 에칭되기 때문에, 에칭 손상층의 형성에 의해 유전체막의 결정성이 나빠져, 리이크 전류가 흐르기 쉽게 되거나, 유전체막의 막두께가 에칭되지 않은 영역과 비교해 얇아져, 절연내압이 낮아지거나 하게 된다.
특히, 본 발명자의 발견에 따르면, 소자의 고집적화에 따라, 유전체막을 박막화하여, 커패시터 전극의 면적을 작게 한 경우에는, 제 2 전극의 단부(6)에서 상기 내압의 저하가 현저하기 때문에, 이러한 고집적화된 MIM 커패시터에 있어서는, 제 2 전극의 단부(6)에 있어서의 내압의 저하를 방지하는 것이 필요하게 된다.
따라서, 본 발명은, 특히 고집적화된 MIM 커패시터에 있어서, 유전체막의 손상이나 박막화에 기인하는 절연내압의 저하를 방지한 MIM 커패시터를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 MIM 커패시터의 단면도,
도 2는 본 발명의 실시예 1에 관한 MIM 커패시터의 단면도,
도 3은 본 발명의 실시예 1에 관한 MIM 커패시터의 제조공정 단면도,
도 4는 본 발명의 실시예 1에 관한 MIM 커패시터의 제조공정 단면도,
도 5는 본 발명의 실시예 1에 관한 MIM 커패시터의 제조공정 단면도,
도 6은 본 발명의 실시예 2에 관한 MIM 커패시터의 단면도,
도 7은 본 발명의 실시예 3에 관한 MIM 커패시터의 제조공정 단면도,
도 8은 본 발명의 실시예 3에 관한 MIM 커패시터의 제조공정 단면도,
도 9는 본 발명에 관한 MIM 커패시터를 사용한 MMIC의 단면도,
도 10은 종래 구조의 MIM 커패시터의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반절연성 GaAs 기판 2 : 제 1 전극(하부 전극)
3 : 유전체막 4 : 하층 금속전극
5 : 상층 금속전극 6 : 제 2 전극 단부
7 : 산화영역 8 : 레지스트 마스크
9 : 에칭오프 영역 10 : 산화영역
11 : 제 2 전극(상부 전극)
따라서, 본 발명자는 예의 연구를 거듭한 결과, 제 2 전극의 단부에 있어서, 제 2 전극과 그 주변부의 유전체막의 노출 표면 사이를 절연화함으로써, 내압의 저하가 대폭적으로 감소될 수 있다는 것을 발견하고, 본 발명을 완성하였다.
즉, 본 발명은, 반도체 기판 상에 형성된 제 1 전극과, 이 제 1 전극을 덮도록 형성된 유전체막과, 이 유전체막을 덮도록 형성된 제 2 전극재료층을 소정의 형상으로 드라이에칭하여 형성된 제 2 전극으로 이루어지고, 이 제 1 전극 상에 이 유전체막을 개재하여 이 제 2 전극이 적층되며, 이 제 2 전극재료의 드라이에칭에 의해 이 제 2 전극주변에 이 유전체막의 표면이 노출된 커패시터에 있어서, 상기 제 2 전극과 드라이에칭에 의해 노출된 상기 유전체막의 노출 표면 사이가, 절연되어 이루어진 MIM 커패시터를 구비한 반도체 장치이다.
제 2 전극을 드라이에칭하여 형성하는 경우, 제 1 전극재료층 하부의 유전체막 표면도 에칭됨으로써, 손상층이 형성되거나, 유전체막의 막두께가 얇아지거나 한다.
이 때문에, 제 2 전극과, 이와 같이 에칭된 유전체막 표면이 접촉하고 있는 경우, 리이크 전류 등이 발생하여, 커패시터의 절연내압이 저하하게 된다.
따라서, 제 2 전극과 유전체막의 노출 표면 사이를 절연하여 이러한 리이크 전류 등의 발생을 방지함으로써, 제 2 전극 단부에서의 절연내압의 저하를 방지하는 것이 가능하게 된다.
그 결과, 고집적화된 박막 MIM 커패시터에 있어서도, 절연내압의 저하를 방지하고, 양호한 커패시터 특성을 가지며, 신뢰성이 높은 MIM 커패시터를 형성하는 것이 가능해진다.
또한, 본 발명은, 상기 제 2 전극이, 그 측벽으로부터 내부방향으로 산화된 절연영역을 갖고, 이 절연영역에 의해, 이 제 2 전극과 상기 유전체막의 노출 표면 사이를 절연한 것을 특징으로 하는 반도체 장치이기도 하다.
이와 같이, 제 2 전극과 유전체막의 노출 표면 사이의 절연을, 제 2 전극의 측벽으로부터 내부 방향으로 산화된 절연막을 사용하여 행함으로써, 간단한 구조로 절연내압의 저하를 방지할 수 있다.
또한, 본 발명은, 상기 제 2 전극이, 각각이 도전성인 하층 금속전극과 상층 금속전극의 적층구조로 이루어지고, 이 하층 금속전극이, 그 측벽으로부터 내부방향으로 산화된 절연영역을 가지며, 이 절연영역에 의해, 이 제 2 전극과 상기 유전체막의 노출 표면 사이를 절연한 것을 특징으로 하는 반도체 장치이기도 하다.
특히, 산화되기 어려운 전극재료를 사용한 경우에는, 산화되기 쉬운 하층 금속전극과, 산화되기 어려운 상층 금속전극으로부터 제 2 전극을 형성하고, 하층 금속전극만을 산화하여, 제 2 전극과 유전체막의 노출 표면 사이를 절연할 수 있다.
또한, 본 발명은, 상기 제 2 전극이, 각각이 도전성인 하층 금속전극과 상층 금속전극의 적층구조로 이루어지고, 상기 하층 금속전극을 그 측벽으로부터 에칭함으로써 이 하층 금속전극과 상기 유전체막의 노출 표면 사이에 간격을 설치하여, 이 제 2 전극과 상기 유전체막의 노출 표면 사이를 절연한 것을 특징으로 하는 반도체 장치이기도 하다.
하층 금속전극의 선택에칭이 용이한 경우에는, 하층 금속전극만을 에칭함으로써, 간단한 구조로 절연내압의 저하를 방지할 수 있다.
상기 상층 금속전극은 Au 또는 Pt로 이루어진 것이 바람직하다.
상층 금속전극에 전기 저항율이 작은 Au 또는 Pt을 사용하는 것에 의해, 고주파 특성의 향상이 가능해지기 때문이다.
또한, 본 발명은, 반도체 기판 상에 형성된 제 1 전극과, 이 제 1 전극을 덮도록 형성된 유전체막과, 이 유전체막을 덮도록 형성된 하층 금속전극 재료층과, 이 하층 금속재료층을 덮도록 형성된 상층 금속재료층을 소정의 형상으로 드라이에칭하여 형성된 상층 금속전극으로 이루어지고, 이 제 1 전극 상에 이 유전체막과 이 하층 전극재료층을 개재하여 상기 상층 금속전극이 적층된 커패시터에 있어서, 상기 상층 금속전극의 하부를 제외한 상기 하층 금속재료층을 산화하여 절연층으로 하고, 이 절연층에 둘러싸인 이 하층 금속재료층을 하층 금속전극으로 하며, 이 하층 금속전극과 상기 상층 금속전극으로부터 제 2 전극을 형성한 MIM 커패시터를 구비한 반도체 장치이기도 하다.
이러한 구조에서는, 유전체막 표면을 하층 전극재료로 덮은 상태에서, 드라이에칭에 의한 제 2 전극(상층 금속전극)의 형성을 행하기 때문에, 유전체막 표면에 손상층 등이 형성되지 않아, 커패시터의 절연내압의 저하를 방지하는 것이 가능해진다.
상기 제 2 전극은, 상기 제 1 전극의 상부측 영역의 내측에 형성되는 것이 바람직하다.
이러한 구조로 하는 것에 의해, 제 2 전극의 전극면적의 변경만으로, 커패시터의 용량을 조정하는 것이 가능해지기 때문이다.
본 발명은, 반도체 기판 상에 제 1 전극을 형성하고, 이 제 1 전극을 덮도록 유전체막과 제 2 전극재료층을 순차적으로 적층 형성하며, 이 제 2 전극재료층을 에칭하여 이 제 1 전극의 상부측에 제 2 전극을 형성하는 동시에, 이 제 2 전극 이외의 상기 제 2 전극재료층을 제거하여 상기 유전체막의 표면을 노출시키는 커패시터의 제조공정을 구비한 반도체 장치의 제조방법에 있어서, 상기 제 2 전극을 형성한 후, 이 제 2 전극과 상기 노출한 유전체막의 노출 표면 사이를 절연하는 절연공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 절연공정을 구비하는 것에 의해, 제 2 전극과 유전체막의 노출 표면 사이의 리이크 전류 등의 발생을 방지한 MIM 커패시터의 제조가 가능하게 된다.
또한, 본 발명은, 상기 절연공정이, 상기 제 2 전극을 측벽으로부터 내부방향으로 산화하여 절연영역을 설치하는 공정인 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 방법을 사용하는 것에 의해, 간단한 공정으로 절연영역의 형성이 가능해지기 때문이다.
또한, 본 발명은, 상기 절연공정이, 상기 제 2 전극재료층을, 각각이 도전성인 하층 금속재료층과 상층 금속재료층을 적층하여 형성하고, 이 하층 금속재료층을 에칭하여 형성한 하층 금속전극을 측벽으로부터 내부방향으로 산화하여 절연영역을 설치하는 공정인 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 방법을 사용하는 것에 의해, 상층 금속재료에 Au 등의 산화되기 어려운 재료를 사용한 경우에도, 간단한 공정으로 절연영역의 형성이 가능해지기 때문이다.
또한, 본 발명은, 상기 절연공정이, 상기 제 2 전극재료층을, 각각이 도전성인 하층 금속재료층과 상층 금속재료층을 적층하여 형성하고, 이 하층 금속재료층을 에칭하여 형성한 하층 금속전극을 측벽으로부터 내부방향으로 에칭하여, 이 하층 금속전극과 상기 유전체막의 노출 표면 사이에 간격을 설치하는 공정인 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 방법을 사용하는 것에 의해서도, 상층 금속재료에 Au 등의 산화되기 어려운 재료를 사용한 경우에, 간단한 공정으로 절연영역의 형성이 가능해지기 때문이다.
또한, 본 발명은, 반도체 기판 상에 제 1 전극을 형성하고, 이 제 1 전극을 덮도록 유전체막과 제 2 전극재료층을 순차 적층 형성하며, 이 제 2 전극재료층을 드라이에칭하여 상기 제 1 전극의 상부측에, 상기 유전체막을 개재하여 제 2 전극을 형성하는 커패시터의 제조공정을 구비한 반도체 장치의 제조방법에 있어서, 상기 제 2 전극재료층을, 각각이 도전성인 하층 금속재료층과 상층 금속재료층을 적층하여 형성하고, 이 상층 금속재료층을 드라이에칭하여 상층 금속전극을 형성하는 동시에, 이 상층 금속전극 이외의 상기 상층 금속재료층을 제거하여 상기 하층 금속재료층의 표면을 노출시킨 후, 이 상층 금속전극의 하부 이외의 상기 하층 금속재료층을 산화하여 절연화함으로써 이 상층 금속전극 하부의 상기 하층 금속재료층을 하층 금속전극으로 하고, 이 상층 금속전극과 이 하층 금속전극으로 이루어진 제 2 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 방법을 사용하는 것에 의해, 유전체막 표면이 드라이에칭되지 않기 때문에, 손상영역의 형성을 방지할 수 있어, 커패시터의 절연내압의 저하를 방지한 MIM 커패시터의 제조가 가능해진다.
(실시예)
실시예 1
본 발명의 제 1 실시예에 관해, 도 1∼도 5를 참조하면서 설명한다.
도 1은, 본 실시예에 관한 MIM 커패시터의 단면도로서, 도면 중에서, 도 10과 동일한 부호는 동일 또는 해당하는 부분을 나타낸다. 즉, 1은 반절연성 GaAs 기판, 2는 예를 들면 Au로 이루어진 제 1 전극(하부 전극), 3은 예를 들면 실리콘 질화막 등으로 이루어지는 유전체막, 6은 제 2 전극의 단부, 7은 제 2 전극을 산화하여 형성한 산화영역, 11은 예를 들면 Al으로 이루어진 제 2 전극(상부 전극)이다.
전술한 것과 같이, 예를 들어 RIE 등을 사용하여 제 2 전극(11)을 형성한 경우, 유전체막(3)의 상부면도 에칭되어, 표면에 손상층이 형성되거나, 유전체막 자신의 막두께가 얇아지거나 한다.
도 10에 도시된 종래 구조의 MIM 커패시터에서는, 제 2 전극(11)과 이러한 손상층을 갖는 유전체막 표면이 인접하고 있기 때문에, 제 1 전극(2), 제 2 전극(11) 사이에 전압이 인가된 경우, 제 2 전극(11)의 단부(6)에서 리이크 전류가 발생하여, MIM 커패시터의 절연내압이 저하하게 된다.
따라서, 본 실시예에서는, 제 2 전극을 측벽으로부터 산화하고, 제 2 전극의 주위를 산화층으로 하여 제 2 전극과 유전체막(3)의 노출 표면 사이를 절연함으로써, 리이크 전류의 발생 등을 방지하고 있다.
구체적으로는, 제 2 전극(11)을 에칭으로 형성한 후에, 제 2 전극(11) 상에 형성된 SiO2막(미도시)을 마스크로 사용하여 제 2 전극(11)을 측벽으로부터 산화하여, 산화영역(7)을 형성한다.
이것에 의해, 전압이 인가되는 제 2 전극(11)과 손상된 유전체막(3) 표면 사이가 절연되어, 단부(6)에 있어서의 리이크 전류의 발생 등을 방지하여, 손상영역의 발생에 따르는 절연내압의 저하를 방지하는 것이 가능해진다.
한편, 일본국 특개평 5-72570호 공보에는, 특히 제 1 전극(하부 전극)(2)의 엣지부에서의 리이크 등의 발생을 방지하기 위해, 유전체막을 산화하여 절연화하여 리이크 등을 방지하는 방법이 제안되어 있다.
이러한 방법을 제 2 전극(상부 전극)(11)의 단부(6)에 적용하는 것도 생각될 수 있지만, 이러한 방법에서는 유전체막 자신을 산화하기 때문에, 미리 형성할 유전체막을 화학양론비보다 금속 함유량이 많은(즉, 산소 함유량이 적은) 유전체막으로부터 형성하는 것이 필요하게 된다. 이 때문에, 유전체막의 유전율을 소자설계에 맞추어 최적화하는 것이 불가능하게 되어, MIM 커패시터의 특성 향상의 제한으로 되어 버린다고 하는 결점을 갖는다.
도 2는 본 실시예에 관한 또 다른 MIM 커패시터 구조로서, 도면 중에서, 도 1과 동일한 부호는, 동일 또는 해당 부분을 나타낸다.
도 2의 MIM 커패시터에서는, 도 1의 제 2 전극을, 하층 금속전극(4) 및 상층 금속전극(5)으로부터 형성하고, 하층 금속전극(4)의 측벽부에만 절연영역(7)을 형성하고 있다.
이것은, MIM 커패시터를 고주파 소자로서 사용하는 경우, 제 1, 제 2 전극의 전극재료로서 저저항인 Au 등을 사용하는 것이 바람직하다. 여기에서, Au는 매우산화되기 어렵기 때문에, 제 2 전극의 측벽을 산화하여 산화층(7)을 형성하는 것이 곤란하게 된다.
따라서, 이러한 경우에는, 제 2 전극을 산화되기 쉬운 하층 금속전극(4)과, 저저항으로 산화되기 어려운 상층 금속전극(5)으로부터 형성하고, 하층 금속전극(4)의 측벽에 산화영역(7)을 형성하여, 제 2 전극과 유전체막(3)의 노출 표면 사이를 절연하는 것으로 한다.
도 3∼도 5를 사용하여, 구체적인 제조방법에 대해 설명한다.
먼저, 도 3에 나타낸 것과 같이, 반절연성 GaAs 기판(1) 상에 Au로 이루어지는 제 1 전극재료층을 형성하고, 포토리소그래피 기술을 사용하여 에칭하여, 제 1 전극(2)을 형성한다.
다음에, 플라즈마 CVD법을 사용하여, 그 상면에, 예컨대 2000Å 막두께의 실리콘 질화막(3)을 형성한다.
다음에, 하층 금속전극(4)의 재료인 Ti을 스퍼터법으로, 예를 들면 500Å 형성하고, 다시, 상층 금속전극(5)의 재료인 Au을 스퍼터법으로, 예를 들어 6000Å 형성한다.
다음에, 상층 금속재료층 위에 레지스트 마스크(8)를 형성하고, 이것을 마스크로 사용하여 반응성 이온에칭이나 이온밀링 등의 드라이에칭법을 사용하여 상층 전극재료층, 하층 전극재료층을 에칭한다.
도 4는 상층 전극재료층, 하층 전극재료층을 에칭한 후의 단면도로서, 하층 금속전극(4), 상층 금속전극(5)으로 제 2 전극이 형성된다.
이러한 에칭공정에 있어서, 유전체막(3)의 표면이 노출될 때까지 하층 전극재료층을 에칭하기 때문에, 유전체막(3)의 표면에 손상층이 형성되거나, 유전체막(3)의 막두께가 얇아지거나 하고, 특히, 제 2 전극의 단부(6)에 있어서, 절연내압이 저하한다.
이때, 하층 금속전극(4)의 재료로는, Ti 이외에 Al, Cu 등을 사용하는 것이 가능하며, 상층 금속전극(5)의 재료로는, Au 이외에 Pt 등을 사용하는 것도 가능하다.
또한, 본 실시예에서는, 상층 금속전극(5)과 비교하여 하층 금속전극(4)의 막두께가 얇기 때문에, Au 등에 비해 저항률이 높은 Ti 등을 하층 금속전극로 사용하더라도, 제 2 전극 전체로서는, 충분히 저저항으로 할 수 있다.
본 실시예에서는, 계속해서, 도 5에 도시된 것과 같이, 예를 들면 산소 플라즈마 처리를 행함으로써, 하층 금속전극(4)을 측벽으로부터 산화하여, 산화영역(7)을 형성한다. 구체적으로는, 하층 금속전극(4)을 구성하는 Ti를 산화하여, TiO로 이루어진 절연성의 산화영역(7)을 형성한다.
이와 같이, 산화영역(7)을 형성하여, 제 2 전극과 유전체막(3)의 노출 표면 사이를 절연함으로써, 유전체막(3)의 손상영역에는 큰 전압이 인가되지 않기 때문에, MIM 커패시터의 절연내압의 저하를 방지할 수 있다.
또한, 제 2 전극(11)(하층 금속전극(4) 및 상층 금속전극(5))이, 제 1 전극(2)보다 내측에 위치하도록, 바꿔 말하면, 제 2 전극(11)을 제 1 전극(2)보다 작게 형성함으로써, 이러한 제 2 전극(11)의 면적의 변경만으로 MIM 커패시터의 용량의 변경이 가능하게 된다.
실시예 2
본 발명의 제 2 실시예에 관해, 도 6을 참조하면서 설명한다. 도면 중에서, 도 2와 동일한 부호는 동일 또는 해당 부분을 나타내고, 또한, 9는 에칭오프 영역을 나타낸다.
도 6에 도시된 MIM 커패시터는, 실시예 1의 도 3, 도 4의 공정을 행한 후에, 하층 금속전극(4)의 측벽을 산화하는 대신에, 예를 들면, 희석된 불화수소산의 용액을 사용하여, 300Å정도 에칭제거하여, 에칭오프 영역(9)을 형성한다.
이러한 에칭공정에서는, Au로 이루어진 상층 금속전극(5)은 에칭되지 않고, Ti로 이루어진 하층 금속전극(4)의 측벽부만 선택적으로 에칭된다.
이 결과, 제 2 전극과, 손상층이 형성된 유전체막(6)의 노출 표면 사이에 간격이 설치되어, 제 2 전극 단부(6)에 있어서의 절연내압의 저하를 방지할 수 있다.
실시예 3
본 발명의 제 3 실시예에 관해, 도 7, 도 8을 참조하면서 설명한다. 도면 중에서, 도 2와 동일한 부호는, 동일 또는 해당 부분을 나타내고, 또한, 10은 산화영역을 나타낸다.
도 7에 도시된 MIM 커패시터는, 실시예 1의 도 3의 공정에서, 레지스트 마스크(8)를 형성한 후에, 반응성 이온에칭, 이온밀링 등의 드라이에칭법에 의해, Au로이루어진 상층 전극재료층만을 드라이에칭한다. 이러한 에칭공정에서는, 유전체막(3)의 표면이 노출하지 않기 때문에, 유전체막(3)의 표면에는 손상층은 형성되지 않는다.
다음에, 도 8에 나타낸 바와 같이, 상층 금속전극(5)을 마스크로 사용하여, 이러한 상부 금속전극(5)의 하부영역을 제거하고, Ti로 이루어진 하층 전극재료층을 산화하여 TiO로 한다. 이에 따라, 상층 금속전극(5)의 하부영역은 산화되지 않아, Ti로 이루어진 하층 금속전극(4)으로 된다.
이와 같이, 본 실시예에 관한 MIM 커패시터에서는, 유전체막(4)의 표면이 에칭되지 않아, 손상영역이 형성되지 않기 때문에, 이것에 따른 제 2 전극 단부(6)에 있어서의 절연내압의 저하를 방지하는 것이 가능하게 된다.
상기 실시예 1∼3에서 설명한 MIM 커패시터는, 예를 들면, MMIC용의 커패시터로서 사용함으로써, MMIC의 성능을 향상시키는 것이 가능하게 된다. 도 9는 도 1에 도시된 실시예 1에 관한 MIM 커패시터를 MMIC의 커패시터로서 사용한 경우의 단면도로서, 12는 FET의 게이트 전극, 13은 드레인 또는 소스전극을 나타낸다.
상기 MIM 커패시터는, MMIC의 커패시터 이외에도, 메모리 기타의 용량부로서 사용할 수 있다.
이상의 설명으로부터 명백한 것과 같이, 본 발명에 따르면, 제 2 전극의 측벽부를 산화하여 절연층을 형성함으로써, 제 2 전극과 유전체막의 노출 표면 사이를 절연하여 제 2 전극 단부에 있어서의 절연내압의 저하를 방지할 수 있다.
이 결과, 고집적화된 박막 MIM 커패시터에 있어서도, 내압의 저하를 방지하여, 양호한 커패시터 특성을 갖고, 신뢰성이 높은 MIM 커패시터를 형성하는 것이 가능해진다.
또한, 본 발명에 따르면, 제 2 전극을 하층 금속전극과 상층 금속전극으로 형성하고, 하층 금속전극의 측벽부만을 산화하여 절연층을 형성함으로써, 또는 하층 금속전극의 측벽부만을 에칭하여 에칭오프 영역을 형성함으로써, 상층 금속전극의 재료에 산화되기 어려운 재료를 사용하는 경우에도, 제 2 전극과 유전체막의 노출 표면 사이를 절연하여 제 2 전극 단부에서의 절연내압의 저하를 방지할 수 있다.
또한, 본 발명에 따르면, 유전체막의 표면을 노출시키지 않고 제 2 전극의 형성이 가능하게 되며, 제 2 전극의 형성에 수반하여 발생하는 유전체막에의 손상영역의 형성을 방지하여, 제 2 전극 단부에서의 절연내압의 저하를 방지할 수 있다.
또한, 본 발명에 따르면, 종래의 MIM 커패시터의 제조공정에 비교적 간단한 절연공정을 추가하는 것만으로, 또는 종래의 제조공정의 일부를 개량하는 것만으로, MIM 커패시터의 절연내압의 저하를 방지할 수 있어, 신뢰성이 높은 MIM 커패시턴스의 제조를 염가로 용이하게 행하는 것이 가능하게 된다.
Claims (3)
- 반도체 기판 상에 형성된 제 1 전극과, 이 제 1 전극을 덮도록 형성된 유전체막과, 이 유전체막을 덮도록 형성된 제 2 전극재료층을 소정의 형상으로 드라이에칭하여 형성한 제 2 전극으로 이루어지고, 상기 제 1 전극 상에 상기 유전체막을 개재하여 이 제 2 전극이 적층되며, 이 제 2 전극재료의 드라이에칭에 의해 상기 제 2 전극 주변에 상기 유전체막의 표면이 노출된 커패시터에 있어서,상기 제 2 전극과 드라이에칭에 의해 노출된 상기 유전체막의 노출 표면 사이가, 절연되어 이루어진 MIM 커패시터를 구비한 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 제 1 전극과, 이 제 1 전극을 덮도록 형성된 유전체막과, 이 유전체막을 덮도록 형성된 하층 금속전극 재료층과, 이 하층 금속재료층을 덮도록 형성된 상층 금속재료층을 소정의 형상으로 드라이에칭하여 형성된 상층 금속전극으로 이루어지고, 상기 제 1 전극 상에 상기 유전체막과 상기 하층 전극재료층을 개재하여 상기 상층 금속전극이 적층된 커패시터에 있어서,상기 상층 금속전극의 하부를 제외한 상기 하층 금속재료층을 산화하여 절연층으로 하고, 이 절연층에 둘러싸인 상기 하층 금속재료층을 하층 금속전극으로 하며, 이 하층 금속전극과 상기 상층 금속전극으로 제 2 전극을 형성한 MIM 커패시터를 구비한 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 제 1 전극을 형성하고, 이 제 1 전극을 덮도록 유전체막과 제 2 전극재료층을 순차적으로 적층 형성하며, 이 제 2 전극재료층을 드라이에칭하여 이 제 1 전극의 상부측에 제 2 전극을 형성하는 동시에, 이 제 2 전극 이외의 상기 제 2 전극재료층을 제거하여 상기 유전체막의 표면을 노출시키는 커패시터의 제조공정을 구비한 반도체 장치의 제조방법에 있어서,상기 제 2 전극을 형성한 후, 이 제 2 전극과 상기 노출된 유전체막의 노출 표면 사이를 절연하는 절연공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
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