KR100388586B1 - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

동일 반도체 기판 상에 폭이 다른 트랜치 분리 영역과 두께가 다른 산화 막을 형성하고, 폭이 좁은 트랜치에 생기기 쉬운 매립 불량을 해소한다.
메모리 회로 영역(4)에 폭이 좁은 트랜치(2)를, 논리 회로 영역(5)에 폭이 넓은 트랜치(200)를 각각 형성하고, CVD법으로 산화물(3B)을 트랜치(2)에 충진하고, 그 후 평탄화 처리를 행한다. 다음에 열산화법으로 활성 영역에 두꺼운 산화막(7)을 형성하고, 게이트 영역용 폴리실리콘(15A)을 형성하여, 메모리 회로 영역(4)에서만 에칭을 한다. 이 때 오목부(6)에 폴리실리콘(15A)이 남아있다. 다음에는 CVD법에 의해서 산화막(11)을 증착하고, 오목부(6)의 커버(cover)로서 제1 역할과, 산화막(7)과 함께 두꺼운 산화막이 되는 제2 역할을 얻게 된다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 전기적 특성이 다른 복수의 장치를 포함한 반도체 및 그 제조 방법에 관한 것이다.
일반적으로, 동일 반도체 기판 상에 전기적 특성이 다른 복수의 장치를 형성할 때에는, 특성이 다른 장치마다 반도체 기판의 영역을 분할하고, 영역마다 다른 조건으로 장치를 형성할 필요가 있다. 특히, 동일 칩 상에 논리 회로와 메모리 회로를 함께 형성하는 논리 혼재 메모리(logic mixed memory)에서는, 장치의 형성에 주의를 요한다. 동일 기판 상에 두께가 다른 산화막을 만들 필요가 있기 때문이다. 즉, 논리 회로에 이용하는 MOS 트랜지스터의 경우, 고속으로 동작시키기 위해 얇은 게이트 산화막을 이용하는데 반해, DRAM 메모리셀 회로에 이용하는 MOS 트랜지스터의 경우, 워드선에 고전압을 인가하여 동작시키므로 산화막의 신뢰성을 확보할 필요가 있고, 논리 회로용 트랜지스터보다도 두꺼운 게이트 산화막을 이용하지 않으면 안된다.
도 9는 논리 혼재 메모리의 구성을 예시하는 단면도로, 반도체 기판(1) 상의 메모리 회로 영역(4)과 논리 회로 영역(5) 각각의 일부분이 도시되어 있고, 각 영역에는 분리 영역(20)에 의해 분리된 수개의 소자가 존재한다. 소자(9)는 소스·드레인 영역(17), 게이트 전극(15D), 게이트 산화막(7), 및 측벽 산화막(16)을 구비한 트랜지스터이고, 소자(10)는 소스·드레인 영역(17), 게이트 전극(15E), 게이트 산화막(8), 및 측벽 산화막(16)을 구비한 트랜지스터이다. 메모리 회로 영역(4)에서 트랜지스터(10)는 게이트 산화막(8)이 두껍고, 논리 회로 영역(5) 일측에서의 트랜지스터(9)는 게이트 산화막(7)이 얇다.
즉, 논리 혼재 메모리를 형성할 때에는, 서로 다른 산화막 두께를 갖는 복수의 MOS 트랜지스터를 동일 기판 상에 형성하는 기술이 필요하다. 이러한 기술로서, 예를 들면, 웨이퍼 전면을 동일하게 산화하여 산화 박막을 형성한 후, 논리 회로 영역을 마스크로 하여 메모리 회로 영역의 산화막을 에칭하여 제거한 다음, 그 후 다시 산화 처리하여 두꺼운 산화막을 형성하는 방법이 있다. 혹은 반대로, 먼저 두꺼운 산화막을, 후에 얇은 산화막을 형성하는 기술이, 예를 들면 특개평 10-22397호 공보에 개시되어 있다.
그런데 소형화되어 가는 반도체 장치에서는, 장치를 구성하는 각 소자를 효율적으로 분리하기 위해서, 장치 형성 시에 트랜치 분리법(trench isolation)을 이용하는 것이 필수적이다. 트랜치 분리법이란, 이방성 에칭에 의해 트랜치(홈)를 기판에 형성한 후, 트랜치 내에 CVD법 등으로 절연막을 매립하고, 표면에 평탄화 처리를 행하여 각 소자를 전기적으로 분리하는 방법이다. 종래의 소자 분리법인 LOCOS법에서 나타난 버즈빅(bird's beak)이 거의 발생하지 않기 때문에, 소자 분리 영역을 좁고 또한 깊게 형성할 수 있는 이점이 있다. 그리고, 논리 혼재 메모리에서도, 이 트랜치 분리법에 의한 소자 분리가 요구된다.
일반적으로, 메모리 회로 영역에서 집적도를 높이기 위해서는, 소자가 존재하는 활성 영역뿐만 아니라 트랜치의 영역도 작게 만들지 않으면 안된다. 따라서, 논리 회로 영역에서의 트랜치보다 메모리 회로 영역에서의 트랜치 쪽이, 폭이 좁게 형성된다. 도 10은, 트랜지스터를 생략하여 트랜치만을 나타낸 단면도인데, 논리 회로 영역(5)에 형성된 트랜치(200)보다도 메모리 회로 영역(4)에 형성된 트랜치(2) 쪽이, 폭이 좁다. 제조 방법이나 장치 등에 의한 차이가 있지만, 논리 회로 영역(5)에 형성되는 트랜치(200)의 폭의 전형적인 값은 0.28㎛ 정도, 메모리 회로 영역(4)에 형성되는 트랜치(2)의 폭의 전형적인 값은 0.24㎛ 정도이다. 그러나, 회로 중에는 다양한 폭의 트랜치가 형성되는 것도 있다.
트랜치(200, 2) 내에는 각각 산화물(3A, 3B)이 설치된다. 그리고, 메모리 회로 영역(4)의 트랜치(2)를 매립하는 산화물(3B)의 표면 부분에는 시임(seam)이라 불리는 오목부(6)가 생긴다. 여기서, 시임(6)의 발생 원인을 설명한다. CVD법은 일반적으로 미소 영역에 가스를 보내기 어렵기 때문에, CVD법에 의해 산화물(3)을 폭이 좁은 트랜치(2)의 내벽에서부터 서서히 증착시키면, 트랜치(2)의 중앙부에 산화물(3)이 증착되지 않은 부분이 남게 된다. 경우에 따라서는 트랜치(2) 내부에 공극이 남게 되는 경우도 있다. 또한, 트랜치 최상면보다도 상측에 증착된 부분도 이 영향을 받게 되어, V 자형으로 홈이 파이는 경우가 많다. 또한, 에치백이나 CMP법 등을 이용하여 트랜치 최상면보다도 상측에 증착된 산화물(3)을 제거하여 평탄화 처리를 행한 후에도, 도 10과 같이 트랜치 중앙부에 시임(6)이 발생되기 쉽다. 중앙부는 잔여 산화물(3)이 증착되어 있지 않기 때문에 에칭 등의 진행 상태가 빠르고, 또한 남아 있던 공극이 나타나기 쉽다. 이러한 시임(6)의 발생은 트랜치의 폭이 0.2㎛ 이하에서는 특히 현저해진다.
이상이 시임의 발생 원인이지만, 시임(6)의 존재에 의해 생기는 문제에 대해서는 후술한다. 예를 들면, 도 10의 메모리 회로 영역(4)의 기판 표면에 동일하게 폴리실리콘을 형성한 후, 트랜치(2) 이외의 소정의 표면 상에 필요한 부분만 남기고 그 밖의 부분을 에칭으로 제거하여 게이트 전극을 형성할 때에, 시임(6)이 존재하면 폴리실리콘이 시임(6) 내에 남아있기 쉽다. 트랜치(2)는 도 10 지면에 수직 방향으로 연장되고, 잔류 폴리실리콘도 이 방향으로 선형으로 존재한다.
이 이후 몇개의 프로세스를 거쳐서, 도 11과 같이 MOS 트랜지스터 구조(10)가 형성된다. 이 MOS 트랜지스터 구조(10)를 상측으로부터 (화살표의 방향으로부터) 본 것이 도 12이다(도 11은, 도 12의 XI-XI에서의 단면도이다). 도 12에서는 배선의 관계상, 게이트 전극인 폴리실리콘(15E)이 트랜치(2)를 넘어서 형성되어 있는 것으로 한다. 트랜치(2)에 발생한 시임(6)에, 폴리실리콘(15B)이 남아 있다면, 예를 들면 (도 12에 도시되지 않은) 다른 게이트 전극 재료가 트랜치(2)를 가로로 절단한 경우, 이 게이트 전극 재료가 폴리실리콘 게이트 전극(15E)과 단락되어 회로에 지장을 초래한다.
이상이 시임의 존재에 의해 생기는 문제이지만, 이러한 시임의 발생에 대해 다양한 대처 방법이 고려되고 있다. 예를 들면, 특개평 7-326659호 공보에 개시된 기술에 의하면, 2단계로 나누어 트랜치에 산화물을 충전하는 방법이 개시되어 있다. 첫번째로, 트랜치 표면보다도 위쪽까지 제1 산화막을 증착시키고, 다음에 트랜치 내의 산화막이 약간 제거될 정도까지 에칭을 행하여 트랜치 내에 산화막을 어느 정도 충전하고, 그 위에 다시 제2 산화막을 트랜치 표면보다도 위측까지 증착시킨 다음, 에칭하여 표면의 평탄화를 도모한다고 하는 것이다.
상술한 종래의 기술을 감안하면, 동일 반도체 기판 상에, 폭이 다른 트랜치 분리 영역과 두께가 다른 산화막을 형성해야만 하는 논리 혼재 메모리를 제작하는경우, 초기에 트랜치 분리 영역 상의 시임에 대처하기 위한 프로세스를 거쳐서, 그 후, 두께가 다른 산화막을 형성하는 프로세스를 거칠 필요가 있다. 그러나, 종래 기술을 그대로 이용한 것만으로는, 공정수가 많아지고, 더구나 산화막의 형성과 제거가 반복되어 비효율이고 비경제적이기도 하다.
따라서, 본원에서는 동일 반도체 기판 상에 폭이 다른 트랜치 분리 영역과 두께가 다른 산화막을 형성하고, 또한, 이 산화막에 의해 트랜치 분리 영역 표면에 생긴 시임에 대처하는 반도체 장치 및 그 제조 방법을 개시한다.
본 발명 중 청구항 1에 따르면, 표면을 갖는 반도체 기판, 상기 반도체 기판의 상기 표면에 개구된 홈, 상기 홈의 내부에 설치된 제1 절연체, 상기 제1 절연체의, 상기 개구에 대향하는 표면 상에 존재하는 도전체, 및 적어도 상기 도전체를 덮는 제2 절연체를 구비한 반도체 장치의 구조이다.
본 발명 중 청구항 2에 따르면, 청구항1 기재의 반도체 장치로서, 상기 반도체 기판의 상기 표면에 설치된 제3 절연체를 더 포함하고, 상기 제2 절연체는 상기 제3 절연체 상에도 설치되며, 상기 제3 절연체를 게이트 절연막으로서 가지며상기 홈에 의해 분리되는 제1 MOS 구조 소자, 및 상기 제2 절연체 및 상기 제3 절연체를 게이트 절연막으로서 가지며 상기 홈에 의해 분리되는 제2 MOS 구조 소자를 더 포함한다.
본 발명 중 청구항 3에 따르면, (a) 제1 및 제2 영역으로 구분되는 표면을 갖는 반도체 기판 내에 상기 표면에 개구된 홈을 형성하고, 상기 홈의 내부에 제1 절연체를 형성하는 공정, (b) 상기 홈이 개구되지 않은 상기 표면에 제2 절연체를 형성하는 공정, (c) 상기 공정 (a) 및 (b)에서 얻어진 구성 상의 전면에 도전체를 형성하는 공정, (e) 상기 제1 영역에 있어서 상기 도전체를 제거하여 상기 제2 절연체를 노출시키는 공정, 및 (f) 상기 공정 (a) 및 (b)에서 얻어진 구성 중, 적어도 상기 제1 영역에 있어서 전면에 제3 절연체를 형성하는 공정을 구비하는, 반도체 장치의 제조 방법이다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 공정 (e)에 있어서, 제1 절연체의, 상기 개구에 대향하는 표면 상에 존재하는 도전체가 남는다.
본 발명의 반도체 장치의 제조 방법에서는 상기 제2 영역에서보다도 상기 제1 영역에서의 쪽에서 홈의 폭이 좁다.
도 1은 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 2는 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 3은 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면
도 4는 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 5는 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 6은 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 7은 본 발명의 실시예 1 및 2의 방법의 각 단계를 나타낸 도면.
도 8은 본 발명의 실시예 1 및 2의 장치의 구조도.
도 9는 종래의 기술의 방법에 따른 제조예를 나타낸 도면.
도 10은 종래의 기술의 방법에 따른 제조예를 나타낸 도면.
도 11은 종래의 기술의 방법에 따른 제조예를 나타낸 도면.
도 12는 종래의 기술의 방법에 따른 제조예를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2, 200 : 트랜치
3A, 3B, 11 : CVD 산화막
6 : 시임
7 : 열산화막
(실시예 1)
도 1 내지 도 8에 본 발명의 제조 방법을 이용한 반도체 장치의 제조예의 각공정을 도시한다. 이 중 도 8은 완성한 반도체 장치에 있어서, 메모리 회로 영역(4)과 논리 회로 영역(5)의 각각의 일부를 도시하고 있다. 각 영역에는 트랜치(2, 200)에 의해 분리된 소자가 존재하고, 트랜지스터(9, 10)나, TEOS 산화막 등이 층간 절연막(18: 예를 들면 500 내지 1000㎚ 정도)을 통해 배치된다. 폴리실리콘 스토리지 노드 캐패시터(12), 텅스텐 플러그(13), 알루미늄 배선(14)이 예로서 도시되어 있다. 여기서는 간략화하여, 스토리지 노드 캐패시터(12)의 유전체나 대향하는 전극은 기재하고 있지 않고, 또한, 알루미늄 배선(14)에 대해서도 다층 배선은 생략하여 1층 만을 도시하고 있다.
이제, 도 8에 이르는 과정을 후술한다. 우선, 도 1에 도시한 바와 같이, 이방성 에칭에 의해 예를 들면, 폭 0.28㎛, 깊이 300㎚ 정도의 트랜치(200)와 폭 0.18㎛, 깊이 300㎚ 정도의 트랜치(2)를 반도체 기판(1)에 형성한 후, CVD법에 의해 TEOS 산화막(3)을 증착시켜 트랜치(2)를 매립한다.
다음에, CMP법을 이용하여 표면에 평탄화 처리를 행하고, 트랜치(200, 2)에 각각 산화막(3A, 3B)을 증착시키지만, 이 때에 상술한 시임(6)이 산화막(3B)의 표면에 나타난다. 그리고, 활성 영역이 되는 반도체 기판(1)의 표면을 예를 들면 850℃의 습식 분위기(wet atomosphere) 중에서 열산화하고, 예를 들면 두께 3㎚ 정도의 얇은 게이트 산화막(7)을 형성한다. 이 상태를 나타낸 것이 도 2이다.
다음에, 폴리실리콘(15A)을 기판 전면에 예를 들면 100㎚ 정도 증적시켜, 논리 회로 영역(5)에서 후에 형성될 MOS 트랜지스터(9)의 게이트 전극 재료로 한다. 그리고, 메모리 회로 영역(4)의 폴리실리콘(15A)을 제거하기 위해서, 논리 회로 영역(5)의 폴리실리콘(15A) 상면에 포토레지스트(19A)를 패터닝한다. 이 상태를 도시한 것이 도 3이다.
폴리실리콘(15A)을 기판 전면에 증착시킬 때에, 메모리 회로 영역(4)에 형성된 트랜치(2)의 시임(6) 내에 폴리실리콘(15A)이 들어간다. 폴리실리콘이 산화막(3)의 재료인 TEOS보다도 커버리지(coverage)가 좋기 때문이다. 시임(6)이 깊을 때에는, 트랜치(2)의 내부에 산화막(3)이 불균일하게 증착되거나, 또한 공동이 생길 가능성도 있지만, 시임(6)의 표면 부근에서는 폴리실리콘(15A)이 시임(6)을 덮는다.
다음에, 이방성 에칭에 의해 메모리 회로 영역(4)의 폴리실리콘(15A)을 제거한다. 이 상태를 도시한 것이 도 4이다. 이 때에, 앞의 공정에서 시임(6)에 들어간 폴리실리콘(15A)을 완전히 제거하지 않으면, 상술한 단락 문제가 발생될 우려가 있다. 그러나, 다음 공정에서 이러한 우려는 해소되기 때문에, 오히려 여기서는, 에칭을 과도하게 행하지 않도록 하여, 시임(6) 내부에 폴리실리콘(15B)을 남겨 놓도록 한다. 이유는 다음 공정에서 설명한다.
다음에, 포토레지스트(19A)를 제거하고, 도 5에 도시한 바와 같이, 기판 전면에, CVD법에 의해 TEOS 산화막(11)을 예를 들면 5 내지 10㎚ 정도 퇴적시킨다. 메모리 회로 영역(4)에 있어서, 이 산화막(11)은 두가지 역할을 한다. 하나는, 산화막(7)의 상면에 형성됨으로써 양자 합쳐 두꺼운 게이트 산화막(8)이 되는 역할이다. 이 역할에 의해, 논리 회로 영역(5)과 메모리 회로 영역(4)에서 두께가 다른 게이트 산화막(7, 8)이 형성된다. 또 하나는, 앞의 공정에서 남겨진 시임(6) 내부의 폴리실리콘(15B)을 피복하는 커버로서의 역할이다. 이 역할에 의해 상술한 단락의 문제를 방지할 수 있다. 산화막(11)의 두께를 5 내지 10㎚로 한 것도, 이 두개의 역할을 동시에 만족시키는 값이라고 생각되기 때문이다. 즉, 메모리 회로 영역(4)에 후에 형성될 MOS 트랜지스터(10)의 게이트 산화막(8)을 두껍게 하기에 충분하고, 또한, 시임(6)에 들어간 폴리실리콘(15B)을 충분히 덮는 절연성을 확보할 수 있는 정도의 값으로 생각되기 때문이다. 또한, 게이트 산화막(8)이 지나치게 두꺼우면 MOS 용량치가 내려가고, 또한, 공정에 소요되는 시간이 증가하기 때문에 바람직하지 않다.
여기서, 이전 공정에서 폴리실리콘(15B)을 남겨 놓는 이유에 대해 설명한다. 폴리실리콘은, 상술한 바와 같이 스텝 커버리지가 양호하기 때문에, 시임(6)의 표면의 개구부를 덮는다. 시임(6)에 폴리실리콘(15B)이 들어간 산화막(3B)의 상면에 산화막(11)이 형성됨으로써, 게이트 전극의 단락 문제가 해소되기 때문에, 오히려, 폴리실리콘의 스텝 커버리지의 양호성을 살려 시임(6)을 매립하는 편이 산화막(11)을 형성하기에 쉽다. 만일, 이전 공정에서 에칭을 과도하게 행하여 폴리실리콘(15B)이 시임(6)에 거의 남아 있지 않은 상태로 되면, 산화막(11)은 CVD법으로 형성되기 때문에 미소한 부분에 가스를 보내기가 어렵게 되어, 시임(6)의 상면에 산화막(11)을 양호하게 형성하는데 시간이 걸린다. 이 때문에, 시임(6)에 폴리실리콘(15B)을 남겨 놓는 것이 바람직하다. 그러나, 폴리실리콘(15B)을 완전히 제거해도 괜찮다.
다음에, 메모리 회로 영역(4)에 포토레지스트(19B)를 패터닝하고, 논리 회로 영역(5)의 산화막(11)을 드라이 에칭에 의해 제거한다. 이 상태를 도시한 것이 도6이다.
다음에, 포토레지스트(19B)를 제거하고, 그 후 폴리실리콘(15C)을 증착시켜, 메모리 회로 영역(4)에서 후에 형성될 MOS 트랜지스터(10)의 게이트 전극 재료로 한다. 이 상태를 도시한 것이 도 7이다.
이 후, 논리 회로 영역(5) 및 메모리 회로 영역(4)의 게이트 전극용 폴리실리콘(15C 및 15A)에 도펀트를 주입하여 포토레지스트에 의해 패터닝하고, 이방성 에칭을 행하여 게이트 전극(15D, 15E)을 형성한다. 그 후, 측벽 산화막(16)이나 층간 절연막(18), 텅스텐 플러그(13)나 스토리지 노드 캐패시터(12) 등을 형성하면 도 8이 된다.
이상, MOS 트랜지스터의 게이트 산화막이 2종류 필요한 경우의 프로세스에 대해 설명하였지만, 예를 들면 MOS 구조를 컨덴서로서 이용할 때 등 3가지 이상 두께의 게이트 산화막이 필요한 경우도 있을 수 있다. 그 경우에는, 도 7에 도시한 공정 이후에 도 3 내지 도 7에 도시한 공정을 다시 반복하면, 원하는 산화막 두께를 갖는 복수의 영역을 형성할 수 있다.
따라서, 동일 반도체 기판 상에 폭이 다른 트랜치 분리 영역과 두께가 다른 산화막을 형성할 때에, 본 실시예에 개시된 제조 방법을 이용하면, 특개평 7-326659호 공보에 개시되어 있는 종래 기술을 이용할 때와는 달리, 시임을 매립하기 위한 산화막의 형성 및 제거 공정을 반복하지 않고서도 끝낼 수 있기 때문에 경제적이고, 더구나 제조에 걸리는 시간을 단축할 수 있다.
또한, 도 5 내지 도 8에 도시한 바와 같은, 좁은 폭의 트랜치 분리 영역과두께가 다른 산화막을 구비하고, 또한, 시임을 덮도록 트랜치 분리 영역 상에 형성된 산화막도 구비하는 구조의 반도체 기판이면, 시임에 불필요한 도전체 재료가 들어간 경우에 생기는 단락 문제를 방지할 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1에서의 트랜치(2)에 매립하는 산화막(3)을 형성하는 CVD법에, Low Pressure CVD법, 또는 TEOS-O3Atomospheric Pressure CVD법, 또는 Sub-Atomospheric CVD법 중 어느 하나를 적용하고, 그 이외의 공정 등에 대해서는 실시예 1과 동일하다.
예를 들면 고밀도 플라즈마 CVD (High Density Plasma CVD)법을 트랜치 매립에 이용한 경우에는 시임은 발생하기 어렵지만, 장치의 비용이 높아지고 또한 매립 시의 기판에의 손상도 걱정된다. 그러나 앞에서 예를 든 방법을 이용하면, 시임이 발생하기 쉽기는 하지만, 실시예 1에서 진술한 방법에 의해 대처할 수 있으며, 비용면, 손상면에서의 문제가 적어진다는 이점이 있다.
본 발명 중 청구항 1 기재의 반도체 장치에 따르면, 홈 내에서 제1 절연체 상에 도전체가 존재하더라도, 이것이 다른 배선과 단락되지 않도록 제2 절연체로 절연할 수 있다.
본 발명 중 청구항 2 기재의 반도체 장치에 따르면, 제1 MOS 구조 소자의 게이트 절연막을 제2 MOS 구조 소자의 게이트 절연막보다도 얇게 할 수 있으므로, 예를 들면 제1 MOS 구조 소자를 논리 회로에 적용하여 고속 동작을 도모하고, 제2 MOS 구조 소자를 메모리 회로에 채용하여 고내압 동작을 도모함으로써, 양자를 동일한 반도체 기판에 혼재할 수 있다.
본 발명 중 청구항 3 기재의 반도체 장치의 제조 방법에 따르면, 제1 영역에 제2 및 제3 절연체로 이루어지는 게이트 절연막의 두꺼운 MOS 구조 소자를, 제2 영역에 제2 절연체로 이루어지는 게이트 절연막이 얇은 MOS 구조 소자를, 각각 형성하기가 용이해진다. 더구나, 공정 (e)에 있어서 도전체가 완전히 제거되지 않는 경우에, 제1 및 제3 절연체에 의해 배치된 도전체를 주위로부터 절연시키므로써 불필요한 단락을 방지할 수 있다.
또한, 본 발명의 반도체 장치 제조 방법에 따르면, 제1 절연체의 평탄성이 열화된 경우에, 홈의 개구부에 배치된 도전체에 의해 평탄성이 잘 되어 제3 절연막 형성이 용이해진다.
본 발명의 반도체 장치 제조 방법에 따르면, 폭이 좁은 분의 홈에 대해 제3 절연체가 도전체를 덮으므로, 제1 절연체의 평탄성이 열화되기 쉽고, 공정 (e)에서 도전체가 배치되기 쉬운 홈에 있어서, 청구항3의 효과를 현저하게 얻을 수 있다.

Claims (3)

  1. 표면을 갖는 반도체 기판,
    상기 반도체 기판의 상기 표면에 개구된 홈,
    소자 분리 영역으로서 상기 홈의 내부에 설치된 제1 절연체,
    상기 제1 절연체의 상기 개구에 대향하는 표면상에 상기 소자 분리 영역의 일부분으로서 존재하는 도전체,
    적어도 상기 도전체를 덮는 제2 절연체,
    상기 반도체 기판의 상기 표면에 설치된 제3 절연체- 상기 제2 절연체는 상기 제3 절연체 상에 설치됨 -,
    상기 제3 절연체를 게이트 절연막으로서 가지며 상기 홈에 의해 분리되는 제1 MOS 구조 소자, 및
    상기 제2 절연체 및 상기 제3 절연체를 게이트 절연막으로서 가지며 상기 홈에 의해 분리되는 제2 MOS 구조 소자
    를 포함하는 반도체 장치.
  2. 삭제
  3. (a) 제1 및 제2 영역으로 구분되는 표면을 갖는 반도체 기판 내에, 상기 표면에 개구된 홈을 형성하고, 상기 홈의 내부에 제1 절연체를 형성하는 공정,
    (b) 상기 홈이 개구되지 않은 상기 표면에 제2 절연체를 형성하는 공정,
    (c) 상기 공정 (a) 및 (b)에서 얻어진 구성 상의 전면에 도전체를 형성하는 공정,
    (e) 상기 제1 영역에서 상기 도전체를 제거하여 상기 제2 절연체를 노출시키는 공정, 및
    (f) 상기 공정 (a) 및 (b)에서 얻어진 구성 중, 적어도 상기 제1 영역에서 전면에 제3 절연체를 형성하는 공정
    을 포함하고,
    상기 홈은, 상기 제1 및 제2 영역의 각각에 있어서 적어도 하나가 설치되고,
    (g) 상기 공정 (f)에서 얻어진 구성 중, 상기 제2 절연체와 상기 제2 절연체에 적층된 상기 제3 절연체를 소망의 제1 패턴으로 형성하고,
    상기 제1 패턴의 근방에 있어서 상기 제1 패턴으로 덮혀 있지 않는 상기 반도체 기판의 상기 표면에, 소스 또는 드레인으로 되는 영역을 설치하고,
    상기 제1 패턴의 표면에 게이트 전극을 형성하고,
    상기 제2 절연체과 상기 제2 절연체에 적층된 상기 제3 절연체에도 게이트 절연막을 채용하여,
    제1 MOS 구조소자를 형성하는 공정, 및
    (h) 상기 공정 (f)에서 얻어진 구성 중, 상기 제2 절연체를 소망의 제2 패턴으로 형성하고,
    상기 제2 패턴의 근방에 있어서 상기 제2 패턴으로 덮혀 있지 않는 상기 반도체 기판의 상기 표면에, 소스 또는 드레인으로 되는 영역을 설치하고,
    상기 제2 패턴의 표면에 게이트 전극을 형성하고,
    상기 제2 절연체를 게이트 절연막으로 채용하여,
    제2 MOS 구소소자를 형성하는 공정
    을 더 포함하는 반도체 장치 제조 방법.
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