JPH1022397A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022397A JPH1022397A JP8176320A JP17632096A JPH1022397A JP H1022397 A JPH1022397 A JP H1022397A JP 8176320 A JP8176320 A JP 8176320A JP 17632096 A JP17632096 A JP 17632096A JP H1022397 A JPH1022397 A JP H1022397A
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Abstract
(57)【要約】
【課題】 この発明は、高電圧用半導体素子のゲート絶
縁膜の膜厚の自由度を大幅に改善した半導体装置の製造
方法を提供することを目的とする。 【解決手段】 高電圧用絶縁膜と低電圧用絶縁膜を備え
ている複数種類、複数個の半導体素子を同一基板上に形
成する半導体装置の製造方法において、すべての半導体
素子のゲート絶縁膜３を形成する第１の工程と、ゲート
絶縁膜３を通して半導体素子のしきい値を調整するため
の不純物を導入する第２の工程と、ゲート絶縁膜３上に
ＣＶＤ酸化膜６を形成する第３の工程と、高電圧用半導
体素子の絶縁膜を形成する領域のみにレジスト７をパタ
ーニングする第４の工程と、パターニングされたレジス
ト７をマスクにして高電圧用半導体素子の絶縁膜を形成
する領域以外にあるＣＶＤ酸化膜３とゲート絶縁膜３を
除去する第５の工程と、高電圧用半導体素子の絶縁膜を
形成する領域にあるレジスト７を除去した後、酸化性雰
囲気において低電圧用半導体素子の絶縁膜８を形成する
ための熱処理を施す第６の工程と、を含む。
縁膜の膜厚の自由度を大幅に改善した半導体装置の製造
方法を提供することを目的とする。 【解決手段】 高電圧用絶縁膜と低電圧用絶縁膜を備え
ている複数種類、複数個の半導体素子を同一基板上に形
成する半導体装置の製造方法において、すべての半導体
素子のゲート絶縁膜３を形成する第１の工程と、ゲート
絶縁膜３を通して半導体素子のしきい値を調整するため
の不純物を導入する第２の工程と、ゲート絶縁膜３上に
ＣＶＤ酸化膜６を形成する第３の工程と、高電圧用半導
体素子の絶縁膜を形成する領域のみにレジスト７をパタ
ーニングする第４の工程と、パターニングされたレジス
ト７をマスクにして高電圧用半導体素子の絶縁膜を形成
する領域以外にあるＣＶＤ酸化膜３とゲート絶縁膜３を
除去する第５の工程と、高電圧用半導体素子の絶縁膜を
形成する領域にあるレジスト７を除去した後、酸化性雰
囲気において低電圧用半導体素子の絶縁膜８を形成する
ための熱処理を施す第６の工程と、を含む。
Description
【０００１】
【発明の属する技術分野】この発明は、同一半導体基板
上に高電圧用、低電圧用半導体素子が複数種類、複数個
形成されている半導体装置の製造方法に係り、特に半導
体装置の微細化を可能にする半導体装置の製造方法に関
するものである。
上に高電圧用、低電圧用半導体素子が複数種類、複数個
形成されている半導体装置の製造方法に係り、特に半導
体装置の微細化を可能にする半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】同一半導体基板上に高電圧用、低電圧用
半導体素子が複数種類、形成されている半導体装置の製
造方法に関しては種々の方法が提案されている。
半導体素子が複数種類、形成されている半導体装置の製
造方法に関しては種々の方法が提案されている。
【０００３】例えば、特開昭６０−２０１６３６号公報
には、同一半導体基板表面に膜厚の異なる酸化膜を同時
に形成するために、予め膜厚を薄く形成する上記同一半
導体基板表面に、窒素イオンを注入した後、該半導体基
板表面を酸化することにより、同時に膜厚の異なる酸化
膜を形成する半導体装置の製造方法が提案されている。
には、同一半導体基板表面に膜厚の異なる酸化膜を同時
に形成するために、予め膜厚を薄く形成する上記同一半
導体基板表面に、窒素イオンを注入した後、該半導体基
板表面を酸化することにより、同時に膜厚の異なる酸化
膜を形成する半導体装置の製造方法が提案されている。
【０００４】また、特開平１−１１２７７３号公報に
は、同一基板上の高電圧、低電圧用素子を含むすべての
半導体のゲート膜を成長させる第一の工程と、低電圧用
半導体素子のゲートとなる部分の絶縁膜とすべての半導
体素子のソース及びドレインと同一の拡散層が形成され
る部分の絶縁膜とを同時に除去する第二の工程と、前記
除去した低電圧用半導体素子のゲート膜を成長させると
同時に、除去しない高電圧用半導体素子のゲート膜を再
成長させる第三の工程とを含む半導体装置の製造方法が
提案されている。
は、同一基板上の高電圧、低電圧用素子を含むすべての
半導体のゲート膜を成長させる第一の工程と、低電圧用
半導体素子のゲートとなる部分の絶縁膜とすべての半導
体素子のソース及びドレインと同一の拡散層が形成され
る部分の絶縁膜とを同時に除去する第二の工程と、前記
除去した低電圧用半導体素子のゲート膜を成長させると
同時に、除去しない高電圧用半導体素子のゲート膜を再
成長させる第三の工程とを含む半導体装置の製造方法が
提案されている。
【０００５】
【発明が解決しようとする課題】ところで、半導体素子
の微細化を進める上で、しきい値電圧の制御は極めて重
要な問題である。このために、半導体素子のチャネルと
なる部分に不純物を注入して、そのしきい値電圧を制御
している。不純物の注入はできるだけゲート酸化膜と半
導体界面付近が不純物のピーク値になるようにすること
が多いので、予め基板を酸化熱処理してある厚みをもっ
た酸化膜を形成した後に、不純物を注入している。この
ようにすることで、所望の界面に不純物のピーク値をも
ってくることが容易になり、しきい値電圧の制御性が向
上する。
の微細化を進める上で、しきい値電圧の制御は極めて重
要な問題である。このために、半導体素子のチャネルと
なる部分に不純物を注入して、そのしきい値電圧を制御
している。不純物の注入はできるだけゲート酸化膜と半
導体界面付近が不純物のピーク値になるようにすること
が多いので、予め基板を酸化熱処理してある厚みをもっ
た酸化膜を形成した後に、不純物を注入している。この
ようにすることで、所望の界面に不純物のピーク値をも
ってくることが容易になり、しきい値電圧の制御性が向
上する。
【０００６】しかしながら、前述した特開昭６０−２０
１６３６号公報に提案された方法では次のような問題点
がある。
１６３６号公報に提案された方法では次のような問題点
がある。
【０００７】まず、第１に提案された技術によって形成
した同一基板上の酸化膜厚の異なる半導体素子に不純物
を注入した場合、同じ注入エネルギーで注入飛程は同じ
なので異なる膜厚では不純物のピーク値を所望の界面に
もってくることは困難である。
した同一基板上の酸化膜厚の異なる半導体素子に不純物
を注入した場合、同じ注入エネルギーで注入飛程は同じ
なので異なる膜厚では不純物のピーク値を所望の界面に
もってくることは困難である。
【０００８】また、上記第１の問題点を回避するための
方法として、一様な膜厚の酸化膜を形成し、不純物の注
入を行った後、前記酸化膜を除去し、窒素注入後ゲート
酸化膜形成をする方法があるが、工程数の増加によって
製造工程に不利になる。
方法として、一様な膜厚の酸化膜を形成し、不純物の注
入を行った後、前記酸化膜を除去し、窒素注入後ゲート
酸化膜形成をする方法があるが、工程数の増加によって
製造工程に不利になる。
【０００９】さらに、上記の方法で不純物の注入前の一
様な膜厚の酸化膜を除去しないで、その上から窒素注入
後ゲート酸化膜を形成すれば工程数の増加による製造工
期へのデメリットはなくなる。しかし、しきい値電圧調
整用の不純物と窒素とを注入された酸化膜はかなりのダ
メージを受けていると考えられ、それをゲート酸化膜と
して用いることは膜の信頼性を低下させる要因となって
しまう。また半導体素子の微細化を進めるとゲート酸化
膜は薄膜化傾向にあり、その点でも注入によるダメージ
は不利である。
様な膜厚の酸化膜を除去しないで、その上から窒素注入
後ゲート酸化膜を形成すれば工程数の増加による製造工
期へのデメリットはなくなる。しかし、しきい値電圧調
整用の不純物と窒素とを注入された酸化膜はかなりのダ
メージを受けていると考えられ、それをゲート酸化膜と
して用いることは膜の信頼性を低下させる要因となって
しまう。また半導体素子の微細化を進めるとゲート酸化
膜は薄膜化傾向にあり、その点でも注入によるダメージ
は不利である。
【００１０】また、特開平１−１１２７７３号公報に提
案されている方法においては次のような問題がある。
案されている方法においては次のような問題がある。
【００１１】半導体素子の微細化を進めて、サブハーフ
ミクロン世代になるとゲート酸化膜の膜厚は７〜９ｎｍ
程度になるため、自然と低電圧用半導体素子のゲート酸
化膜の膜厚は７〜９ｎｍ程度になる。また、しきい値電
圧調整用の不純物を注入する際の基板上の酸化膜厚は１
０ｎｍ前後になる。それはＣＭＯＳトランジスタを形成
するとき、埋め込みチャネル型のＰＭＯＳトランジスタ
を採用しようとすれば、ゲート酸化膜と半導体界面付近
にＰ-層を極めて制御よく形成しなければならない。そ
のためには、不純物の注入エネルギーを低エネルギーに
しなければならず、注入飛程はおのずと浅くなる。従っ
て、不純物を注入する際の基板上の酸化膜厚はその注入
飛程から１０ｎｍ前後になってしまい、それ以上は厚く
できない。
ミクロン世代になるとゲート酸化膜の膜厚は７〜９ｎｍ
程度になるため、自然と低電圧用半導体素子のゲート酸
化膜の膜厚は７〜９ｎｍ程度になる。また、しきい値電
圧調整用の不純物を注入する際の基板上の酸化膜厚は１
０ｎｍ前後になる。それはＣＭＯＳトランジスタを形成
するとき、埋め込みチャネル型のＰＭＯＳトランジスタ
を採用しようとすれば、ゲート酸化膜と半導体界面付近
にＰ-層を極めて制御よく形成しなければならない。そ
のためには、不純物の注入エネルギーを低エネルギーに
しなければならず、注入飛程はおのずと浅くなる。従っ
て、不純物を注入する際の基板上の酸化膜厚はその注入
飛程から１０ｎｍ前後になってしまい、それ以上は厚く
できない。
【００１２】
【表１】
【００１３】上記表１は従来技術を用いて低電圧用、高
電圧用ゲート膜を形成した場合の各工程でのゲート膜厚
の推移をまとめたものである。
電圧用ゲート膜を形成した場合の各工程でのゲート膜厚
の推移をまとめたものである。
【００１４】まず、第一工程により半導体基板上に１０
ｎｍの酸化膜を形成し（低電圧用ゲート膜：１０ｎｍ、
高電圧用ゲート膜：１０ｎｍ）、次に第二工程で低電圧
用ゲート膜を形成する部分だけを除去した（低電圧用ゲ
ート膜：０ｎｍ、高電圧用ゲート膜：１０ｎｍ）。第三
工程に行く前に低電圧用ゲート膜を形成する部分にある
自然酸化膜を除去する目的で半導体基板洗浄を処理した
（低電圧用ゲート膜：０ｎｍ、高電圧用ゲート膜：８ｎ
ｍ）。最後に第三工程を処理すると、図３に示した一般
的な酸化レートにより低電圧用ゲート膜を８ｎｍ成長さ
せる場合、酸化時間は８分であるから、高電圧用ゲート
膜は最初８ｎｍだったので、酸化を８分行うと最終的に
は１２ｎｍの高電圧用ゲート膜が形成される（低電圧用
ゲート膜：８ｎｍ、高電圧用ゲート膜：１２ｎｍ。）
ｎｍの酸化膜を形成し（低電圧用ゲート膜：１０ｎｍ、
高電圧用ゲート膜：１０ｎｍ）、次に第二工程で低電圧
用ゲート膜を形成する部分だけを除去した（低電圧用ゲ
ート膜：０ｎｍ、高電圧用ゲート膜：１０ｎｍ）。第三
工程に行く前に低電圧用ゲート膜を形成する部分にある
自然酸化膜を除去する目的で半導体基板洗浄を処理した
（低電圧用ゲート膜：０ｎｍ、高電圧用ゲート膜：８ｎ
ｍ）。最後に第三工程を処理すると、図３に示した一般
的な酸化レートにより低電圧用ゲート膜を８ｎｍ成長さ
せる場合、酸化時間は８分であるから、高電圧用ゲート
膜は最初８ｎｍだったので、酸化を８分行うと最終的に
は１２ｎｍの高電圧用ゲート膜が形成される（低電圧用
ゲート膜：８ｎｍ、高電圧用ゲート膜：１２ｎｍ。）
【００１５】従って、従来技術により同一基板上にＣＭ
ＯＳトランジスタ、特に高電圧用、低電圧用埋め込みチ
ャネル型のＰＭＯＳトランジスタを形成しようとすると
き、第一の工程のゲート膜の膜厚は１０ｎｍ前後としな
ければならない。また、第三の工程において低電圧用埋
め込みチャネル型のＰＭＯＳトランジスタのゲート膜の
膜厚を７〜９ｎｍ程度にしようとすると、高電圧用埋め
込みチャネル型のＰＭＯＳトランジスタのゲート膜の膜
厚は１２〜１５ｎｍ程度にしかならない。
ＯＳトランジスタ、特に高電圧用、低電圧用埋め込みチ
ャネル型のＰＭＯＳトランジスタを形成しようとすると
き、第一の工程のゲート膜の膜厚は１０ｎｍ前後としな
ければならない。また、第三の工程において低電圧用埋
め込みチャネル型のＰＭＯＳトランジスタのゲート膜の
膜厚を７〜９ｎｍ程度にしようとすると、高電圧用埋め
込みチャネル型のＰＭＯＳトランジスタのゲート膜の膜
厚は１２〜１５ｎｍ程度にしかならない。
【００１６】そこで、ＡＩＳＣなどのＬＳＩ回路で論理
回路、アナログ回路、半導体記憶装置などを混載できる
半導体装置内の高電圧半導体素子、例えば埋め込みチャ
ネル型のＰＭＯＳトランジスタに１０〜２０Ｖの高電圧
を印加する必要性が出てきた場合、前記の１２〜１５ｎ
ｍ程度の膜厚では信頼性を確保できない。
回路、アナログ回路、半導体記憶装置などを混載できる
半導体装置内の高電圧半導体素子、例えば埋め込みチャ
ネル型のＰＭＯＳトランジスタに１０〜２０Ｖの高電圧
を印加する必要性が出てきた場合、前記の１２〜１５ｎ
ｍ程度の膜厚では信頼性を確保できない。
【００１７】この発明は、上述した従来の問題点を解決
するためになされたものにして、半導体素子の微細化を
可能にし、同一基板上の高電圧用、低電圧用素子を含む
すべての半導体素子の信頼性を確保しつつ、特に高電圧
用半導体素子のゲート膜の膜厚の自由度を大幅に改善し
た半導体装置の製造方法を提供することを目的とする。
するためになされたものにして、半導体素子の微細化を
可能にし、同一基板上の高電圧用、低電圧用素子を含む
すべての半導体素子の信頼性を確保しつつ、特に高電圧
用半導体素子のゲート膜の膜厚の自由度を大幅に改善し
た半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明は、高電圧用絶
縁膜と低電圧用絶縁膜を備えている複数種類、複数個の
半導体素子を同一基板上に形成する半導体装置の製造方
法において、すべての半導体素子のゲート絶縁膜を形成
する第１の工程と、前記ゲート絶縁膜を通して半導体素
子のしきい値を調整するための不純物を導入する第２の
工程と、前記ゲート絶縁膜上に絶縁膜、半導体膜のどち
らか一方、もしくは両方を形成する第３の工程と、高電
圧用半導体素子の絶縁膜を形成する領域のみにレジスト
をパターニングする第４の工程と、パターニングされた
レジストをマスクにして高電圧用半導体素子の絶縁膜を
形成する領域以外にある絶縁膜、半導体膜のどちらか一
方、もしくは両方とゲート絶縁膜を除去する第５の工程
と、高電圧用半導体素子の絶縁膜を形成する領域にある
レジストを除去した後、酸化性雰囲気において低電圧用
半導体素子の絶縁膜を形成するための熱処理を施す第６
の工程と、を含むことを特徴とする。
縁膜と低電圧用絶縁膜を備えている複数種類、複数個の
半導体素子を同一基板上に形成する半導体装置の製造方
法において、すべての半導体素子のゲート絶縁膜を形成
する第１の工程と、前記ゲート絶縁膜を通して半導体素
子のしきい値を調整するための不純物を導入する第２の
工程と、前記ゲート絶縁膜上に絶縁膜、半導体膜のどち
らか一方、もしくは両方を形成する第３の工程と、高電
圧用半導体素子の絶縁膜を形成する領域のみにレジスト
をパターニングする第４の工程と、パターニングされた
レジストをマスクにして高電圧用半導体素子の絶縁膜を
形成する領域以外にある絶縁膜、半導体膜のどちらか一
方、もしくは両方とゲート絶縁膜を除去する第５の工程
と、高電圧用半導体素子の絶縁膜を形成する領域にある
レジストを除去した後、酸化性雰囲気において低電圧用
半導体素子の絶縁膜を形成するための熱処理を施す第６
の工程と、を含むことを特徴とする。
【００１９】上記の製造方法によれば、低電圧用半導体
素子において、半導体素子の微細化によるゲート酸化膜
の薄膜化の要求を満足させることができる。また、同一
基板上の高電圧用素子を含むすべての半導体素子におい
て、低電圧用半導体素子はもちろん、高電圧用半導体素
子の絶縁膜については、下部の絶縁膜には、始めしきい
値電圧調整用の不純物を注入されて膜にダメージが残る
が、その後、熱処理とその直上部の品質のよい膜の形成
により、全体として高電圧用半導体素子の絶縁膜の信頼
性を確保できる。そして、特に高電圧用半導体素子の絶
縁膜について、その膜厚は下部の絶縁膜の直上部に形成
する膜の膜厚により、全体の膜厚の自由度を改善でき
る。
素子において、半導体素子の微細化によるゲート酸化膜
の薄膜化の要求を満足させることができる。また、同一
基板上の高電圧用素子を含むすべての半導体素子におい
て、低電圧用半導体素子はもちろん、高電圧用半導体素
子の絶縁膜については、下部の絶縁膜には、始めしきい
値電圧調整用の不純物を注入されて膜にダメージが残る
が、その後、熱処理とその直上部の品質のよい膜の形成
により、全体として高電圧用半導体素子の絶縁膜の信頼
性を確保できる。そして、特に高電圧用半導体素子の絶
縁膜について、その膜厚は下部の絶縁膜の直上部に形成
する膜の膜厚により、全体の膜厚の自由度を改善でき
る。
【００２０】また、この発明は、前記第３の工程におけ
る絶縁膜が少なくともＣＶＤ法で形成した酸化膜（以
下、ＣＶＤ酸化膜という。）または窒素を含んだＣＶＤ
酸化膜で構成されている膜で構成することができる。
る絶縁膜が少なくともＣＶＤ法で形成した酸化膜（以
下、ＣＶＤ酸化膜という。）または窒素を含んだＣＶＤ
酸化膜で構成されている膜で構成することができる。
【００２１】上記のように、窒素を含んだＣＶＤ酸化膜
を用いれば、高電圧用半導体素子の絶縁膜の信頼性が向
上する。
を用いれば、高電圧用半導体素子の絶縁膜の信頼性が向
上する。
【００２２】また、この発明は、前記第３の工程におけ
る半導体膜は少なくともポリシリコン膜もしくはアモル
ファスシリコン膜のどちらか一方を含む膜で構成するこ
とができる。
る半導体膜は少なくともポリシリコン膜もしくはアモル
ファスシリコン膜のどちらか一方を含む膜で構成するこ
とができる。
【００２３】上記のように、半導体膜として少なくとも
ポリシリコン膜もしくはアモルファスシリコン膜のどち
らか一方を含む膜を用いることで、膜形成温度を比較的
低温で形成することができ、均一性も比較的良くできる
ために、温度によるチャネル不純物の再拡散を抑えるこ
とができ、高電圧用半導体素子の絶縁膜を均一にできる
ので良好な素子を作成することができる。
ポリシリコン膜もしくはアモルファスシリコン膜のどち
らか一方を含む膜を用いることで、膜形成温度を比較的
低温で形成することができ、均一性も比較的良くできる
ために、温度によるチャネル不純物の再拡散を抑えるこ
とができ、高電圧用半導体素子の絶縁膜を均一にできる
ので良好な素子を作成することができる。
【００２４】また、この発明は、前記第３の工程におけ
る酸化膜を高温ＣＶＤ酸化膜で構成することができる。
る酸化膜を高温ＣＶＤ酸化膜で構成することができる。
【００２５】更に、この発明は、前記第３の工程におけ
る半導体膜の膜厚を前記第６の工程で形成する低電圧用
半導体素子の絶縁膜の膜厚よりも薄くするとよい。
る半導体膜の膜厚を前記第６の工程で形成する低電圧用
半導体素子の絶縁膜の膜厚よりも薄くするとよい。
【００２６】上記のように構成することで、高電圧用半
導体素子の絶縁膜には、未反応の半導体膜が残らないで
すべて酸化膜にすることができるので、高電圧用半導体
素子の電気特性にバラツキを生じることがない。
導体素子の絶縁膜には、未反応の半導体膜が残らないで
すべて酸化膜にすることができるので、高電圧用半導体
素子の電気特性にバラツキを生じることがない。
【００２７】また、この発明は、前記第３の工程におけ
る半導体膜に不純物を導入し、酸化雰囲気での酸化レー
トを大きくすることによって、前記第６の工程での低電
圧用半導体素子の絶縁膜形成時に半導体膜をすべて酸化
膜にするように構成することができる。
る半導体膜に不純物を導入し、酸化雰囲気での酸化レー
トを大きくすることによって、前記第６の工程での低電
圧用半導体素子の絶縁膜形成時に半導体膜をすべて酸化
膜にするように構成することができる。
【００２８】上記のように構成することで、高電圧用半
導体素子の絶縁膜について、下部の絶縁膜の直上部に形
成する半導体膜は、未反応の半導体膜が残らないですべ
て酸化膜にすることができ、かつその膜厚をさらに大き
くできるので、全体の膜厚の自由度を大幅に改善でき
る。
導体素子の絶縁膜について、下部の絶縁膜の直上部に形
成する半導体膜は、未反応の半導体膜が残らないですべ
て酸化膜にすることができ、かつその膜厚をさらに大き
くできるので、全体の膜厚の自由度を大幅に改善でき
る。
【００２９】更に、この発明は、前記第６の工程におけ
る酸化性雰囲気が少なくともＮ2ＯまたはＮＯを含んだ
酸化性雰囲気とするとよい。
る酸化性雰囲気が少なくともＮ2ＯまたはＮＯを含んだ
酸化性雰囲気とするとよい。
【００３０】上記のように構成することで、高電圧用半
導体素子の絶縁膜及び低電圧用半導体素子の絶縁膜に窒
素が導入され、両方の絶縁膜の信頼性が向上する。
導体素子の絶縁膜及び低電圧用半導体素子の絶縁膜に窒
素が導入され、両方の絶縁膜の信頼性が向上する。
【００３１】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の第１の
実施の形態を工程別に示す断面図である。この実施の形
態は、高電圧用、低電圧用埋め込みチャネル型のＰＭＯ
Ｓトランジスタを作成した場合である。
き図面を参照して説明する。図１は、この発明の第１の
実施の形態を工程別に示す断面図である。この実施の形
態は、高電圧用、低電圧用埋め込みチャネル型のＰＭＯ
Ｓトランジスタを作成した場合である。
【００３２】図１（ａ）に示すように、シリコン半導体
基板１上に公知のＬＯＣＯＳ法により素子分離酸化膜２
を形成後、シリコン半導体基板１全面に、８５０℃のウ
ェット酸化雰囲気でしきい値調整用の不純物注入用ゲー
ト酸化膜３を１０ｎｍ成長させる。
基板１上に公知のＬＯＣＯＳ法により素子分離酸化膜２
を形成後、シリコン半導体基板１全面に、８５０℃のウ
ェット酸化雰囲気でしきい値調整用の不純物注入用ゲー
ト酸化膜３を１０ｎｍ成長させる。
【００３３】次に、図１（ｂ）に示すように、シリコン
半導体基板１の上からしきい値電圧調整用の不純物４と
して、リン（Ｐ）を加速電圧１２０ｋｅｖ、ドーズ量５
ｅ１２ｃｍ-2の条件で注入した後、ボロン（Ｂ）を加速
電圧１５ｋｅｖ、ドーズ量２ｅ１２ｃｍ-2の条件で注入
し、トランジスタのチャネルを形成する部分に不純物層
５を形成する。
半導体基板１の上からしきい値電圧調整用の不純物４と
して、リン（Ｐ）を加速電圧１２０ｋｅｖ、ドーズ量５
ｅ１２ｃｍ-2の条件で注入した後、ボロン（Ｂ）を加速
電圧１５ｋｅｖ、ドーズ量２ｅ１２ｃｍ-2の条件で注入
し、トランジスタのチャネルを形成する部分に不純物層
５を形成する。
【００３４】続いて、図１（ｃ）に示すように、シリコ
ン半導体基板１上に高温ＣＶＤ酸化膜６をＮ2ＯとＳｉ
Ｈ4の混合ガスを用いて８００℃で１０ｎｍ形成する。
ン半導体基板１上に高温ＣＶＤ酸化膜６をＮ2ＯとＳｉ
Ｈ4の混合ガスを用いて８００℃で１０ｎｍ形成する。
【００３５】しかる後に、図１（ｄ）に示すように、高
電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲー
ト酸化膜となる領域にレジスト７を公知のフォトリソ技
術により形成する。
電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲー
ト酸化膜となる領域にレジスト７を公知のフォトリソ技
術により形成する。
【００３６】次に、図１（ｅ）に示すように、ＨＦ（フ
ッ酸）含む水溶液を用いてレジスト７をマスクにして、
高電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲ
ート酸化膜となる領域以外にある高温ＣＶＤ酸化膜６と
しきい値調整用不純物注入用ゲート酸化膜３をウェット
除去する。そして、図１（ｆ）に示すように、レジスト
７を除去後、低電圧用埋め込みチャネル型ＰＭＯＳトラ
ンジスタのゲート酸化膜となる領域の自然酸化膜を除去
するための洗浄を行う。
ッ酸）含む水溶液を用いてレジスト７をマスクにして、
高電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲ
ート酸化膜となる領域以外にある高温ＣＶＤ酸化膜６と
しきい値調整用不純物注入用ゲート酸化膜３をウェット
除去する。そして、図１（ｆ）に示すように、レジスト
７を除去後、低電圧用埋め込みチャネル型ＰＭＯＳトラ
ンジスタのゲート酸化膜となる領域の自然酸化膜を除去
するための洗浄を行う。
【００３７】その後、図１（ｇ）に示すように、８５０
℃のウェット酸化雰囲気で低電圧用ゲート熱酸化膜８を
８ｎｍ成長させた。このとき高電圧用埋め込みチャネル
型ＰＭＯＳトランジスタのゲート酸化膜９は低電圧用埋
め込みチャネル型ＰＭＯＳトランジスタのゲート酸化膜
となる領域の自然酸化膜を除去するための洗浄時の膜減
りも加わるが、最終的に２０ｎｍとなる。また、膜質は
低電圧用ゲート熱酸化膜８形成時の熱処理により向上し
ており、膜の焼き締めが行われるために緻密な膜になっ
ている。このことは膜のエッチレートの比較から確認し
ている。
℃のウェット酸化雰囲気で低電圧用ゲート熱酸化膜８を
８ｎｍ成長させた。このとき高電圧用埋め込みチャネル
型ＰＭＯＳトランジスタのゲート酸化膜９は低電圧用埋
め込みチャネル型ＰＭＯＳトランジスタのゲート酸化膜
となる領域の自然酸化膜を除去するための洗浄時の膜減
りも加わるが、最終的に２０ｎｍとなる。また、膜質は
低電圧用ゲート熱酸化膜８形成時の熱処理により向上し
ており、膜の焼き締めが行われるために緻密な膜になっ
ている。このことは膜のエッチレートの比較から確認し
ている。
【００３８】その後、図１（ｈ）に示すように、公知の
技術を用いてゲート電極１０をポリシリコン膜を３００
ｎｍの膜厚でＣＶＤ法により形成し、ＢＦ2を加速電圧
５０ｋｅｖ、ドーズ量６ｅ１５ｃｍ-2の条件で注入し、
熱処理を施してソース／ドレインの拡散層１１を形成す
る。その後、従来技術により層間膜、配線膜、パッシベ
ーション膜を順次形成し、所望の半導体素子を形成し
た。
技術を用いてゲート電極１０をポリシリコン膜を３００
ｎｍの膜厚でＣＶＤ法により形成し、ＢＦ2を加速電圧
５０ｋｅｖ、ドーズ量６ｅ１５ｃｍ-2の条件で注入し、
熱処理を施してソース／ドレインの拡散層１１を形成す
る。その後、従来技術により層間膜、配線膜、パッシベ
ーション膜を順次形成し、所望の半導体素子を形成し
た。
【００３９】ここで、高温ＣＶＤ酸化膜６のかわりにそ
の他の製法によりＣＶＤ酸化膜、例えばＥＣＲＣＶＤ酸
化膜を用いても最終的に同じ効果が得られる。また、例
えばＮＯガスを含む系で形成されたＣＶＤ酸化膜を用い
れば、そのＣＶＤ酸化膜は窒素を含んでおり、高電圧用
ゲート酸化膜９の信頼性がさらに向上する。
の他の製法によりＣＶＤ酸化膜、例えばＥＣＲＣＶＤ酸
化膜を用いても最終的に同じ効果が得られる。また、例
えばＮＯガスを含む系で形成されたＣＶＤ酸化膜を用い
れば、そのＣＶＤ酸化膜は窒素を含んでおり、高電圧用
ゲート酸化膜９の信頼性がさらに向上する。
【００４０】一方、低電圧用ゲート熱酸化膜８の形成時
の熱処理を少なくともＮ2Ｏガス又はＮＯガスを含んだ
系で行えば、高電圧用ゲート酸化膜９、及び低電圧用ゲ
ート熱酸化膜８に窒素が導入され、両方のゲート酸化膜
の信頼性が向上する。
の熱処理を少なくともＮ2Ｏガス又はＮＯガスを含んだ
系で行えば、高電圧用ゲート酸化膜９、及び低電圧用ゲ
ート熱酸化膜８に窒素が導入され、両方のゲート酸化膜
の信頼性が向上する。
【００４１】次に、この発明の第２の実施の形態につき
説明する。 図２は、この発明の第２の実施の形態を工
程別に示す断面図である。この実施の形態は高電圧用、
低電圧用埋め込みチャネル型のＰＭＯＳトランジスタを
作成した場合である。
説明する。 図２は、この発明の第２の実施の形態を工
程別に示す断面図である。この実施の形態は高電圧用、
低電圧用埋め込みチャネル型のＰＭＯＳトランジスタを
作成した場合である。
【００４２】図２（ａ）に示すように、シリコン半導体
基板１上に公知のＬＯＣＯＳ法により素子分離酸化膜２
を形成後、シリコン半導体基板１全面に、８５０℃のウ
ェット酸化雰囲気でしきい値調整用の不純物注入用ゲー
ト酸化膜３を１０ｎｍ成長させる。
基板１上に公知のＬＯＣＯＳ法により素子分離酸化膜２
を形成後、シリコン半導体基板１全面に、８５０℃のウ
ェット酸化雰囲気でしきい値調整用の不純物注入用ゲー
ト酸化膜３を１０ｎｍ成長させる。
【００４３】次に、図２（ｂ）に示すように、シリコン
半導体基板１の上からしきい値電圧調整用の不純物４と
して、リン（Ｐ）を加速電圧１２０ｋｅｖ、ドーズ量５
ｅ１２ｃｍ-2の条件で注入した後、ボロンを加速電圧１
５ｋｅｖ、ドーズ量２ｅ１２ｃｍ-2の条件で注入し、ト
ランジスタのチャネルを形成する部分に不純物層５を形
成する。
半導体基板１の上からしきい値電圧調整用の不純物４と
して、リン（Ｐ）を加速電圧１２０ｋｅｖ、ドーズ量５
ｅ１２ｃｍ-2の条件で注入した後、ボロンを加速電圧１
５ｋｅｖ、ドーズ量２ｅ１２ｃｍ-2の条件で注入し、ト
ランジスタのチャネルを形成する部分に不純物層５を形
成する。
【００４４】続いて、図２（ｃ）に示すように、シリコ
ン基板１上にドープトＣＶＤ法により、ＳｉＨ4ガスと
ＰＨ3ガスの混合ガスにより６００℃でシート抵抗で７
００〜８００Ωの膜厚８ｎｍのポリシリコン膜１２を形
成する。
ン基板１上にドープトＣＶＤ法により、ＳｉＨ4ガスと
ＰＨ3ガスの混合ガスにより６００℃でシート抵抗で７
００〜８００Ωの膜厚８ｎｍのポリシリコン膜１２を形
成する。
【００４５】しかる後に、図２（ｄ）に示すように、高
電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲー
ト酸化膜となる領域にレジスト７を公知のフォトリソ技
術により形成する。
電圧用埋め込みチャネル型ＰＭＯＳトランジスタのゲー
ト酸化膜となる領域にレジスト７を公知のフォトリソ技
術により形成する。
【００４６】その後、図２（ｅ）に示すように、レジス
ト７をマスクにして、高電圧用埋め込みチャネル型ＰＭ
ＯＳトランジスのゲート酸化膜となる領域以外にあるポ
リシリコン膜１２をＫＯＨ（水酸化カリウム）を含む水
溶液を用いて、しきい値調整用不純物注入用ゲート酸化
膜３をＨＦ（フッ酸）含む水溶液を用いてそれぞれウェ
ット除去する。
ト７をマスクにして、高電圧用埋め込みチャネル型ＰＭ
ＯＳトランジスのゲート酸化膜となる領域以外にあるポ
リシリコン膜１２をＫＯＨ（水酸化カリウム）を含む水
溶液を用いて、しきい値調整用不純物注入用ゲート酸化
膜３をＨＦ（フッ酸）含む水溶液を用いてそれぞれウェ
ット除去する。
【００４７】そして、図２（ｆ）に示すようにレジスト
７を除去した後、低電圧用埋め込みチャネル型ＰＭＯＳ
トランジスのゲート酸化膜となる領域の自然酸化膜を除
去するための洗浄を行った後、図２（ｇ）に示すよう
に、９００℃のドライ酸素雰囲気で低電圧用ゲート熱酸
化膜８を８ｎｍ成長させる。この時、高電圧用埋め込み
チャネル型ＰＭＯＳトランジスのゲート酸化膜１３は、
熱処理前はポリシリコン膜１２としきい値調整用不純物
注入用ゲート酸化膜３の積層膜であったが、熱処理後に
はポリシリコン膜１２が酸化膜になるので、最終的にす
べて酸化膜の膜厚２４ｎｍの高電圧用ゲート酸化膜１３
が形成できた。これは断面ＴＥＭにより確認している。
７を除去した後、低電圧用埋め込みチャネル型ＰＭＯＳ
トランジスのゲート酸化膜となる領域の自然酸化膜を除
去するための洗浄を行った後、図２（ｇ）に示すよう
に、９００℃のドライ酸素雰囲気で低電圧用ゲート熱酸
化膜８を８ｎｍ成長させる。この時、高電圧用埋め込み
チャネル型ＰＭＯＳトランジスのゲート酸化膜１３は、
熱処理前はポリシリコン膜１２としきい値調整用不純物
注入用ゲート酸化膜３の積層膜であったが、熱処理後に
はポリシリコン膜１２が酸化膜になるので、最終的にす
べて酸化膜の膜厚２４ｎｍの高電圧用ゲート酸化膜１３
が形成できた。これは断面ＴＥＭにより確認している。
【００４８】この実施の形態のように、ポリシリコン膜
１２の膜厚を低電圧用ゲート酸化膜８の膜厚以下にする
ことで、単結晶シリコン半導体基板とポリシリコン膜と
ではポリシリコン膜のほうが単結晶シリコン半導体基板
よりも１．５倍程度酸化レートが早いので、低電圧用ゲ
ート熱酸化膜８を８ｎｍ形成するときの酸化雰囲気の熱
処理でポリシリコン膜をすべて酸化膜にすることが容易
になった。
１２の膜厚を低電圧用ゲート酸化膜８の膜厚以下にする
ことで、単結晶シリコン半導体基板とポリシリコン膜と
ではポリシリコン膜のほうが単結晶シリコン半導体基板
よりも１．５倍程度酸化レートが早いので、低電圧用ゲ
ート熱酸化膜８を８ｎｍ形成するときの酸化雰囲気の熱
処理でポリシリコン膜をすべて酸化膜にすることが容易
になった。
【００４９】また、不純物、例えば、リン（Ｐ）を導入
し、シート抵抗で３００〜４００Ωの膜厚８ｎｍのポリ
シリコン膜を膜厚１２ｎｍ形成したとき、この場合、単
結晶シリコン半導体基板とポリシリコン膜とではポリシ
リコン膜の方が単結晶シリコン半導体基板よりも２．０
倍程度酸化レートが早くなるので低電圧用ゲート熱酸化
膜８を８ｎｍ形成するときの酸化雰囲気の熱処理でアモ
ルファスシリコン膜をすべて酸化膜にすることが、さら
に容易になり、最終的にすべて酸化膜の膜厚３４ｎｍの
ゲート酸化膜が形成できた。これは断面ＴＥＭにより確
認している。
し、シート抵抗で３００〜４００Ωの膜厚８ｎｍのポリ
シリコン膜を膜厚１２ｎｍ形成したとき、この場合、単
結晶シリコン半導体基板とポリシリコン膜とではポリシ
リコン膜の方が単結晶シリコン半導体基板よりも２．０
倍程度酸化レートが早くなるので低電圧用ゲート熱酸化
膜８を８ｎｍ形成するときの酸化雰囲気の熱処理でアモ
ルファスシリコン膜をすべて酸化膜にすることが、さら
に容易になり、最終的にすべて酸化膜の膜厚３４ｎｍの
ゲート酸化膜が形成できた。これは断面ＴＥＭにより確
認している。
【００５０】その後、図２（ｈ）に示すように、公知の
技術を用いてゲート電極１０をポリシリコン膜を３００
ｎｍの膜厚でＣＶＤ法により形成し、ＢＦ2を加速電圧
５０ｋｅｖ、ドーズ量６ｅ１５ｃｍ-2の条件で注入し、
熱処理を施し、ソース／ドレインの拡散層１１を形成す
る。その後、公知の技術により層間膜、配線膜、パッシ
ベーション膜を順次形成し、所望の半導体素子を形成し
た。
技術を用いてゲート電極１０をポリシリコン膜を３００
ｎｍの膜厚でＣＶＤ法により形成し、ＢＦ2を加速電圧
５０ｋｅｖ、ドーズ量６ｅ１５ｃｍ-2の条件で注入し、
熱処理を施し、ソース／ドレインの拡散層１１を形成す
る。その後、公知の技術により層間膜、配線膜、パッシ
ベーション膜を順次形成し、所望の半導体素子を形成し
た。
【００５１】ここで、ポリシリコン膜１２の代わりにア
モルファスシリコン膜を用いても、アモルファスシリコ
ン膜とポリシリコン膜の複合膜でも最終的に同じ効果が
得られる。
モルファスシリコン膜を用いても、アモルファスシリコ
ン膜とポリシリコン膜の複合膜でも最終的に同じ効果が
得られる。
【００５２】
【発明の効果】以上説明したように、この発明の製造方
法によれば、低電圧用半導体素子において半導体素子の
微細化によるゲート酸化膜の薄膜化の要求を満足させる
ことができる。また同一基板上の高電圧用素子を含むす
べての半導体素子において、低電圧用半導体素子はもち
ろん、高電圧用半導体素子のゲート絶縁膜膜について
は、下部のゲート絶縁膜膜には、始めしきい値電圧調整
用の不純物を注入されて膜にダメージが残るが、その後
熱処理とその直上部の品質のよい膜の形成により、全体
として高電圧用半導体素子のゲート絶縁膜の信頼性を確
保できる。そして特に高電圧用半導体素子のゲート絶縁
膜膜について、その膜厚は下部のゲート絶縁膜膜の直上
部に形成する膜の膜厚により、全体の膜厚の自由度を改
善できる。
法によれば、低電圧用半導体素子において半導体素子の
微細化によるゲート酸化膜の薄膜化の要求を満足させる
ことができる。また同一基板上の高電圧用素子を含むす
べての半導体素子において、低電圧用半導体素子はもち
ろん、高電圧用半導体素子のゲート絶縁膜膜について
は、下部のゲート絶縁膜膜には、始めしきい値電圧調整
用の不純物を注入されて膜にダメージが残るが、その後
熱処理とその直上部の品質のよい膜の形成により、全体
として高電圧用半導体素子のゲート絶縁膜の信頼性を確
保できる。そして特に高電圧用半導体素子のゲート絶縁
膜膜について、その膜厚は下部のゲート絶縁膜膜の直上
部に形成する膜の膜厚により、全体の膜厚の自由度を改
善できる。
【００５３】また、第３の工程における絶縁膜が少なく
ともＣＶＤ酸化膜または窒素を含んだＣＶＤ酸化膜で構
成されている膜を用いると、高電圧用半導体素子のゲー
ト絶縁膜の信頼性が向上する。
ともＣＶＤ酸化膜または窒素を含んだＣＶＤ酸化膜で構
成されている膜を用いると、高電圧用半導体素子のゲー
ト絶縁膜の信頼性が向上する。
【００５４】また、第３の工程における半導体膜を少な
くともポリシリコン膜もしくはアモルファスシリコン膜
のどちらか一方を含む膜にすれば、膜形成温度を比較的
低温で形成することができ、均一性も比較的良くできる
ために、温度によるチャネル不純物の再拡散を抑えるこ
とができ、高電圧用半導体素子のゲート絶縁膜を均一に
できるので良好な素子を作成することができる。
くともポリシリコン膜もしくはアモルファスシリコン膜
のどちらか一方を含む膜にすれば、膜形成温度を比較的
低温で形成することができ、均一性も比較的良くできる
ために、温度によるチャネル不純物の再拡散を抑えるこ
とができ、高電圧用半導体素子のゲート絶縁膜を均一に
できるので良好な素子を作成することができる。
【００５５】また、第３の工程における半導体膜の膜厚
を第６の工程で形成する低電圧用半導体素子の絶縁膜の
膜厚よりも薄くすれば、高電圧用半導体素子のゲート絶
縁膜には、未反応の半導体膜が残らないですべて酸化膜
にすることができるので、高電圧用半導体素子の電気特
性にバラツキを生じることがない。
を第６の工程で形成する低電圧用半導体素子の絶縁膜の
膜厚よりも薄くすれば、高電圧用半導体素子のゲート絶
縁膜には、未反応の半導体膜が残らないですべて酸化膜
にすることができるので、高電圧用半導体素子の電気特
性にバラツキを生じることがない。
【００５６】前記第３の工程における半導体膜に不純物
を導入し、酸化雰囲気での酸化レートを大きくすること
によって、第６の工程での低電圧用半導体素子のゲート
絶縁膜形成時に半導体膜をすべて酸化膜にするように構
成すると、高電圧用半導体素子のゲート絶縁膜につい
て、下部のゲート絶縁膜の直上部に形成する半導体膜
は、未反応の半導体膜が残らないですべて酸化膜にする
ことができ、かつその膜厚をさらに大きくできるので、
全体の膜厚の自由度を大幅に改善できる。
を導入し、酸化雰囲気での酸化レートを大きくすること
によって、第６の工程での低電圧用半導体素子のゲート
絶縁膜形成時に半導体膜をすべて酸化膜にするように構
成すると、高電圧用半導体素子のゲート絶縁膜につい
て、下部のゲート絶縁膜の直上部に形成する半導体膜
は、未反応の半導体膜が残らないですべて酸化膜にする
ことができ、かつその膜厚をさらに大きくできるので、
全体の膜厚の自由度を大幅に改善できる。
【００５７】また、第６の工程における酸化雰囲気が少
なくてもＮ2ＯまたはＮＯを含んだ酸化性雰囲気に構成
すると、高電圧用半導体素子のゲート絶縁膜及び低電圧
用半導体素子のゲート絶縁膜に窒素が導入され、両方の
ゲート絶縁膜の信頼性が向上する。
なくてもＮ2ＯまたはＮＯを含んだ酸化性雰囲気に構成
すると、高電圧用半導体素子のゲート絶縁膜及び低電圧
用半導体素子のゲート絶縁膜に窒素が導入され、両方の
ゲート絶縁膜の信頼性が向上する。
【図１】この発明の第１の実施の形態を工程別に示す断
面図である。
面図である。
【図２】この発明の第２の実施の形態を工程別に示す断
面図である。
面図である。
【図３】酸化時間と酸化膜厚との関係を示す特性図であ
る。
る。
１ シリコン半導体基板 ２ 素子分離酸化膜 ３ しきい値調整用の不純物注入用ゲート酸化膜 ４ しきい値調整用不純物 ５ 不純物層 ６ ＣＶＤ酸化膜 ７ レジスト ８ 低電圧用ゲート酸化膜 ９ 高電圧用ゲート酸化膜 １０ ポリシリコンゲート電極 １１ ソース／ドレイン拡散層 １２ ポリシリコン膜 １３ 高電圧用ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 27/08 ３２１Ｃ 29/78 29/78 ３０１Ｐ 21/336
Claims (7)
- 【請求項１】 高電圧用絶縁膜と低電圧用絶縁膜を備え
ている複数種類、複数個の半導体素子を同一基板上に形
成する半導体装置の製造方法において、 すべての半導体素子のゲート絶縁膜を形成する第１の工
程と、 前記ゲート絶縁膜を通して半導体素子のしきい値を調整
するための不純物を導入する第２の工程と、 前記ゲート絶縁膜上に絶縁膜、半導体膜のどちらか一
方、もしくは両方を形成する第３の工程と、 高電圧用半導体素子の絶縁膜を形成する領域のみにレジ
ストをパターニングする第４の工程と、 パターニングされたレジストをマスクにして高電圧用半
導体素子の絶縁膜を形成する領域以外にある絶縁膜、半
導体膜のどちらか一方、もしくは両方とゲート絶縁膜を
除去する第５の工程と、 高電圧用半導体素子の絶縁膜を形成する領域にあるレジ
ストを除去した後、酸化性雰囲気において低電圧用半導
体素子の絶縁膜を形成するための熱処理を施す第６の工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３の工程における絶縁膜が少なく
ともＣＶＤ法で形成した酸化膜または窒素を含んだＣＶ
Ｄ法で形成した酸化膜で構成されている膜であることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第３の工程における半導体膜は少な
くともポリシリコン膜もしくはアモルファスシリコン膜
のどちらか一方を含む膜であることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項４】 前記第３の工程における酸化膜を高温Ｃ
ＶＤ法で形成した酸化膜とすることを特徴とする請求項
２に記載の半導体装置の製造方法。 - 【請求項５】 前記第３の工程における半導体膜の膜厚
を前記第６の工程で形成する低電圧用半導体素子の絶縁
膜の膜厚よりも薄くすることを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項６】 前記第３の工程における半導体膜に不純
物を導入し、酸化雰囲気での酸化レートを大きくするこ
とによって、前記第６の工程での低電圧用半導体素子の
絶縁膜形成時に半導体膜をすべて酸化膜にすることを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項７】 前記第６の工程における酸化性雰囲気が
少なくともＮ2ＯまたはＮＯを含んだ酸化性雰囲気であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176320A JPH1022397A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176320A JPH1022397A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022397A true JPH1022397A (ja) | 1998-01-23 |
Family
ID=16011531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176320A Pending JPH1022397A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022397A (ja) |
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- 1996-07-05 JP JP8176320A patent/JPH1022397A/ja active Pending
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