JPS61251172A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS61251172A JPS61251172A JP9285685A JP9285685A JPS61251172A JP S61251172 A JPS61251172 A JP S61251172A JP 9285685 A JP9285685 A JP 9285685A JP 9285685 A JP9285685 A JP 9285685A JP S61251172 A JPS61251172 A JP S61251172A
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- Japan
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- source
- gate electrode
- drain
- crystalline silicon
- oxide film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置゛の製造方法に係り、特にゲート長
が短いＭＯＳ型半導体装置のソース・ドレイン領域の形
成方法に関する。
が短いＭＯＳ型半導体装置のソース・ドレイン領域の形
成方法に関する。
（発明の技術的背景）
添付図面の第２図を参照して従来方法の一例を説明する
。第２図（ａ）〜（ｄ）は従来のＭＯＳ型半導体装置０
製造方法を説明するための、製造工程別の素子断面図で
ある。
。第２図（ａ）〜（ｄ）は従来のＭＯＳ型半導体装置０
製造方法を説明するための、製造工程別の素子断面図で
ある。
通常、窒化膜等の絶縁膜を耐酸化性マスクとして、第２
図（ａ）に示すようにシリコン基板１１の表面にフィー
ルド酸化膜１２およびゲート酸化膜１３を形成して素子
領域を形成する（以下この方法をＬＯＣＯ８法という）
。
図（ａ）に示すようにシリコン基板１１の表面にフィー
ルド酸化膜１２およびゲート酸化膜１３を形成して素子
領域を形成する（以下この方法をＬＯＣＯ８法という）
。
その後、第２図（ｂ）に示すように不純物をドーピング
したポリシリコンを被着し、パターニングしてゲート酸
化膜１３上の一部にこれを残存させ、ゲート電極１４を
形成する。その後、このゲート電極１４を自己整合マス
クとしてゲート酸化膜１３を介して不純物をイオン注入
し、さらに熱処理を加えて第２図（Ｃ）に示すようにソ
ース・ドレイン拡散層１５を形成する。
したポリシリコンを被着し、パターニングしてゲート酸
化膜１３上の一部にこれを残存させ、ゲート電極１４を
形成する。その後、このゲート電極１４を自己整合マス
クとしてゲート酸化膜１３を介して不純物をイオン注入
し、さらに熱処理を加えて第２図（Ｃ）に示すようにソ
ース・ドレイン拡散層１５を形成する。
次いで、第２図（ｄ）に示すように全面に層間絶縁Ｍ１
８を被着し、これにコンタクトホール１９を開口して、
アルミニウム取出し配線２０を形成すると、ＭＯＳ型半
導体装置が完成する。
８を被着し、これにコンタクトホール１９を開口して、
アルミニウム取出し配線２０を形成すると、ＭＯＳ型半
導体装置が完成する。
近年、ＭＯＳ型半導体装置の微細化が急速に進みつつあ
る。そこで、第２図に示すような従来方法でこのような
微細化したＭＯＳ型半導体装置を作製すると、ソース・
ドレイン拡散層１５のゲート電極１４直下への横方向拡
散により、実質的にゲート長が短くなってしまう（いわ
ゆる短チヤネル効果）。この短チヤネル効果を防止する
ために、ソース・ドレイン領域１５を形成するための不
純物のイオン注入工程で不純物イオンを浅くドープする
と、後続のアルミニウム取出し配線２０の形成工程でア
ルミニウムがこの浅いソース・ドレイン拡散Ｗ１１５を
突き破って拡散してしまう、いわゆるソース・ドレイン
への電極の突き抜は現象が発生する。
る。そこで、第２図に示すような従来方法でこのような
微細化したＭＯＳ型半導体装置を作製すると、ソース・
ドレイン拡散層１５のゲート電極１４直下への横方向拡
散により、実質的にゲート長が短くなってしまう（いわ
ゆる短チヤネル効果）。この短チヤネル効果を防止する
ために、ソース・ドレイン領域１５を形成するための不
純物のイオン注入工程で不純物イオンを浅くドープする
と、後続のアルミニウム取出し配線２０の形成工程でア
ルミニウムがこの浅いソース・ドレイン拡散Ｗ１１５を
突き破って拡散してしまう、いわゆるソース・ドレイン
への電極の突き抜は現象が発生する。
このように従来の製造方法では、微細化したＭＯＳ型半
導体装置で短チヤネル効果を防止し、かつソース・ドレ
インへの電極の突き抜けを発生させないようにすること
が困難であった。
導体装置で短チヤネル効果を防止し、かつソース・ドレ
インへの電極の突き抜けを発生させないようにすること
が困難であった。
本発明は上述した従来の欠点を解決するためになされた
もので、短チヤネル効果を抑制し、かつソース・ドレイ
ン拡散層に対するアルミニウム取出し電極の突き抜けを
防止しつつ、素子をさらに微細化することのできるＭＯ
Ｓ型半導体装置の製造方法を提供することを目的とする
。
もので、短チヤネル効果を抑制し、かつソース・ドレイ
ン拡散層に対するアルミニウム取出し電極の突き抜けを
防止しつつ、素子をさらに微細化することのできるＭＯ
Ｓ型半導体装置の製造方法を提供することを目的とする
。
上記の目的を達成するため本発明は、ゲート絶縁膜上の
ゲート電極の側面および表面を絶縁被膜で覆う工程と、
ソース・ドレイン予定領域の絶縁膜を除去して半導体基
板を露出させる工程と、露出したソース・ドレイン予定
領域表面に単結晶半導体層を成長させる工程と、この単
結晶半導体層を介して不純物を半導体基板に達するまで
ドープする工程とを具備するＭＯＳ型半導体装置の製造
方法を提供するものである。
ゲート電極の側面および表面を絶縁被膜で覆う工程と、
ソース・ドレイン予定領域の絶縁膜を除去して半導体基
板を露出させる工程と、露出したソース・ドレイン予定
領域表面に単結晶半導体層を成長させる工程と、この単
結晶半導体層を介して不純物を半導体基板に達するまで
ドープする工程とを具備するＭＯＳ型半導体装置の製造
方法を提供するものである。
以下本発明の一実施例を、第１図（ａ）〜（ｆ）示す製
造工程別素子断面図を用いて説明する。なお第２図に示
したと同一部分には同一符号を付し、その説明は省略す
る。
造工程別素子断面図を用いて説明する。なお第２図に示
したと同一部分には同一符号を付し、その説明は省略す
る。
まずＰ型シリコン基板１１の表面に前述したＬＯＣＯ８
法を用いて素子領域を形成し、熱酸化を行なって５００
人の酸化膜をこの素子領域に成長させ、ゲート酸化膜１
３を形成する（第１図（ａ））。
法を用いて素子領域を形成し、熱酸化を行なって５００
人の酸化膜をこの素子領域に成長させ、ゲート酸化膜１
３を形成する（第１図（ａ））。
次いで、ポリシリコンを基板表面に４０００Ａの厚さで
堆積し、リン拡散等を施してその１抵抗値を下げた後に
、リアクティブイオンエツチング（ＲＩＥ）を用いてパ
ターニングし、第２図（ｂ）に示すようにゲート電極１
４をゲート酸化１１９１３上の一部に形成する。この際
、後にソースおよびドレインとなる領域に形成された酸
化膜１３の厚さが１５０人となるようにＲＩＥをおこな
う。
堆積し、リン拡散等を施してその１抵抗値を下げた後に
、リアクティブイオンエツチング（ＲＩＥ）を用いてパ
ターニングし、第２図（ｂ）に示すようにゲート電極１
４をゲート酸化１１９１３上の一部に形成する。この際
、後にソースおよびドレインとなる領域に形成された酸
化膜１３の厚さが１５０人となるようにＲＩＥをおこな
う。
次いで、第２図（Ｃ）に示すように、９００’Ｃの酸素
雰囲気中で熱酸化をおこない、ポリシリコンのゲート電
極１４上に１０００Ａの酸化膜１６を形成し、ソース・
ドレイン予定領域に３００Ａの酸化膜を形成する。ざら
にフッ酸（ＨＦ）水溶液でソース・ドレイン予定領域の
酸化膜が除去できるまでエツチングを施す。このように
すると、第２図（ｄ）に示すようなゲート電極１４の側
面および表面のみに酸化膜が形成された構造を得られる
。
雰囲気中で熱酸化をおこない、ポリシリコンのゲート電
極１４上に１０００Ａの酸化膜１６を形成し、ソース・
ドレイン予定領域に３００Ａの酸化膜を形成する。ざら
にフッ酸（ＨＦ）水溶液でソース・ドレイン予定領域の
酸化膜が除去できるまでエツチングを施す。このように
すると、第２図（ｄ）に示すようなゲート電極１４の側
面および表面のみに酸化膜が形成された構造を得られる
。
次いで、このシリコンウェハを気相成長炉内にセット口
、１０００℃のＳ度でＨＣ１／Ｈ２ｒＵ合ガス中で基板
１１のソース・ドレイン予定領域上の自然酸化膜をエツ
チング除去する。そして、１０００℃、Ｓ ｉＨ４／Ｈ
Ｃｊ （３％）混合ガス中で単結晶シリコンのエピタキ
シャル成長を行なう。その結果、第２図（ｅ）に示すよ
うに３０００人の単結晶シリコン１７が、ソース・ドレ
イン予定領域上に選択的にエピタキシャル成長する。
、１０００℃のＳ度でＨＣ１／Ｈ２ｒＵ合ガス中で基板
１１のソース・ドレイン予定領域上の自然酸化膜をエツ
チング除去する。そして、１０００℃、Ｓ ｉＨ４／Ｈ
Ｃｊ （３％）混合ガス中で単結晶シリコンのエピタキ
シャル成長を行なう。その結果、第２図（ｅ）に示すよ
うに３０００人の単結晶シリコン１７が、ソース・ドレ
イン予定領域上に選択的にエピタキシャル成長する。
その後、高濃度のＮ型不純物を単結晶シリコン１７を介
してシリコン基板１１に到達するまでイオン注入する。
してシリコン基板１１に到達するまでイオン注入する。
ここで、このドープしたＮ型不純物はポリシリコンゲー
ト電極１４の部分ではその直下のシリコン基板１１には
到達しない。このようにしてソース・ドレイン予定領域
内のみにＮ型不純物をドープした後に、ウェハに対する
熱処理を施す。このようにすると、第２図（ｆ）に示す
ように、エピタキシャル成長した単結晶シリコン１７と
その直下のシリコン基板１１の表面がソース・ドレイン
拡散１ｉ５１５として形成される。
ト電極１４の部分ではその直下のシリコン基板１１には
到達しない。このようにしてソース・ドレイン予定領域
内のみにＮ型不純物をドープした後に、ウェハに対する
熱処理を施す。このようにすると、第２図（ｆ）に示す
ように、エピタキシャル成長した単結晶シリコン１７と
その直下のシリコン基板１１の表面がソース・ドレイン
拡散１ｉ５１５として形成される。
以下の工程は従来と同様に行なう。すなわち、層間絶Ｑ
膜に開口したコンタクトホールから、アルミニウム取出
し配線を形成する。こうして、ＭＯＳ型半導体装置が形
成される。
膜に開口したコンタクトホールから、アルミニウム取出
し配線を形成する。こうして、ＭＯＳ型半導体装置が形
成される。
なお、以上説明した実施例はＮチャネルＭＯＳ型半導体
装置についてのものであったが、ＰチャネルＭＯＳ型半
導体装置であっても同様に適用可能である。従ってこの
２つを並用すれば、ＣＭＯＳ型半導体装置にも適用可能
である。なお、エピタキシャル成長後の不純物イオン注
入は両チャンネルの０ＭＯＳでは不可欠であるが、片チ
ャンネルのＮＭＯＳ，ＰＭＯＳでは省略することができ
る。この場合には、エピタキシャル成長に当って不純物
をドープする必要がある。
装置についてのものであったが、ＰチャネルＭＯＳ型半
導体装置であっても同様に適用可能である。従ってこの
２つを並用すれば、ＣＭＯＳ型半導体装置にも適用可能
である。なお、エピタキシャル成長後の不純物イオン注
入は両チャンネルの０ＭＯＳでは不可欠であるが、片チ
ャンネルのＮＭＯＳ，ＰＭＯＳでは省略することができ
る。この場合には、エピタキシャル成長に当って不純物
をドープする必要がある。
以上の如く本発明では、あらかじめゲート電極の側面お
よび表面を酸化しておいて、後続のエピタキシャル成長
工程において単結晶シリコンの成長が起らないようにし
ておき、ソース・ドレイン予定領域のみに選択的に単結
晶シリコンの成長を行ない、これをソース・ドレイン拡
散領域に変換するようにしているため、熱処理によって
ゲート電極直下に対して横方向拡散がおこりにくい。従
って、短チヤネル効果を抑制できるＭＯＳ型半導体装置
の製造方法が得られる。またソース・ドレイン拡散層は
、そのほとんどがエピタキシャル成長により形成した単
結晶シリンコによってシリコン基板の表面の上方に形成
されるため、従来に比べてその厚さを厚くすることがき
、従って、後続するアルミニウム配線工程でのアルミニ
ウム等の電極が、このソース・ドレイン拡散層を突き抜
けて拡散するという突き扱は現象を防止することのでき
るＭＯＳ型半導体装置の製造方法が得られる。
よび表面を酸化しておいて、後続のエピタキシャル成長
工程において単結晶シリコンの成長が起らないようにし
ておき、ソース・ドレイン予定領域のみに選択的に単結
晶シリコンの成長を行ない、これをソース・ドレイン拡
散領域に変換するようにしているため、熱処理によって
ゲート電極直下に対して横方向拡散がおこりにくい。従
って、短チヤネル効果を抑制できるＭＯＳ型半導体装置
の製造方法が得られる。またソース・ドレイン拡散層は
、そのほとんどがエピタキシャル成長により形成した単
結晶シリンコによってシリコン基板の表面の上方に形成
されるため、従来に比べてその厚さを厚くすることがき
、従って、後続するアルミニウム配線工程でのアルミニ
ウム等の電極が、このソース・ドレイン拡散層を突き抜
けて拡散するという突き扱は現象を防止することのでき
るＭＯＳ型半導体装置の製造方法が得られる。
このように本発明によるＭＯＳ型半導体装置の製造方法
を用いれば、短チヤネル効果とアルミニウム等の電極の
突き抜は現象とを共に防止することができるため、微細
化構造のＭＯ３型半導体装置を実現するのに多大の効果
を発揮することができる。
を用いれば、短チヤネル効果とアルミニウム等の電極の
突き抜は現象とを共に防止することができるため、微細
化構造のＭＯ３型半導体装置を実現するのに多大の効果
を発揮することができる。
第１図は本発明の一実施例を示す製造工程別の素子断面
図、第２図は従来方法の一例を示す製造工程別の素子断
面図である。 １１・・・シリコン基板、１３・・・ゲート酸化膜、１
４・・・ゲート電極、１５・・・ソースおよびドレイン
拡散層、１６・・・酸化膜、１７・・・エピタキシャル
成長シリコン層。 出願人代理人 猪 股 清 第１図
図、第２図は従来方法の一例を示す製造工程別の素子断
面図である。 １１・・・シリコン基板、１３・・・ゲート酸化膜、１
４・・・ゲート電極、１５・・・ソースおよびドレイン
拡散層、１６・・・酸化膜、１７・・・エピタキシャル
成長シリコン層。 出願人代理人 猪 股 清 第１図
Claims (1)
- 【特許請求の範囲】 １、ゲート絶縁膜上のゲート電極の側面および表面を絶
縁被膜で覆う工程と、ソースおよびドレインの予定領域
の絶縁膜を除去して半導体基板を露出させる工程と、露
出した前記ソースおよびドレインの予定領域表面に単結
晶半導体層を成長させる工程とを具備するＭＯＳ型半導
体装置の製造方法。 ２、ゲート絶縁膜上のゲート電極の側面および表面を絶
縁被膜で覆う工程と、ソースおよびドレインの予定領域
の絶縁膜を除去して半導体基板を露出させる工程と、露
出した前記ソースおよびドレインの予定領域表面に単結
晶半導体層を成長させる工程と、この単結晶半導体層を
介して不純物を前記半導体基板に達するまでドープする
工程とを具備するＭＯＳ型半導体装置の製造方法。 ３、前記ゲート電極はポリシリコンで形成される特許請
求の範囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9285685A JPS61251172A (ja) | 1985-04-30 | 1985-04-30 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9285685A JPS61251172A (ja) | 1985-04-30 | 1985-04-30 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251172A true JPS61251172A (ja) | 1986-11-08 |
Family
ID=14066071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9285685A Pending JPS61251172A (ja) | 1985-04-30 | 1985-04-30 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885884A (en) * | 1995-09-29 | 1999-03-23 | Intel Corporation | Process for fabricating a microcrystalline silicon structure |
-
1985
- 1985-04-30 JP JP9285685A patent/JPS61251172A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885884A (en) * | 1995-09-29 | 1999-03-23 | Intel Corporation | Process for fabricating a microcrystalline silicon structure |
| US6114722A (en) * | 1995-09-29 | 2000-09-05 | Intel Corporation | Microcrystalline silicon structure and fabrication process |
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