JPS605072B2

JPS605072B2 - 絶縁ゲ−ト型電界効果半導体装置の製造方法

Info

Publication number: JPS605072B2
Application number: JP51092613A
Authority: JP
Inventors: 厚上野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-07-31
Filing date: 1976-07-31
Publication date: 1985-02-08
Also published as: JPS5317283A

Description

【発明の詳細な説明】この発明は絶縁ゲート型電界効果半導体装置の製造方法
に関するものである。

単結晶シリコン基板上に絶縁膜を選択的に設け、次にシ
リコンのェピタキシャル成長を行なうと、単結晶シリコ
ン基板上には単結晶シリコン膜が形成され、絶縁膜上に
は多結晶シリコン膜のみが形成され単結晶シリコン膜は
形成されないという問題がある。

これを第１図に示す。第１図において、１はシリコン基
板、２は絶縁膜、３はシリコンェピ成長膜、３ａは単結
晶シリコン膜、３ｂは多結晶シリコン膜である。図から
明らかなように、このようにすると段差が生じていた。
これを回避するため、第２図に示すイオン注入法が提案
された。すなわち、単結晶シリコン基板４にイオン注入
防止膜となる絶縁膜（図示せず）を選択的に形成し開□
部を設ける。その開□部より単結晶シリコン基板４の内
部へ、例えば酸素イオンをある深さに注入することによ
り二酸化シリコン膜５を形成することができる。しかし
、単結晶シリコン基板４の内部に酸素イオンを注入する
ためには、高ェネルギで長時間の注入を要する。その結
果、単結晶シリコン基板４の表面に格子欠陥を生ずると
いう問題があった。そのため、従来のシリコンゲートＭ
ＯＳトランジス外ま、第３図のように構成されていた。
図において、６はシリコン基板、７はソース領域、８は
ドレィン領域、８ａはドレィン領域の屈曲部、９はフィ
ールド用二酸化シリコン膜、１０はゲート用二酸化シリ
コン膜、１１はゲート用の多結晶シリコン膜、１２は配
線用の多結晶シリコン膜、１３は気相成長法による二酸
化シリコン膜、１４は例えばアルミニウムの電極をそれ
ぞれ示す。このような構造のシリコンゲ−トＭＯＳトラ
ンジスタは、ドレィン領域の屈曲部８ａでエッジ効果と
称する電界集中効果が生じ、ドレインと基板間の耐圧を
低下させていた。また、ゲートおよびドレィン間に大き
な段差が生じるという問題もあった。一方、短チャンネ
ルＭＯＳトランジスタは、ソース、ドレィン間の突き抜
け現象による耐圧低下を向上させるとともに、しきい電
圧のチャンネル長さ依存性を低減させるために、第４図
に示すように、ソースおよびドレィン拡散層１５，１６
は、浅い部分１５ａ，１６ａが形成されている。また、
全体を浅くすると、シート抵抗の増大およびＰＮ接合耐
圧が低下するため、深い部分１５ｂ，１６ｂも形成され
ている。その他の部分は第３図と同じである。そして、
ソースおよびドレィン拡散層１５，１６の深い部分１５
ｂ，１６ｂは、熱拡散法により、浅い部分１５ａ，１６
ａは、イオン注入法または二酸化シリコン膜を介して熱
拡散するいわゆる押し込み拡散法で形成される。しかし
、イオン注入法によれば操作が煩雑となり、押し込み拡
散法によればＮ型不純物が押し込みにくくかつ浅い拡散
が困難なため製造が容易でなかった。したがって、この
発明の目的は、高耐圧な絶縁ゲート型電界効果半導体装
置を容易に製造することができる絶縁ゲート型電界効果
半導体装置の製造方法を提供することである。

この発明による絶縁ゲート型電界効果半導体装置の製造
方法を短チャンネルＭＯＳトランジスタについて説明す
る。

まず、第５図Ａのように、一方の導電型たとえばＰ型の
シリコン基板１７の主面上をエッチングして凹部１８，
１９および凸部２０を形成する。ついで凹部１８，１９
および凸部２０上に窒化シリコン膜２１，二酸化シリコ
ン膜２２および窒化シリコン膜２３を順次積層形成する
。この場合において、凹部１８，１９上の二酸化シリコ
ン膜２２の上面が凸部２０の表面以下に位置決めされる
。つぎに、第５図Ｂのように、二酸化シリコン膜（図示
せず）をマスクとして窒化シリコン膜２３をエッチング
して凸部２０上の窒化シリコン膜２３ａを残す。そして
、この窒化シリコン膜２３ａをマスクとして用いること
により凹部１８，１９上の二酸化シリコン膜２２を除去
して凸部２０の側面を露出する。この露出した凸部２０
の側面のシリコン基板１７の部分を熱酸化により選択的
に二酸化シリコン膜２５に変換する。この場合において
、シリコン基板１７の熱酸化により、二酸化シリコン膜
２５が最初のシリコン基板１７面を基準にして内側へ４
５％、外側に５５％形成されるため、外側に突出するよ
うになる。これを防ぐため、あらかじめシリコン基板１
７を二酸化シリコン膜２５が突出する分だけエッチング
して凸部２０の側面を熱酸化後も平坦にすることが行な
われる。つぎに、凸部２０上の窒化シリコン膜２３ａお
よび二酸化シリコン膜２２をマスクとして凹部１８，１
９上の窒化シリコン膜２１を除去してシリコン基板１７
を露出する。そして、第５図Ｃのように、全面にェピタ
キシャル成長膜２６を形成する。このとき、凹部１８，
１９上の成長膜２６は単結晶シリコン膜２６ａとなり、
凸部２０上の成長膜２６は、二酸化シリコン膜２２上に
形成されるため多結晶シリコン膜２６ｂとなる。そして
、単結晶シリコン膜２６ａの上面が、凸部２０のシリコ
ン基板１７と窒化シリコン膜２１の界面と、同一平面に
なるようにェピタキシャル成長膜２６が形成される。凸
部２０上の二酸化シリコン膜２２，窒化シリコン膜２１
を除去すると同時に多結晶シリコン膜２６ｂをリフトオ
フ法によって除去すると、第５図Ｄのように、シリコン
基板１７の主面が平坦になり、かつ基板１７内に二酸化
シリコン膜２５の島領域が形成される。この基板１７を
用いて、第６図Ａのように、窒化シリコン膜（図示せず
）をマスクとして選択酸化によりゲート絶縁膜となる二
酸化シリコン膜２７をシリコン基板１７主面が平坦にな
るように形成する。この二酸化シリコン膜２７は、その
端緑の一部が二酸化シリコン膜２５の機縁の一部にシリ
コン基板１７の一部分を介して重なるように位置決めさ
れる。つぎに、第６図Ｂのように、シリコン基板１７主
面に多結晶シリコン膜２８を形成し、ゲート領域とソー
スおよびドレィン領域ならびにそれらの電極領域に対応
する多結晶シリコン膜２８の部分２８ａに、例えば二酸
化シリコン膜（図示せず）をマスクとしてＮ型不純物（
リン、ヒ素）を熱拡散する。つぎに、第６図Ｃのように
、ゲート電極領域とソースおよびドレィンの電極領域に
対応する多結晶シリコン膜２８の部分に、窒化シリコン
膜からなるパターンマスク２９を形成する。つぎに、こ
のパタ−ンマスク２９を用いて多結晶シリコン膜２８を
選択酸化する。この場合において、酸化される部分は、
最初の多結晶シリコン膜２８の厚みに比較してほぼ倍の
厚みになるために、選択酸化後も素子表面を平田にする
ためには、あらかじめ二酸化シリコン膜（図示せず）あ
るし、は窒化シリコン膜（図示せず）をマスクとして厚
みが増加する分だけ多結晶シリコン膜２８を緑式エッチ
ングあるいはドライエッチングする必要がある。この多
結晶シリコン膜２８の選択酸化により、ソースおよびド
レィンの電極領域とゲート電極領域を分離する二酸化シ
リコン膜３０ａおよびフィールド用二酸化シＩＪコン膜
３０ｂが形成される。そして、パターンマスク２９の真
下の多結晶シリコン膜２８の部分がそれぞれゲート電極
領域３１ａ、ソース電極領域３１ｂ、ドレィン電極領域
３１ｃとなる。つぎに「領域３１ａ〜３１ｃの多結晶シ
リコン膜２８に含まれているＮ型不純物を基板１７に熱
拡散する。この場合において、Ｎ型不純物の拡散は、二
酸化シリコン膜２５，２７によって制御され、二酸化シ
リコン膜２５上に浅いＮ型不純物の拡散層３２ａ，３３
ａが形成され、それ以外の領域３１ｂ，３１ｃの真下部
分に深いＮ型不純物の拡散層３２ｂ，３３ｂが形成され
る。また、領域３１ａの多結晶シリコン膜２８に含まれ
ているＮ型不純物は、二酸化シリコン膜２７により拡散
が規制される。浅いＮ型不純物の拡散層３２ａ，３３ａ
は、それぞれソースおよびドレィン領域の浅い後合領域
となり、深いＮ型不純物の拡散層３２ｂ，３３ｂは、深
い接合領域となる。つぎに、第６図○のように、パター
ンマスク２９を除去したのち、全面にアルミニウム膜を
形成し、フオトェッチングにより所望のパターンを形成
してゲート、ソースおよびドレィンの電極３４〜３６を
構成するとともに素子間の配線をする。このようにして
短チャンネルＭＯＳトランジスタが製造される。このよ
うに、この実施例によれば、シリコン基板１７内に島領
域の二酸化シリコン膜２５を形成するために、不純物を
拡散した多結晶シリコン膜２８ａを酸化して二酸化シリ
コン膜３０ａとするときに、シリコン基板１７にソース
、ドレィン領域を同時に形成することが出来る。

また、ソース、ドレィン領域において、Ｎ型不純物の拡
散層の浅い領域３２ａ，３３ａと深い領域３２ｂ，３３
ｂを簡単に形成することができる。そのため、短チャン
ネルＭＯＳトランジスタの製造が極めて容易となる。ま
た、いわゆるセルフアラィメント方式の拡散と同様に、
ソース、ドレィン領域と、Ｎ型不純物の拡散層の浅い領
域３２ａ，３３ａおよび深い領域３２ｂ，３３ｂをそれ
ぞれ同時に形成できるため、ゲートとソースおよびドレ
インの重なりを高精度で制御できる。また、ソースおよ
びドレィソ領域において、浅い接合領域３２ａ，３３ａ
の下面と深い接合領域３２ｂ，３３ｂのチャンネル側に
二酸化シリコン膜２５からなる絶縁層が形成されるため
、空乏層の拡がりが抑制され耐圧が向上する。また、多
結晶シリコン膜２８とシリコン基板１７の選択酸化によ
り素子表面を完全に平坦化することができる。そのため
、アルミニウム配線の断線が防止でき、かつ高密度化を
図ることができる。さらに、シリコン基板１７内に熱酸
化により島領域の二酸化シリコン膜２５を形成できるた
め、シリコン基板１７の格子欠陥が発生しない。その結
果、素子特性が向上する。以上のように、この発明の絶
縁ゲート型電界効果半導体装置の製造方法によれば、一
方の導電型の基板主面に凸部を形成し、この凸部の両側
面から内部に向かって第１および第２の絶縁層を形成し
、この凸部の両側空所を基板と同一材料を用いて埋めた
のち、前記第１および第２の絶縁層の上方の基板主面の
部分に絶縁層を形成し、この絶縁層の外側から他方の導
電型の不純物を前記第１および第２の絶縁層の上側に拡
散するため、高耐圧な絶縁ゲート型電界効果半導体装置
を容易に製造することができる。

【図面の簡単な説明】

第１図ないし第４図は従来例の欠点を説明する説明図、
第５図および第６図はこの発明の一実施例の製造工程説
明図である。１７・・・・・・Ｐ型のシリコン基板、１８，１９・・
・・・・凹部、２０・・・・・・凸部、２５，２７，３
０ａ…・・・酸化シリコン膜、３２ａ，３３ａ・・・・
・・浅いＮ型不純物の拡散層、３２ｂ，３３ｂ…・・・
深いＮ型不純物の拡散層。第１図第２図第３図第４図第５図第６図

Claims

【特許請求の範囲】１一方の導電型の基板主面に凸部を形成する第１の工
程と、この凸部の両側面から内部に向かって第１および
第２の絶縁層を形成する第２の工程と、前記基板と同じ
材料を用いて前記凸部の両側空所を埋める第３の工程と
、前記第１および第２の絶縁層の間の前記基板主面の部
分にゲート絶縁膜となる第３の絶縁層を形成する第４の
工程と、前記第１および第２の絶縁層の上方の前記基板
主面の部分にそれぞれ絶縁層を形成しこれらの絶縁層の
両外側の前記基板主面の部分からソース、ドレイン領域
となる他方の導電型の不純物層を前記第１および第２の
絶縁層の上側に拡散形成する第５の工程を含む絶縁ゲー
ト型電界効果半導体装置の製造方法。２前記第２の工程は、前記基板主面に第４および第５
の絶縁層を順次積層形成し前記凸部両側の前記基板主面
の部分に形成された第５の絶縁層表面を前記凸部の表面
以下に位置決めする工程と、この第５の絶縁層にさらに
酸化防止能をもつ第６の絶縁層を積層形成する工程と、
前記凸部両側の前記基板主面の部分の前記第６の絶縁層
を除去しこの凸部を覆う前記第６の絶縁層をマスクとし
てこの凸部両側の前記第５の絶縁層を除去することによ
りこの第５の絶縁層が接触していた凸部の両側面を露出
する工程と、この露出した凸部の両側面を熱酸化法によ
り選択的に酸化して前記第１および第２の絶縁層を形成
する工程と、前記凸部上の前記第４、第５および第６の
絶縁層を除去する工程を含むことを特徴とする特許請求
の範囲第１項記載の絶縁ゲート型電界効果半導体装置の
製造方法。３前記第５の工程は、前記基板主面に多結晶シリコン
膜を形成してこの多結晶シリコン膜に他方の導電型の不
純物を選択的に拡散する工程と、前記第１、第２の絶縁
層の外側の多結晶シリコン膜の部分および前記第３の絶
縁層の上側の多結晶シリコン膜の部分に酸化防止能をも
つ第７の絶縁層を選択的に形成する工程と、この第７の
絶縁層をマスクとして前記多結晶シリコン膜を選択的に
酸化して前記第１および第２の絶縁層の上方の前記基板
主面の部分に絶縁層を形成する工程と、この絶縁層をマ
スクとして前記多結晶シリコン膜中の前記不純物を前記
第１および第２の絶縁層の上側に熱拡散する工程を含む
ことを特徴とする特許請求の範囲第１項記載の絶縁ゲー
ト型電界効果半導体装置の製造方法。