JP3031073B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3031073B2 JP3031073B2 JP4211902A JP21190292A JP3031073B2 JP 3031073 B2 JP3031073 B2 JP 3031073B2 JP 4211902 A JP4211902 A JP 4211902A JP 21190292 A JP21190292 A JP 21190292A JP 3031073 B2 JP3031073 B2 JP 3031073B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に素子形成領域を電気的に分離するた
めの溝堀分離領域を有する半導体装置とその製造方法と
に関する。
造方法に関し、特に素子形成領域を電気的に分離するた
めの溝堀分離領域を有する半導体装置とその製造方法と
に関する。
【０００２】
【従来の技術】従来、素子間分離技術としては、ＬＯＣ
ＯＳ法が一般的である。しかし、このＬＯＣＯＳ法に
は、いわゆるバーズビークの発生があり、高集積化する
上で問題がある。その点、溝堀分離構造はバーズビーク
がなく、レジスト寸法との寸法変換値がほぼ０であるた
め、高集積化にとってきわめて有効である。これは、こ
の構造の形成にドライエッチングを用いるためで、特に
サイドエッチングのほとんどない反応性イオンエッチン
グによるところが大きい。この溝堀分離構造は、例え
ば、１９８４年のアイ・イー・ディー・エム予稿集６７
−７０頁（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ １９８４，Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｄｅｓｔ，ｐｐ．６７−７０）
に報告されたように高密度ＣＭＯＳで構成されるスタテ
ィック型ＲＡＭに利用している。
ＯＳ法が一般的である。しかし、このＬＯＣＯＳ法に
は、いわゆるバーズビークの発生があり、高集積化する
上で問題がある。その点、溝堀分離構造はバーズビーク
がなく、レジスト寸法との寸法変換値がほぼ０であるた
め、高集積化にとってきわめて有効である。これは、こ
の構造の形成にドライエッチングを用いるためで、特に
サイドエッチングのほとんどない反応性イオンエッチン
グによるところが大きい。この溝堀分離構造は、例え
ば、１９８４年のアイ・イー・ディー・エム予稿集６７
−７０頁（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ １９８４，Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｄｅｓｔ，ｐｐ．６７−７０）
に報告されたように高密度ＣＭＯＳで構成されるスタテ
ィック型ＲＡＭに利用している。
【０００３】図９（ａ）は従来の溝堀分離構造を有する
ＭＯＳトランジスタの一例で平面図であり、図９（ｂ）
は図９（ａ）におけるＢＢ線から右側の溝を埋め込む酸
化膜を取り去った場合の部分破断斜視図である。Ｐ型シ
リコン基板２０１表面の素子形成領域には、Ｎ型ソース
・ドレイン拡散層２１１とゲート酸化膜２０５とゲート
多結晶シリコン層２０６とからなるＭＯＳトランジスタ
が形成されている。Ｐ型シリコン基板２０１に形成され
た溝の内部は、熱酸化膜２０３とＣＶＤ酸化膜２０３ａ
とで埋設されている。また、この溝の底部のシリコン基
板２０１表面には、隣接するトランジスタ等の素子間の
絶縁分離を保つためのＰ型チャネルストッパー領域２１
４が設けられている。
ＭＯＳトランジスタの一例で平面図であり、図９（ｂ）
は図９（ａ）におけるＢＢ線から右側の溝を埋め込む酸
化膜を取り去った場合の部分破断斜視図である。Ｐ型シ
リコン基板２０１表面の素子形成領域には、Ｎ型ソース
・ドレイン拡散層２１１とゲート酸化膜２０５とゲート
多結晶シリコン層２０６とからなるＭＯＳトランジスタ
が形成されている。Ｐ型シリコン基板２０１に形成され
た溝の内部は、熱酸化膜２０３とＣＶＤ酸化膜２０３ａ
とで埋設されている。また、この溝の底部のシリコン基
板２０１表面には、隣接するトランジスタ等の素子間の
絶縁分離を保つためのＰ型チャネルストッパー領域２１
４が設けられている。
【０００４】
【発明が解決しようとする課題】本発明者は、図９に示
したような溝堀分離構造を有するＭＯＳトランジスタを
作成し、その電気的特性を評価したところ、以下のよう
な不具合を見い出した。ＭＯＳトランジスタのサブスレ
ッショルド（Ｓｕｂｔｈｒｅｓｈｏｌｄ）特性を示すグ
ラフである図６を参照すると、従来の溝分離構造を有す
るＭＯＳトランジスタでは、ゲート電圧−ドレイン電流
特性に、寄生チャネルによるとみられるキンクがみられ
る。
したような溝堀分離構造を有するＭＯＳトランジスタを
作成し、その電気的特性を評価したところ、以下のよう
な不具合を見い出した。ＭＯＳトランジスタのサブスレ
ッショルド（Ｓｕｂｔｈｒｅｓｈｏｌｄ）特性を示すグ
ラフである図６を参照すると、従来の溝分離構造を有す
るＭＯＳトランジスタでは、ゲート電圧−ドレイン電流
特性に、寄生チャネルによるとみられるキンクがみられ
る。
【０００５】この種のキンクを有する特性は溝堀分離構
造に限らず、ティー・イイズカ等による１９８１年のア
イ・イー・ディー・エム予稿集３８０−３８３頁（Ｔ．
Ｉｉｚｕｋａ ｅｔ ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ １９８１， Ｔｅｃｈｎｉｃａｌ Ｄｉｄｅｓ
ｔ，ｐｐ．３８０−３８３）の報告によると、バーズビ
ークを縮小したＬＯＣＯＳ分離にもみられる。イイズカ
等は、この原因をＭＯＳトランジスタのソース，ドレイ
ン間のＬＯＣＯＳ分離酸化膜側面に形成される寄生ＭＯ
Ｓトランジスタによるものであると解析している。ＭＯ
Ｓトランジスタのサブスレッショルド特性に前述のよう
なキンクがみられると、このトランジスタで構成した回
路の過渡特性が異常になったり、定常状態でのリーク電
流の原因となる。従来、このような寄生ＭＯＳトランジ
スタ効果を抑制するために堀分離領域の側面に斜めイオ
ン注入法によりチャネルストッパー領域を形成する方法
が公知である。例えば、ケイ・クロサワ等による１９８
１年のアイ・イー・ディー・エム予稿集３８４−３８７
頁（Ｋ．Ｋｕｒｏｓａｗａ ｅｔ ａｌ．，Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ １９８１， Ｔｅｃｈｎｉｃａｌ
Ｄｉｄｅｓｔ，ｐｐ．３８４−３８７）の報告に、この
方法が述べられている。
造に限らず、ティー・イイズカ等による１９８１年のア
イ・イー・ディー・エム予稿集３８０−３８３頁（Ｔ．
Ｉｉｚｕｋａ ｅｔ ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ １９８１， Ｔｅｃｈｎｉｃａｌ Ｄｉｄｅｓ
ｔ，ｐｐ．３８０−３８３）の報告によると、バーズビ
ークを縮小したＬＯＣＯＳ分離にもみられる。イイズカ
等は、この原因をＭＯＳトランジスタのソース，ドレイ
ン間のＬＯＣＯＳ分離酸化膜側面に形成される寄生ＭＯ
Ｓトランジスタによるものであると解析している。ＭＯ
Ｓトランジスタのサブスレッショルド特性に前述のよう
なキンクがみられると、このトランジスタで構成した回
路の過渡特性が異常になったり、定常状態でのリーク電
流の原因となる。従来、このような寄生ＭＯＳトランジ
スタ効果を抑制するために堀分離領域の側面に斜めイオ
ン注入法によりチャネルストッパー領域を形成する方法
が公知である。例えば、ケイ・クロサワ等による１９８
１年のアイ・イー・ディー・エム予稿集３８４−３８７
頁（Ｋ．Ｋｕｒｏｓａｗａ ｅｔ ａｌ．，Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ １９８１， Ｔｅｃｈｎｉｃａｌ
Ｄｉｄｅｓｔ，ｐｐ．３８４−３８７）の報告に、この
方法が述べられている。
【０００６】しかしながら、素子の微細化に伴ない、Ｍ
ＯＳトランジスタのチャネル幅が０．５μｍ以下になる
と、前述のイオン注入法により溝側壁に形成できるチャ
ネルストッパー領域の深さが無視できなくなる。すなわ
ち、チャネリングのため約０．１μｍ以下の浅いチャネ
ルストッパー領域ができなくなり、実効チャネル幅の減
少がＭＯＳトランジスタの電流駆動能力を顕著に低下さ
せる。
ＯＳトランジスタのチャネル幅が０．５μｍ以下になる
と、前述のイオン注入法により溝側壁に形成できるチャ
ネルストッパー領域の深さが無視できなくなる。すなわ
ち、チャネリングのため約０．１μｍ以下の浅いチャネ
ルストッパー領域ができなくなり、実効チャネル幅の減
少がＭＯＳトランジスタの電流駆動能力を顕著に低下さ
せる。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
少なくともゲート電極の長手方向に直交するソース領
域，チャネル領域およびドレイン領域の端部には、Ｐ型
シリコン基板の一主表面に形成された溝を含んでなる溝
堀分離が設けられ、上記チャネル領域の直上における上
記ゲート電極はゲート多結晶シリコン層にゲート・タン
グステンシリサイド層が載置されたタングステンポリサ
イド構造をなし、上記溝堀分離の直上におけるゲート電
極はゲート・タングステンシリサイド層のみから構成さ
れ、上記チャネル領域の端部において、上記溝堀分離は
ゲート酸化膜および上記ゲート多結晶シリコン層に自己
整合的に設けられ、上記溝の内壁表面は全面がボロンを
含む絶縁膜により直接に覆われており、上記溝表面に接
した上記シリコン基板中には、上記絶縁膜からのボロン
の導入により形成されたチャネルストッパー領域が設け
られている。本発明の半導体装置の製造方法は、Ｐ型シ
リコン基板の一主表面に選択酸化によりフィールド酸化
膜を形成し、フィールド酸化膜に囲まれたＰ型シリコン
基板の一主表面に熱酸化によりゲート酸化膜を形成し、
全面にＮ型の多結晶シリコン膜を形成する工程と、所要
の位置の上記多結晶シリコン膜，ゲート酸化膜およびＰ
型シリコン基板を順次選択的にエッチングして、Ｐ型シ
リコン基板の一主表面に溝を形成する工程と、少なくと
も上記溝の内壁表面の全面がボロンを含だ絶縁膜により
直接に覆われるように、溝に絶縁膜を充填する工程と、
ランプアニール法を用いて、上記絶縁膜からボロンを熱
拡散して、上記溝表面に接した上記Ｐ型シリコン基板中
にチャネルストッパー領域を形成して溝堀分離構造を形
成する工程と、全面にタングステンシリサイド膜を形成
し、タングステンシリサイド膜および上記多結晶シリコ
ン膜を順次選択的にパターニングして、上記溝堀分離構
造の直上にゲート・タングステンシリサイド層のみから
構成されたゲート電極を形成し，上記フィールド酸化膜
およびゲート酸化膜の直上にはゲート多結晶シリコン層
にゲート・タングステンシリサイド層が載置されたタン
グステンポリサイド構造のゲート電極を形成する工程
と、上記ゲート電極，フィールド酸化膜および溝堀分離
構造に自己整合的に、上記Ｐ型シリコン基板の一主表面
にＮ型のソース，ドレイン領域を形成する工程とを有し
ている。
少なくともゲート電極の長手方向に直交するソース領
域，チャネル領域およびドレイン領域の端部には、Ｐ型
シリコン基板の一主表面に形成された溝を含んでなる溝
堀分離が設けられ、上記チャネル領域の直上における上
記ゲート電極はゲート多結晶シリコン層にゲート・タン
グステンシリサイド層が載置されたタングステンポリサ
イド構造をなし、上記溝堀分離の直上におけるゲート電
極はゲート・タングステンシリサイド層のみから構成さ
れ、上記チャネル領域の端部において、上記溝堀分離は
ゲート酸化膜および上記ゲート多結晶シリコン層に自己
整合的に設けられ、上記溝の内壁表面は全面がボロンを
含む絶縁膜により直接に覆われており、上記溝表面に接
した上記シリコン基板中には、上記絶縁膜からのボロン
の導入により形成されたチャネルストッパー領域が設け
られている。本発明の半導体装置の製造方法は、Ｐ型シ
リコン基板の一主表面に選択酸化によりフィールド酸化
膜を形成し、フィールド酸化膜に囲まれたＰ型シリコン
基板の一主表面に熱酸化によりゲート酸化膜を形成し、
全面にＮ型の多結晶シリコン膜を形成する工程と、所要
の位置の上記多結晶シリコン膜，ゲート酸化膜およびＰ
型シリコン基板を順次選択的にエッチングして、Ｐ型シ
リコン基板の一主表面に溝を形成する工程と、少なくと
も上記溝の内壁表面の全面がボロンを含だ絶縁膜により
直接に覆われるように、溝に絶縁膜を充填する工程と、
ランプアニール法を用いて、上記絶縁膜からボロンを熱
拡散して、上記溝表面に接した上記Ｐ型シリコン基板中
にチャネルストッパー領域を形成して溝堀分離構造を形
成する工程と、全面にタングステンシリサイド膜を形成
し、タングステンシリサイド膜および上記多結晶シリコ
ン膜を順次選択的にパターニングして、上記溝堀分離構
造の直上にゲート・タングステンシリサイド層のみから
構成されたゲート電極を形成し，上記フィールド酸化膜
およびゲート酸化膜の直上にはゲート多結晶シリコン層
にゲート・タングステンシリサイド層が載置されたタン
グステンポリサイド構造のゲート電極を形成する工程
と、上記ゲート電極，フィールド酸化膜および溝堀分離
構造に自己整合的に、上記Ｐ型シリコン基板の一主表面
にＮ型のソース，ドレイン領域を形成する工程とを有し
ている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】半導体装置の斜視図である図１と図１のＡ
Ａ線での断面図である図２とを併せて参照すると、本発
明の第１の実施例は、マスクＲＯＭのメモリセルの分離
領域に本発明を適用したものであり、Ｎ型ソース・ドレ
イン拡散層１０８，ゲート酸化膜１０５，ゲート多結晶
シリコン層１０６ａ，およびゲート・タングクテンシリ
サイド層１０７ａによりＰ型シリコン基板１０１の表面
の形成されたＭＯＳトランジスタの間には、溝堀分離構
造が設けられている。この溝の内壁表面には、３〜８モ
ル％のボロンを含んだ膜厚５０〜２００ｎｍのＢＳＧ膜
１０２が、設けられている。さらにこの溝の内壁表面に
接したシリコン基板１０１中には、ＢＳＧ膜１０２から
の熱処理によりボロンが導入されて形成されたＰ型チャ
ネルストッパー領域１０４が、設けられている。さらに
また、この溝内のＢＳＧ膜１０２上にはノンドープ酸化
膜１０３ａが設けられ、これらＢＳＧ膜１０２とノンド
ープ酸化膜１０３ａとによりこの溝は埋設されている。
Ａ線での断面図である図２とを併せて参照すると、本発
明の第１の実施例は、マスクＲＯＭのメモリセルの分離
領域に本発明を適用したものであり、Ｎ型ソース・ドレ
イン拡散層１０８，ゲート酸化膜１０５，ゲート多結晶
シリコン層１０６ａ，およびゲート・タングクテンシリ
サイド層１０７ａによりＰ型シリコン基板１０１の表面
の形成されたＭＯＳトランジスタの間には、溝堀分離構
造が設けられている。この溝の内壁表面には、３〜８モ
ル％のボロンを含んだ膜厚５０〜２００ｎｍのＢＳＧ膜
１０２が、設けられている。さらにこの溝の内壁表面に
接したシリコン基板１０１中には、ＢＳＧ膜１０２から
の熱処理によりボロンが導入されて形成されたＰ型チャ
ネルストッパー領域１０４が、設けられている。さらに
また、この溝内のＢＳＧ膜１０２上にはノンドープ酸化
膜１０３ａが設けられ、これらＢＳＧ膜１０２とノンド
ープ酸化膜１０３ａとによりこの溝は埋設されている。
【００１０】半導体装置の製造方法を説明するための工
程順の断面図である図３と図４とを併せて参照すると、
上記第１の実施例の半導体装置は、以下のように形成さ
れる。
程順の断面図である図３と図４とを併せて参照すると、
上記第１の実施例の半導体装置は、以下のように形成さ
れる。
【００１１】まず、Ｐ型シリコン基板１０１の表面に、
フィールド酸化膜１１０，ゲート酸化膜１０５を順次形
成し、続いて、全面に膜厚２００〜３００ｎｍのＮ型多
結晶シリコン層１０６を形成する〔図３（ａ）〕。
フィールド酸化膜１１０，ゲート酸化膜１０５を順次形
成し、続いて、全面に膜厚２００〜３００ｎｍのＮ型多
結晶シリコン層１０６を形成する〔図３（ａ）〕。
【００１２】次に、ドライエッチング法を用いてシリコ
ン基板１０１表面に深さ１〜２μｍの溝を形成する。こ
のエッチングにより、溝が形成される部分のＮ型多結晶
シリコン層１０６，およびゲート酸化膜１０５もエッチ
ング除去される。その後、ＣＶＤ法によりボロン濃度が
３〜８モル％，膜厚が５０〜２００ｎｍのＢＳＧ膜１０
２を全面に堆積する。さらに、ＣＶＤ法により、全面に
ノンドープ酸化膜１０３を堆積する〔図３（ｂ）〕。
ン基板１０１表面に深さ１〜２μｍの溝を形成する。こ
のエッチングにより、溝が形成される部分のＮ型多結晶
シリコン層１０６，およびゲート酸化膜１０５もエッチ
ング除去される。その後、ＣＶＤ法によりボロン濃度が
３〜８モル％，膜厚が５０〜２００ｎｍのＢＳＧ膜１０
２を全面に堆積する。さらに、ＣＶＤ法により、全面に
ノンドープ酸化膜１０３を堆積する〔図３（ｂ）〕。
【００１３】次に、ドライエッチング法によりＮ型多結
晶シリコン層１０６の上面が完全に露出するまで基板表
面全体をエッチバックする。このエッチバックにより、
ノンドープ酸化膜１０３，およびＢＳＧ膜１０２はそれ
ぞれノンドープ酸化膜１０３ａ，およびＢＳＧ膜１０２
ａとなり、これらノンドープ酸化膜１０３ａ，およびＢ
ＳＧ膜１０２ａによりこの溝が埋設される〔図３
（ｃ）〕。このときのエッチバックの条件は、Ｎ型多結
晶シリコン層１０６とノンドープ酸化膜１０３並びにＢ
ＳＧ膜１０２とのエッチング比をできるだけ大きくし、
Ｎ型多結晶シリコン層１０６の膜べりを抑えるようにえ
らぶ。例えば、エッチングガスとしてＣＦ4 ，ＣＨ
Ｆ3 ，およびＨｅの混合ガスがよい。
晶シリコン層１０６の上面が完全に露出するまで基板表
面全体をエッチバックする。このエッチバックにより、
ノンドープ酸化膜１０３，およびＢＳＧ膜１０２はそれ
ぞれノンドープ酸化膜１０３ａ，およびＢＳＧ膜１０２
ａとなり、これらノンドープ酸化膜１０３ａ，およびＢ
ＳＧ膜１０２ａによりこの溝が埋設される〔図３
（ｃ）〕。このときのエッチバックの条件は、Ｎ型多結
晶シリコン層１０６とノンドープ酸化膜１０３並びにＢ
ＳＧ膜１０２とのエッチング比をできるだけ大きくし、
Ｎ型多結晶シリコン層１０６の膜べりを抑えるようにえ
らぶ。例えば、エッチングガスとしてＣＦ4 ，ＣＨ
Ｆ3 ，およびＨｅの混合ガスがよい。
【００１４】次に、全面に膜厚２００〜３００ｎｍのタ
ングステンシリサイド層１０７を形成する〔図４
（ａ））〕。
ングステンシリサイド層１０７を形成する〔図４
（ａ））〕。
【００１５】次に、フォトレジスト（図示せず）をマス
クにしてタングステンシリサイド層１０７およびＮ型多
結晶シリコン層１０６のエッチングを行ない、ゲート・
タングステンシリサイド層１０７ａ，１０７ｂ，および
ゲート多結晶シリコン層１０６ａ，１０６ｂを形成す
る。これにより、ゲート多結晶シリコン層１０６ａおよ
びゲート・タングステンシリサイド層１０７ａからなる
メモリセル部のＭＯＳトランジスタのゲート電極とゲー
ト多結晶シリコン層１０６ｂおよびゲート・タングステ
ンシリサイド層１０７ｂからなる周辺回路部のＭＯＳト
ランジスタのゲート電極とが形成される。上記フォトレ
ジストを除去した後、砒素のイオン注入によりＮ型ソー
ス・ドレイン拡散層１０８（図１，２参照），Ｎ型ソー
ス・ドレイン拡散層１１１を形成する。これの形成と前
後して、メモリセル部のコーディング領域に開口部を有
するフォトレジストをマスクにした燐のイオン注入によ
り、コーディング領域のチャネル領域（図示せず）をＮ
型化する〔図４（ｂ）〕。
クにしてタングステンシリサイド層１０７およびＮ型多
結晶シリコン層１０６のエッチングを行ない、ゲート・
タングステンシリサイド層１０７ａ，１０７ｂ，および
ゲート多結晶シリコン層１０６ａ，１０６ｂを形成す
る。これにより、ゲート多結晶シリコン層１０６ａおよ
びゲート・タングステンシリサイド層１０７ａからなる
メモリセル部のＭＯＳトランジスタのゲート電極とゲー
ト多結晶シリコン層１０６ｂおよびゲート・タングステ
ンシリサイド層１０７ｂからなる周辺回路部のＭＯＳト
ランジスタのゲート電極とが形成される。上記フォトレ
ジストを除去した後、砒素のイオン注入によりＮ型ソー
ス・ドレイン拡散層１０８（図１，２参照），Ｎ型ソー
ス・ドレイン拡散層１１１を形成する。これの形成と前
後して、メモリセル部のコーディング領域に開口部を有
するフォトレジストをマスクにした燐のイオン注入によ
り、コーディング領域のチャネル領域（図示せず）をＮ
型化する〔図４（ｂ）〕。
【００１６】次に、層間絶縁膜１１２，コンタクト孔
（図示せず），および配線電極１１３を形成する。この
層間絶縁膜１１２の形成に際しての平滑化を行なうため
８５０〜９５０℃の窒素雰囲気での熱処理により、上記
ＢＳＧ膜１０２ａ中のボロンがシリコン基板１０１中に
拡散され、Ｐ型チャネルストッパー領域１０４が形成さ
れる〔図４（ｃ）〕。なお、このように平滑化とボロン
拡散のための熱処理とを必ずしも共用する必要はない。
ＭＯＳトランジスタのチャネル幅が０．５μｍ以下の微
細化に伴ない、挟チャネル効果を抑えるために溝側面の
Ｐ型チャネルストッパー領域１０４をさらに浅くしたい
場合には、ランプアニール（ＲＴＡ；Ｒａｐｉｄ Ｔｈ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）等の方法を用いて基板
１０１への拡散を行なうと、良好のチャネルストッパー
領域が形成できる。
（図示せず），および配線電極１１３を形成する。この
層間絶縁膜１１２の形成に際しての平滑化を行なうため
８５０〜９５０℃の窒素雰囲気での熱処理により、上記
ＢＳＧ膜１０２ａ中のボロンがシリコン基板１０１中に
拡散され、Ｐ型チャネルストッパー領域１０４が形成さ
れる〔図４（ｃ）〕。なお、このように平滑化とボロン
拡散のための熱処理とを必ずしも共用する必要はない。
ＭＯＳトランジスタのチャネル幅が０．５μｍ以下の微
細化に伴ない、挟チャネル効果を抑えるために溝側面の
Ｐ型チャネルストッパー領域１０４をさらに浅くしたい
場合には、ランプアニール（ＲＴＡ；Ｒａｐｉｄ Ｔｈ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）等の方法を用いて基板
１０１への拡散を行なうと、良好のチャネルストッパー
領域が形成できる。
【００１７】Ｐ型チャネルストッパーの深さ方向の不純
物プロファイルである図５を参照すると、上記第１の実
施例によるＲＴＡ法で形成したＰ型チャネルストッパー
領域１０４は、従来構造のＰ型チャネルストッパー領域
よりも浅くなっている。また、サブスレッショルド特性
を示すグラフである図６を参照すると、本実施例による
ＭＯＳトランジスタのサブスレッショルド特性にはキン
クがなく、良好な特性が得られる。さらにまた、挟チャ
ネル効果を示すグラフである図７を参照すると、本実施
例によるＭＯＳトランジスタでは、従来のＬＯＣＯＳ構
造，あるいは従来の溝堀分離構造のＭＯＳトランジスタ
に比べて、しきい電圧の分離幅（すなわちチャネル幅）
依存性は軽減され、挟チャネル効果が軽度であることが
明確になる。
物プロファイルである図５を参照すると、上記第１の実
施例によるＲＴＡ法で形成したＰ型チャネルストッパー
領域１０４は、従来構造のＰ型チャネルストッパー領域
よりも浅くなっている。また、サブスレッショルド特性
を示すグラフである図６を参照すると、本実施例による
ＭＯＳトランジスタのサブスレッショルド特性にはキン
クがなく、良好な特性が得られる。さらにまた、挟チャ
ネル効果を示すグラフである図７を参照すると、本実施
例によるＭＯＳトランジスタでは、従来のＬＯＣＯＳ構
造，あるいは従来の溝堀分離構造のＭＯＳトランジスタ
に比べて、しきい電圧の分離幅（すなわちチャネル幅）
依存性は軽減され、挟チャネル効果が軽度であることが
明確になる。
【００１８】半導体装置の断面図である図８を参照する
と、本発明の第２の実施例は、溝を埋設するのにＢＰＳ
Ｇ膜１０９が用いられている。ＢＰＳＧ膜１０９とＢＳ
Ｇ膜１０２ａとの間には、ノンドープ酸化膜１０３ｂが
設けられている。このＢＰＳＧ膜１０９が例えば燐濃度
３〜６モル％，ボロン濃度１０〜１３モル％であるとす
ると、８００℃程度の温度でリフローすることができる
ため、この熱処理により溝周辺に発生した歪を緩和する
ことができ、上記第１の実施例に比べて、溝近傍のシリ
コン基板１０１に結晶欠陥が発生しにくくなる。本実施
例は、特に溝幅が１μｍ以下になると、効果が顕著であ
る。
と、本発明の第２の実施例は、溝を埋設するのにＢＰＳ
Ｇ膜１０９が用いられている。ＢＰＳＧ膜１０９とＢＳ
Ｇ膜１０２ａとの間には、ノンドープ酸化膜１０３ｂが
設けられている。このＢＰＳＧ膜１０９が例えば燐濃度
３〜６モル％，ボロン濃度１０〜１３モル％であるとす
ると、８００℃程度の温度でリフローすることができる
ため、この熱処理により溝周辺に発生した歪を緩和する
ことができ、上記第１の実施例に比べて、溝近傍のシリ
コン基板１０１に結晶欠陥が発生しにくくなる。本実施
例は、特に溝幅が１μｍ以下になると、効果が顕著であ
る。
【００１９】なお、溝すべてをＢＳＧ膜で埋設する方法
もあるが、ＢＳＧ膜からシリコン基板へのボロン拡散量
を精度よく制御し，浅いＰ型チャネルストッパー領域を
形成する場合には、前述したようにＢＳＧ膜の膜厚が５
０〜２００ｎｍ程度であることが好ましい。
もあるが、ＢＳＧ膜からシリコン基板へのボロン拡散量
を精度よく制御し，浅いＰ型チャネルストッパー領域を
形成する場合には、前述したようにＢＳＧ膜の膜厚が５
０〜２００ｎｍ程度であることが好ましい。
【００２０】
【発明の効果】以上説明したように本発明の半導体装置
は、チャネルストッパー領域の深さを制御性よく浅くで
き、溝側面における寄生チャネル効果を抑制し、実効チ
ャネル幅の減少が少なく、ＭＯＳトランジスタの電流駆
動能力の低下を阻止することができる。
は、チャネルストッパー領域の深さを制御性よく浅くで
き、溝側面における寄生チャネル効果を抑制し、実効チ
ャネル幅の減少が少なく、ＭＯＳトランジスタの電流駆
動能力の低下を阻止することができる。
【図１】本発明の第１の実施例を説明すうための斜視図
である。
である。
【図２】上記第１の実施例を説明するための断面図であ
り、図１のＡＡ線での断面図である。
り、図１のＡＡ線での断面図である。
【図３】上記第１の実施例の半導体装置の形成方法を説
明するための工程順の断面図である。
明するための工程順の断面図である。
【図４】上記第１の実施例の半導体装置の形成方法を説
明するための工程順の断面図である。
明するための工程順の断面図である。
【図５】上記第１の実施例を効果を説明するための図で
あり、チャネルストッパー領域の深さ方向の不純物プロ
ファイルを示すグラフである。
あり、チャネルストッパー領域の深さ方向の不純物プロ
ファイルを示すグラフである。
【図６】上記第１の実施例を効果を説明するための図で
あり、サブスレッショルド特性を示すグラフである。
あり、サブスレッショルド特性を示すグラフである。
【図７】上記第１の実施例を効果を説明するための図で
あり、挟チャネル効果を示すグラフである。
あり、挟チャネル効果を示すグラフである。
【図８】本発明の第２の実施例を説明するための断面図
である。
である。
【図９】従来の半導体装置の問題点を説明するための平
面図および部分破断斜視図である。
面図および部分破断斜視図である。
１０１，２０１ Ｐ型シリコン基板 １０２，１０２ａ ＢＳＧ膜 １０３，１０３ａ，１０３ｂ ノンドープ酸化膜 １０４，２１４ Ｐ型チャネルストッパー領域 １０５，２０５ ゲート酸化膜 １０６ Ｎ型多結晶シリコン層 １０６ａ，１０６ｂ ゲート多結晶シリコン層 １０７ タングステンシリサイド層 １０７ａ，１０７ｂ ゲート・タングステンシリサイ
ド層 １０８，１１１ Ｎ型ソース・ドレイン領域 １０９ ＢＰＳＧ膜 １１０ フィールド酸化膜 １１２ 層間絶縁膜 １１３ 配線電極 ２０３ 熱酸化膜 ２０３ａ ＣＶＤ酸化膜
ド層 １０８，１１１ Ｎ型ソース・ドレイン領域 １０９ ＢＰＳＧ膜 １１０ フィールド酸化膜 １１２ 層間絶縁膜 １１３ 配線電極 ２０３ 熱酸化膜 ２０３ａ ＣＶＤ酸化膜
Claims (3)
- 【請求項１】 少なくともゲート電極の長手方向に直交
するソース領域，チャネル領域およびドレイン領域の端
部には、Ｐ型シリコン基板の一主表面に形成された溝を
含んでなる溝堀分離が設けられ、 前記チャネル領域の直上における前記ゲート電極はゲー
ト多結晶シリコン層にゲート・タングステンシリサイド
層が載置されたタングステンポリサイド構造をなし、前
記溝堀分離の直上における該ゲート電極は該ゲート・タ
ングステンシリサイド層のみから構成され、 前記チャネル領域の端部において、前記溝堀分離はゲー
ト酸化膜および前記ゲート多結晶シリコン層に自己整合
的に設けられ、 前記 溝の内壁表面は全面がボロンを含む絶縁膜により直
接に覆われており、 前記溝表面に接した前記シリコン基板中には、前記絶縁
膜からのボロンの導入により形成されたチャネルストッ
パー領域が設けられていることを特徴とする半導体装
置。 - 【請求項２】 前記ゲート電極の長手方向に平行な前記
ソース領域およびドレイン領域の端部には、選択酸化に
よるフィールド酸化膜が設けられている請求項１記載の
半導体装置。 - 【請求項３】 Ｐ型シリコン基板の一主表面に選択酸化
によりフィールド酸化膜を形成し、該フィールド酸化膜
に囲まれた該Ｐ型シリコン基板の一主表面に熱酸化によ
りゲート酸化膜を形成し、全面にＮ型の多結晶シリコン
膜を形成する工程と、 所要の位置の前記多結晶シリコン膜，ゲート酸化膜およ
びＰ型シリコン基板を順次選択的にエッチングして、該
Ｐ型シリコン基板の一主表面に溝を形成する工程と、 少なくとも前記溝の内壁表面の全面がボロンを含だ絶縁
膜により直接に覆われるように、該溝に絶縁膜を充填す
る工程と、 ランプアニール法を用いて、前記絶縁膜からボロンを熱
拡散して、前記溝表面に接した前記Ｐ型シリコン基板中
にチャネルストッパー領域を形成して溝堀分離構造を形
成する工程と、 全面にタングステンシリサイド膜を形成し、該タングス
テンシリサイド膜および前記多結晶シリコン膜を順次選
択的にパターニングして、前記溝堀分離構造の直上にゲ
ート・タングステンシリサイド層のみから構成されたゲ
ート電極を形成し，前記フィールド酸化膜およびゲート
酸化膜の直上にはゲート多結晶シリコン層にゲート・タ
ングステンシリサイド層が載置されたタングステンポリ
サイド構造のゲート電極を形成する工程と、 前記ゲート電極，フィールド酸化膜および溝堀分離構造
に自己整合的に、前記Ｐ型シリコン基板の一主表面にＮ
型のソース，ドレイン領域を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211902A JP3031073B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211902A JP3031073B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661344A JPH0661344A (ja) | 1994-03-04 |
| JP3031073B2 true JP3031073B2 (ja) | 2000-04-10 |
Family
ID=16613542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211902A Expired - Lifetime JP3031073B2 (ja) | 1992-08-10 | 1992-08-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031073B2 (ja) |
-
1992
- 1992-08-10 JP JP4211902A patent/JP3031073B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661344A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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