KR980012599A - 샐리사이드 공정기술을 사용하는 트랜지스터 형성방법 - Google Patents
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Abstract
트랜지스터 형성방법이 개시되어 있다. 이 방법은 반도체기판의 소정영역에 일정깊이를 갖는 트렌치 영역을 형성함으로써, 상기 트렌치 영역 사이의 활성영역을 한정하는 단계와, 상기 트렌치 영역 내에 상기 활성영역 표면보다 높은 표면을 갖는 소자분리막을 형성하는 단계와, 상기 활성영역 표면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계와, 상기 결과물 전면에 질화막을 형성하고 상기 질화막 및 게이트 산화막을 연속적으로 이방성 식각하여 게이트 전극 측벽에 스페이서를 형성함과 동시에 게이트 전극 양 옆의 활성영역을 노출시키는 단계와, 상기 노출된 활성영역 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 결과물 전면에 내화성 금속막을 형성하는 단계와, 상기 결과물을 어닐링하여 상기 게이트 전극 및 상기 소오스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계와, 상기 스페이서 및 상기 소자분리막 표면에 잔존하는 내화성 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 소오스/드레인 영역의 접합 누설전류 특성을 개선시킬 수 있다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 샐리사이드(salicide; self-aligned silicide) 공정기술을 사용하는 트랜지스터 형성방법에 관한 것이다.
모스 트랜지스터(이하 "트랜지스터"라 한다)는 반도체소자의 중요한 구성요소로서 그 특성은 반도체소자의 특성에 직접적으로 영향을 준다. 이러한 트랜지스터의 구조 및 형성방법은 고성능 반도체소자에 적합하도록 많은 발전이 이루어져 여러 가지의 기술이 발표되고 있다. 특히, 반도체소자의 동작속도를 개선시키기 위하여 트랜지스터의 게이트 전극 및 소오스/드레인 영역의 저항을 감소시킬 수 있는 샐리사이드 공정이 제안된 바 있다. 또한, 반도체소자의 집적도를 증가시키기 위하여 소자분리 방법으로 트렌치 기술이 사용되고 있다.
도 1a 내지 도 1d는 트렌치 소자분리 기술 및 샐리사이드 공정을 사용하는 종래의 트랜지스터 형성방법을 설명하기 위한 단면도들이다.
도 1a는 트렌치 영역을 채우는 절연막 패턴(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제1 도전형의 반도체기판(1) 상에 패드산화막 및 패드질화막을 차례로 형성하고, 이들을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역, 즉 소자분리 영역을 노출시키는 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성한다. 이어서, 상기 노출된 반도체기판(1)을 식각하여 일정깊이를 갖는 트렌치 영역을 형성한다. 다음에, 상기 결과물 전면에 상기 트렌치 영역이 충분히 채워 지도록 두께운 절연막, 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다. 그리고, 상기 패드질화막 패턴(5)이 노출될 때까지 상기 절연막을 CMP 공정 또는 에치백 공정으로 평탄화시키어 트렌치 영역에 매립된 절연막 패턴(7)을 형성한다.
도 1b는 소자분리막(7a), 게이트 전극(11) 및 저농도 불순물 영역(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 노출된 패드질화막 패턴(5)을 인산용액으로 제거하고, 그 아래의 패드산화막패턴(3)을 산화막 제거용액인 BOE(buffered oxide etchant) 용액으로 제거하여 상기 트렌치 영역 사이의 반도체기판(1), 즉 활성영역을 노출시킨다. 이때, 상기 절연막 패턴(7)도 함께 식각되며 상기 노출된 반도체기판(1)의 표면과 일치하는 소자분리막(7a)을 형성한다. 다음에, 상기 결과물을 열산화시키어 상기 노출된 반도체기판(1) 표면에 게이트 산화막(9)을 형성한다. 이어서, 상기 게이트산화막(9)의 소정영역 상에 도전물질, 예컨대 도우핑된 폴리실리콘막으로 게이트 전극(11)을 형성한 다음, 상기 게이트 전극(11)을 이온주입 마스크로하여 상기 게이트 전극(11) 양 옆의 반도체기판 (1) 표면에 제2 도전형의 불순물을 이온주입함으로써, 저농도 불순물 영역(13)을 형성한다.
도 1c는 스페이서(17) 및 소오스/드레인 영역(17)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 저농도 불순물 영역(17)이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막 및 게이트 산화막(9)을 연속적으로 이방성 식각하여 상기 게이트 전극(11) 측벽에 스페이서(15)를 형성함과 동시에 상기 저농도 불순물 영역(13)의 표면을 노출시킨다. 이때, 상기 소자분리막 (7A)도 함께 식각되어 그 표면이 상기 저농도 불순물 영역(13)의 표면보다 낮은 소자분리막 패턴(7b)이 형성되며, 또한 게이트 전극(11) 및 스페이서(15) 아래에 잔존하는 게이트 산화막 패턴(9a)이 형성된다. 따라서, 참조부호 A로 표시한 부분과 바와 같이 트렌치영역과 인접한 저농도 불순물 영역(13)의 측벽이 노출된다. 계속해서, 상기 결과물 전면에 상기 게이트 전극(11) 및 상기 스페이서(15)를 이온주입 마스크로하여 제2 도전형의 불순물을 이온주입함으로써, 상기 노출된 저농도 불순물 영역(13)에 고농도의 불순물 영역을 형성하여 상기 저농도 분순물 영역(13) 및 상기 고농도 불순물 영역으로 구성된 LDD 형의 소오스/드레인 영역(17)을 형성한다.
도 Id는 게이트 전극(11) 및 소오스/드레인 영역(17)의 표면에 자기정렬 방식으로 실리사이드막(19a, 19b)을 형성하는 샐리사이드 공정을 설명하기 위한 단면도이다. 상세히 설명하면, 상기 소오스/드레인 영역(17)이 형성된 결과물 전면에 타이타늄막을 형성한 후 소정의 온도에서 어닐링한다. 이와 같이 타이타늄막을 형성한 후 어닐링하면, 폴리실리콘으로 이루어진 게이트 전극(11) 및 실리콘으로 이루어진 소오스/드레인 영역(17) 표면에 각각 상기 타이타늄막과 반응하여 생성되는 타이타늄 실리사이드막(19a) 및 타이타늄 실리사이드막(19b)이 형성된다 이때, 도시된 바와 같이 상기 스페이서(15) 형성시 노출된 소오스/드레인 영역(17)의 측벽에도 타이타늄 실리사이드막(19b)이 형성되어 소오스/드레인 영역(17)의 접합면과 매우 가까운 거리를 유지하거나, 심한 경우에는 접합면 아래의 반도체기판(1)까지 연장되어 형성될 수 있다. 다음에, 상기 스페이서(15) 및 상기 소자분리막 패턴 (7b) 표면에 반응하지 않은 상태로 잔존하는 타이타늄막을 황산용액으로 제거하여 타이타늄 실리사이트막(19a)와 타이타늄 실리사이드막(19b)가 서로 격리되도록 분리시킨다.
상술한 바와 같이 종래의 트랜지스터 형성방법에 의하떤, 소오스/드레인 영역 표면에 형성되는 타이타늄 실리사이드막이 소오스/드레인 영역의 접합면과 매우 근접한 부분까지 형성되므로 접합 누설전류 특성이 저하되는 문제점이 발생한다.
따라서, 본 발명의 목적은 트렌치 소자분리 기술에 의한 소자분리막을 활성영역 표면보다 높게 형성하여 소오스/드레인의 접합누설전류 특성을 개선시킬 수 있는 트랜지스터 형성방법을 제공하는 데 있다.
제la도 내지 제1d도는 종래의 트랜지스터 형성방법을 설명하기 위한 단면도들이다.
제2a도 내지 제2d도는 본 발명의 트랜지스터 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 소정영역에 일정깊이를 갖는 트렌치 영역을 형성함으로써, 상기 트렌치 영역 사이의 활성영역을 한정하는 단계; 상기 트렌치 영역 내에 상기 활성영역 표면보다 높은 표면을 갖는 소자분리막을 형성하는 단계, 상기 활성영역 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 질화막을 형성하고 상기 질호화막 및 게이트 산화막을 연속적으로 이방성 식각하여 게이트 전극 측벽에 스페이서를 형성함과 동시에 게이트 전극 양 옆의 활성영역을 노출시키는 단계; 상기 노출된 활성영역 표면에 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 내화성 금속막을 형성하는 단계; 상기 결과물을 어닐링하여 상기 게이트 전극 및 상기 소오스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계; 및 상기 스페이서 및 상기 소자분리 막 표면에 잔존하는 내화성 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a는 트렌치 영역을 채우는 절연막 패턴(37)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제1 도 전형의 반도체기판(31) 상에 패트산화막 및 패드질화막을 차례로 형성하고, 이들을 연속적으로 패터닝하여 상기 반도체기판(31)의 소정영역, 즉 소자분리 영역을 노출시키는 패드산화막 패턴(33) 및 패드질화막 패턴(35)을 형성한다. 이어서, 상기 노출된 반도체기판(31)을 식각하여 일정깊이를 갖는 트렌치 영역을 형성한다. 다음에, 상기 결과물 전면에 상기 트렌치 영역이 충분히 채워지도록 두꺼운 절연막, 예컨대 단차도포성이 우수한 CVD산화막을 형성한다. 그리고, 상기 패드질화막 패턴(35)이 노출될 때까지 상기 절연막을 CMP 공정 또는 에치백 공정으로 평탄화시키어 트렌치 영역에 매립된 절연막 패턴(37)을 형성한다.
도 2b는 소자분리막(37a), 게이트 전극(41) 및 저농도 불순물 영역(43)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 노출된 패드질화막 패턴(35)을 인산용액으로 제거하고, 그 아래의 패드산화막 패턴(33)을 산화막 제거용액인 B0E(buffered oxide etchant) 용액으로 제거하여 상기 트렌치 영역 사이의 반도체기판(31), 즉 활성영역을 노출시킨다. 이때, 상기 절연막 패턴(37)도 함께 식각되어 그 표면 높이가 낮아진 소자분리막(37a)이 형성된다. 이때, 상기 BOE 용액에 담구는 시간을 적절히 조절하여 소자분리막(37a)의 표면이 상기 노출된 반도체기판(31)의 표면보다 높게 형성한다. 다음에, 상기 결과물을 열산화시키어 상기 노출된 활성영역 표면에 게이트 산화막(39)을 형성한다. 이어서, 상기 게이트산화막(39)의 소정영역 상에 도전물질, 예컨대 도우핑된 폴리실리콘막으로 게이트 전극(41)을 형성한 다음, 상기 게이트 전극(41)을 이온주입 마스크로하여 상기 게이트 전극(41) 양 옆의 활성영역 표면에 제2 도전형의 불순물을 이온주입함으로써, 저농도 불순물영역(43)을 형성한다.
도 2c는 스페이서(45a,45b) 및 소오스/드레인 영역(47)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 저농도 불순물 영역(47)이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막 및 게이트 산화막(39)을 연속적으로 이방성 식각하여 상기 게이트 전극(41) 측벽에 스페이서(45a)를 형성함으로써, 상기 저농도 불순물 영역(43) 표면을 노출시킨다. 이때, 상기 소자분리막 (37a)의 상부도 식각되어 그 높이가 낮아진 소자분리막 패턴(37b)이 형성되고 그 측벽에 스페이서(45b)가 형성되며, 게이트 전극(41) 및 스페이서(45a) 아래에 잔존하는 게이트 산화막 패턴(39a)이 형성된다. 이와 같이 형성된 소자분리막 패턴(37b)은 그 표면 높이가 여전히 상기 활성영역 표면보다 높으므로 상기 저농도 불순물 영역(43)의 측벽이 노출되지 않는다.
계속해서, 상기 결과물 전면에 상기 게이트 전극(41) 및 상기 스페이서(45a)를 이온주입 마스크로하여 제2 도전형의 불순물을 이온주입함으로써, 상기 노출된 저농도 불순물 영역(43)에 고농도의 불순물 영역을 형성하여 상기 저농도 불순물 영역(43) 및 상기 고농도 불순물 영역으로 구성된 LDD 형의 소오스/드레인 영역(47)을 형성 한다.
도 2d는 게이트 전극(41) 및 소오스/드레인 영역(47)의 표면에 자기정렬 방식으로 실리사이드막(49a, 49b)을 형성하는 샐리사이드 공정을 설명하기 위한 단면도이다. 상세히 설명하면, 상기 소오스/드레인 영역(47)이 형성된 결과물 전면에 내화성 금속막, 예컨대 타이타늄막 또는 탄탈륨막을 형성한 후 소정의 온도에서 어닐링한다.
이와 같이 내화성 금속막을 형성한 후 어닐링하면, 폴리실리콘으로 이루어진 게이트 전극(41) 및 실리콘으로 이루어진 소오스/드레인 영역(47) 표면에 각각 상기 내화성 금속막과 반응하여 생성되는 금속 실리사이드막(49a) 및 금속 실리사이드막(49b)이 형성된다. 이때, 도시된 바와 같이 상기 금속 실리사이드막(49b)는 소오스/드레인 영역(47)의 표면에만 형성되어 소오스/드레인 영역(47)의 접합면과 일정거리 이상을 유지한다. 이어서, 상기 스페이서(45a, 45b) 및 상기 소자분리막 패턴(37b) 상에 반응하지 않은 상태로 잔존하는 내화성 금속막을 화학용액, 예컨대 황산용액으로 제거하여 금속 실리사이드막(49a)와 금속 실리사이드막(49b)를 서로 격리시킴으로써, 게이트 전극(41)과 소오스/드레인 영역(47)을 전기적으로 절연시킨다.
상술한 바와 같이 본 발명의 실시예에 의하면, 소오스/드레인 영역의 표면에 형성되는 금속 실리사이드막이 소오스/드레인 영역의 접합면으로부터 일정거리를 유지하므로 접할 누설전류 특성이 저하되는 현상을 방지한 수 있다.
Claims (1)
- 반도체기판의 소정영역에 일정깊이를 갖는 트렌치 영역을 형성함으로써, 상기 트렌치 영역 사이의 활성영역을 한정하는 단계; 상기 트렌치 영역 내에 상기 활성영역 표면보다 높은 표면을 갖는 소자분리막을 형성하는 단계; 상기 활성영역 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 질화막을 형성하고 상기 질화막 및 게이트 산화막을 연속적으로 이방성 식각하여 게이트 전극 측벽에 스페이서를 형성함과 동시에 게이트 전극 양 옆의 활성영역을 노출시키는 단계; 상기 노출된 활성영역 표면에 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 내화성 금속막을 형성하는 단계; 상기 결과물을 어닐링하여 상기 게이트 전극 및 상기 소오스/드레인 영역 표면에 금속 실리사이트막을 형성하는 단계; 및 상기 스페이서 및 상기 소자분리 막 표면에 잔존하는 내화성 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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| KR1019960031206A KR980012599A (ko) | 1996-07-29 | 1996-07-29 | 샐리사이드 공정기술을 사용하는 트랜지스터 형성방법 |
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|---|---|---|---|---|
| KR20030005603A (ko) * | 2001-07-09 | 2003-01-23 | 주식회사 하이닉스반도체 | 반도체 장치의 게이트 및 그의 제조방법 |
| KR100403525B1 (ko) * | 1999-07-16 | 2003-11-01 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR20040001907A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 |
| KR100424185B1 (ko) * | 2002-01-07 | 2004-03-25 | 주식회사 하이닉스반도체 | 트랜지스터 형성 방법 |
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1996
- 1996-07-29 KR KR1019960031206A patent/KR980012599A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403525B1 (ko) * | 1999-07-16 | 2003-11-01 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US6855615B2 (en) | 1999-07-16 | 2005-02-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having an improved isolation structure |
| KR20030005603A (ko) * | 2001-07-09 | 2003-01-23 | 주식회사 하이닉스반도체 | 반도체 장치의 게이트 및 그의 제조방법 |
| KR100424185B1 (ko) * | 2002-01-07 | 2004-03-25 | 주식회사 하이닉스반도체 | 트랜지스터 형성 방법 |
| KR20040001907A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 |
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