JP3301062B2 - 隆起したソース及びドレインを有する高性能mosfet素子及びその形成方法 - Google Patents

隆起したソース及びドレインを有する高性能mosfet素子及びその形成方法

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Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は一般に半導体素子及
び半導体素子を形成する方法に関して、特に、素子のチ
ャネルがトレンチの底面よりも下側にある半導体素子、
及びそうした素子を形成する方法に関する。

【0002】

【従来の技術】半導体業界では、チップ上の半導体素子
のサイズを低減することが望まれている。例えば、小さ
な素子はチップ上の素子密度の増加、及びより高速な素
子を達成することができる。このことは所与のサイズの
チップの機能を増加させる。

【0003】より小さく高速のMOSFET(金属酸化
物半導体電界効果トランジスタ)素子が、素子のチャネ
ル長を低減することにより実現される。この一般化は次
のような制限を有する。すなわち、例えば素子のチャネ
ル長が0.1μm以下に低減すると、素子性能は向上し
ない。当業者には既知のように、性能の逸脱は、素子の
ソース拡散領域及びドレイン拡散領域の直列抵抗の増加
による。

【0004】素子性能の向上のために、MOSFET素
子のチャネル長が低減されるとき、チャネル長の低減に
比例して、単にソース拡散領域及びドレイン拡散領域を
縮尺することはできない。接合リークを増加させること
なく、ソース・コンタクト及びドレイン・コンタクトを
形成し、またソース領域抵抗及びドレイン領域抵抗を低
減するためには、より深いソース拡散領域及びドレイン
拡散領域が望ましい。しかしながら、ドレイン誘起障壁
低下や素子のサブスレショルド・リーク電流などの、短
チャネル効果を低減するためには、より浅いソース領域
及びドレイン領域が望ましい。

【0005】図1は、基板105上に形成されるゲート
を有する素子100を示す。図1の素子100は、低い
接合リークを有するコンタクトを形成するための、深い
接合110、120を有し、短チャネル効果を低減する
ための、浅い拡散伸張部分115、125を有する。素
子100は分離領域150、拡散コンタクト140、1
42、酸化物領域132、134、136、酸化物スペ
ーサまたは窒化物スペーサ166、168、及びゲート
を含み、ゲートはゲート酸化物130、高濃度に添加さ
れたポリシリコン・ゲート164、WSix(ケイ化タ
ングステン)などのゲート導体162、及び窒化物キャ
ップまたは酸化物キャップ160を含む。

【0006】チャネル180の長さが低減されるとき、
拡散伸張部分115、125の長さは比例して縮尺され
ない。このことは深い接合110、120の間に十分な
距離を提供し、チャネル180を横断する短チャネル効
果を低減する。しかしながら、これは拡散伸張部分11
5、125の直列抵抗を増加させる。拡散伸張部分11
5、125の長さが、チャネル180の長さに比較して
重要な意味を持つようになり、拡散伸張部分115、1
25の直列抵抗の増加が素子100の性能劣化を生じ得
る。

【0007】図2は、基板205上に形成される素子2
00を示す。素子200は、隆起したソース拡散及びド
レイン拡散210、220を使用することにより、ソー
ス拡散領域及びドレイン拡散領域の高い直列抵抗に関連
する問題を軽減し、浅いソース拡散及びドレイン拡散と
の接合により生じる接合リークを低減する。素子200
は分離領域250、酸化物領域232、234、23
6、拡散コンタクト240、242、酸化物スペーサま
たは窒化物スペーサ266、268、及びゲートを含
み、ゲートはゲート酸化物230、高濃度に添加された
ポリシリコン・ゲート264、WSixなどのゲート導
体262、及び窒化物キャップまたは酸化物キャップ2
60を含む。隆起したソース拡散及びドレイン拡散21
0、220が、選択的エピタキシャル・シリコン付着に
より形成される。選択的エピタキシャル・プロセスは一
般に、拡散−拡散間短絡及び拡散−ゲート間短絡などの
欠陥生成を起こし易い。

【0008】

【発明が解決しようとする課題】従来の半導体素子の欠
点を克服するために、新たな素子が提供される。本発明
の目的は、短チャネル効果を低減する改善された半導体
素子を提供することである。関連する目的は、こうした
半導体素子を形成する方法を提供することである。

【0009】本発明の別の目的は、素子チャネル領域上
のシリコン基板内に拡散を有する素子を提供することで
ある。

【0010】更に本発明の別の目的は、ハイブリッド・
レジスト法またはフェーズ・エッジ・サブリソグラフィ
法による形成に好適な素子を提供することである。

【0011】更に本発明の別の目的は、素子の拡散伸張
部分の長さ及び厚さを制御する方法を提供することであ
る。

【0012】

【課題を解決するための手段】これらの及び他の目的を
達成するために、本発明は短チャネル効果を低減する素
子、及びこうした素子を形成する方法を提供する。本素
子は、内部にトレンチが形成される基板を含む。トレン
チは側壁及び底部を有する。素子チャネルがトレンチの
底部の下側に形成される。誘電層がトレンチの側壁及び
底部上に形成される。トレンチの両側に隣接して、基板
内に拡散層が存在する。拡散伸張部分が各拡散層から、
拡散層が隣接するトレンチの側部に沿って延び、トレン
チの一部の下側において、素子チャネルのエッジまで延
びる。拡散伸張部分の厚さは、拡散層の厚さよりも小さ
い。

【0013】前述の一般的な説明及び後述の説明は、本
発明の典型例であり、本発明を制限するものではない。

【0014】

【発明の実施の形態】図面を参照すると、図の様々なフ
ィーチャは縮尺通りではなく、様々なフィーチャの寸法
は、理解を容易にするために、任意に拡大または縮小さ
れて示される。また図面全体を通じて、同一の参照番号
は同様の要素を表す。図3は、本発明の実施例に従う素
子300を示す。素子チャネル380がトレンチ370
の底部に隣接して、基板305内に形成される。拡散層
310、320が基板305の上面に形成される。基板
305内の拡散層310、320は、素子チャネル38
0よりも上に位置する。拡散層310、320は拡散伸
張部分315、325により、素子チャネル380のエ
ッジに接続される。

【0015】本発明の素子300は、第1の極性タイプ
の基板305を含む。基板305内のトレンチ370
は、側壁374、376及び底部372を有する。トレ
ンチ370の側壁374、376及び底部372は、誘
電層330により被覆される。トレンチ370内の導体
364は、誘電層330により基板305から分離され
る。好適な実施例では、トレンチ370の側壁374、
376上の誘電層330が、トレンチ370の底部37
2上の誘電層よりも厚い。

【0016】拡散層310、320はトレンチ370の
両側に配置され、トレンチ370の深さよりも小さな厚
さを有する。従って、トレンチ370の底部372は、
拡散層310、320よりも深く基板内に延びる。

【0017】各拡散層310、320は拡散伸張部分3
15、325を有する。拡散伸張部分315は、拡散層
310からトレンチ370の側壁376に沿って、トレ
ンチ370の底部372の一部の下側まで延び、素子チ
ャネル380に達する。拡散伸張部分325は、拡散層
320からトレンチ370の反対側の側壁374に沿っ
て、トレンチ370の底部372の一部の下側まで延
び、素子チャネル380に達する。

【0018】好適な実施例では、トレンチ370の底部
372の下側に延びる拡散伸張部分315、325の厚
さは、トレンチ370の側壁374、376に沿って延
びる拡散伸張部分315、325の厚さよりも小さい。

【0019】本発明は以下では、例えばシリコン基板内
に形成されるNMOSFET素子に適用されるように述
べられる。しかしながら、本発明の範囲は、特定のタイ
プの素子や、特定の構成材料に限られるものではない。
本発明の教示は当業者により、PMOSFET素子など
の他の素子にも適用され得る。

【0020】NMOSFET素子では、基板305がp
タイプのシリコンである。誘電層330は、好適には酸
化シリコンから成る絶縁層である。トレンチ370内の
導体364は、好適にはn+多結晶質シリコン(ポリシ
リコン)から成る。素子のゲートは、ポリシリコン36
4上のWSixまたはWなどの導電材料362により配
線される。素子は更に、窒化物層360、窒化物スペー
サ390、392、酸化物層332、334、336、
及び拡散コンタクト340、342を含む。

【0021】NMOSFET素子では、拡散層310、
320及び拡散伸張部分315、325が、n+添加シ
リコンから成る。トレンチ370の片側の拡散層及び拡
散伸張部分は、NMOSFET素子のソース領域であ
り、トレンチ370の他の側の拡散層及び拡散伸張部分
は、NMOSFET素子のドレイン領域である。分離領
域350は、好適にはSiO2から成る浅いトレンチ分
離(STI)領域である。好適な実施例では、分離領域
350がシリコン基板305内にトレンチ370よりも
深く延びる。

【0022】好適な実施例では、素子のゲートが分離領
域350に自己整合される。図15に上面図により示さ
れるように、素子のゲート1520は分離領域350に
は自己整合されず、境界1530により画定される活性
領域1510を越えて、分離領域350内に延びる。こ
れはすなわち、ゲート1520の分離領域350内への
伸張が、隣接する素子の接近度を制限し、チップ上の素
子密度を低減することを意味する。

【0023】図16に上面図により示されるように、素
子のゲート1620は分離領域350に自己整合され
る。ゲート1620は、境界1640により画定される
活性領域1610内にのみ形成される。ゲート1620
は境界1640を越えて、分離領域350内へは延びな
い。従って、ゲート1620が、チップ上に隣接する素
子を位置決めするときに考慮されなければならない伸張
部分を有さないので、素子密度の増加が可能である。

【0024】素子300は選択的エピタキシャル・シリ
コン付着を要求せず、従って、図2の素子200の場合
のような、選択的エピタキシャル・プロセスに関連付け
られる欠陥生成を起こしにくい。素子300は、拡散伸
張部分の延長を、深い拡散を分離する唯一の方法として
要求するものではない。従って、素子300は、図1の
素子100で見られたような、長い拡散伸張部分の抵抗
による性能劣化を有さない。

【0025】素子300は、水平寸法よりも大きな垂直
寸法を有する拡散伸張部分315、325を含む。この
ことは、より小さな寸法の素子300の製造により、チ
ップ上の素子密度の増加を達成することを可能にする。
拡散層310、320は拡散コンタクトのための十分な
深さを有し、一方トレンチ370は、ドレイン誘起障壁
低下や素子のサブスレショルド・リーク電流などの、短
チャネル効果を低減するための分離を提供する。トレン
チ370は、ソース領域及びドレイン領域の素子のゲー
トへの自己整合性を可能にする。

【0026】形成方法:本発明の素子は、一連の半導体
プロセス・ステップにより形成される。2つの形成方法
が以下で述べられる。これらの両方の方法は、次のステ
ップ(必ずしも順序通りではない)、すなわち、1)基
板表面内に拡散層を形成するステップと、2)基板内に
トレンチをエッチングするステップと、3)トレンチの
側壁に不純物を添加し、基板面上の拡散層をトレンチの
底部まで伸張するステップと、4)トレンチの底部の下
側に素子チャネルを形成するステップとを含む。

【0027】第1の方法は最初に活性素子を形成し、次
に、活性素子の回りに分離領域を形成する。第2の方法
は、分離領域を最初に形成し、次に活性領域内に活性素
子を形成することにより、素子の活性領域を画定する。

【0028】本発明の方法は、シリコン基板内に構成さ
れるNMOSFET素子の形成に適用されるように後述
される。しかしながら、本発明の方法の範囲は、特定の
タイプの素子や、特定の形成材料に限られるものではな
い。本発明の教示は当業者により、PMOSFET素子
などの他の素子にも適用され得る。

【0029】A.第1の方法すなわち活性素子を最初に
形成する方法:素子300を形成する第1の方法が、図
4乃至図10に示される。図4に示されるように、第1
の極性タイプ(NMOSFETの場合pタイプ)のシリ
コン基板305が、例えばイオン打ち込みにより添加
(ドーピング)され、第2の極性タイプ(NMOSFE
Tの場合n+)の拡散層410が形成される。酸化物層
420が拡散層410上に形成される。好適には、酸化
物層420が最初にシリコン基板305上に成長され、
次にシリコン基板305の表面が、例えばイオン打ち込
みにより添加され、拡散層410が形成される。窒化物
層430が例えば化学蒸着(CVD)により、酸化物層
420上に形成される。次に、トレンチ370のための
パターンが、フォトレジスト440により画定される。
トレンチ370のためのパターンは、フェーズ・エッジ
・リソグラフィまたはハイブリッド・レジスト法など
の、リソグラフィ技術またはサブリソグラフィ技術によ
り画定される。ハイブリッド・レジスト法は、1996
年9月16日付けのHakeyらによる米国特許出願第71
5287号、"Frequency Doubling Hybrid Photoresis
t"で教示されている。

【0030】図5に示されるように、トレンチ370が
n+拡散層410を越えて、シリコン基板305内にエ
ッチングされる。フォトレジスト440が除去される。
拡散性層(diffusible layer)500が窒化物層430
上及びトレンチ370内に付着される。拡散性層500
はNMOSFETでは、砒素添加ガラス(ASG)など
の添加ガラスである。拡散性層500は拡散層410と
同一の極性タイプである。

【0031】図6に示されるように、拡散性層500が
トレンチ370の底部372からエッチングされ、トレ
ンチ370の側壁374、376上に拡散性層500が
残される。拡散性層500はトレンチ370の底部37
2から、例えば異方性または方向性エッチング・プロセ
スによりエッチングされる。好適な実施例では、図6に
示されるように、トレンチ370の底部372が、側壁
374、376上の拡散性層500よりも深く、シリコ
ン基板305内にエッチングされる。この結果、トレン
チ370の中央部分が、拡散性層500が被覆されたト
レンチ370の側壁374、376よりも基板305内
に深く形成される。

【0032】図7に示されるように、側壁374、37
6が拡散性層500からの外方拡散により添加される。
これは拡散性層500及び基板305をアニーリングす
ることにより行われ、それにより拡散性層500内の拡
散性元素が、側壁374、376の近傍、及びトレンチ
370の底部372の一部の近傍において、基板305
内に拡散する。外方拡散は、拡散層310、320から
トレンチ370の側壁374、376に沿って下方に延
び、トレンチ370の底部372の一部の下側に達す
る、拡散伸張部分315、325を形成する。

【0033】トレンチ370の底部372の下側におい
て、拡散伸張部分315、325が延びる部分の長さ
は、アニーリングの期間及び温度により、及びトレンチ
370の側壁374、376上の拡散性層500の厚さ
により、可変である。例えば、トレンチ370の底部3
72の下側に隣接して存在する拡散層315、325の
部分は、側壁374、376上の拡散性層500をより
厚く形成することにより、より長くなる。

【0034】素子300の有効接合深さは、トレンチ3
70の底部372を越えて延びる拡散伸張部分315、
325の厚さである。有効接合深さは、アニーリングの
期間及び温度と、トレンチ370の底部372が側壁3
74、376上の拡散性層500の底部を越えてエッチ
ングされる度合い(図6参照)により、可変である。

【0035】アニーリング温度の増加、及びアニーリン
グ期間の増加により、より厚い拡散伸張部分315、3
25が形成され、有効接合深さが増加する。拡散伸張部
分315、325の所与の厚さにおいて、側壁374、
376上の拡散性層500の底部を越えて、より深くト
レンチ370の底部372をエッチングすると、有効接
合深さが低減する。

【0036】有効接合深さの可変性は、オン/オフ特性
などの、素子パラメータの調整を可能にする。更に、有
効接合深さが低減すると、素子のチャネル長が低減され
る。

【0037】好適な実施例では、無添加ガラス(図示せ
ず)の層が、拡散性層500上に付着される。このこと
は拡散性層500内の拡散性元素(例えば、NMOSF
ETの形成にASGを使用する場合の砒素)が、外方拡
散の間に大気中に逃げることを阻止する。次に拡散性層
500が除去され、犠牲酸化物が成長され、ゲート調整
(gate tailor)打ち込みがトレンチ370の底部にお
いて行われる。犠牲酸化物が除去された後、ゲート酸化
物330が成長される。

【0038】素子の寄生容量を低減するために、トレン
チ370の側壁374、376上に、トレンチ370の
底部372上よりも厚い酸化物層330を成長すること
が好ましい。酸化物330は、側壁374、376に隣
接する高濃度に添加された拡散層410上に酸化物33
0を成長することにより、側壁374、376上により
厚く成長され得る。なぜなら、酸化物330は、トレン
チの底部372における基板305上よりも、高濃度に
添加された拡散層410上で、より速く成長するからで
ある。酸化物330はまた、拡散性層500を除去する
ことなく、酸化物330を成長することにより、側壁3
74、376上により厚く形成され得る。

【0039】導体364が次に付着され、窒化物層43
0の表面まで平坦化される。好適な実施例では、導体3
64はn+ポリシリコンである。

【0040】図8に示されるように、分離領域350が
シリコン基板305内にエッチングされる。分離領域3
50は浅いトレンチ分離(STI)領域であり、フォト
レジストをマスクとして用いてエッチングされる。分離
トレンチのエッチングに際して、分離トレンチ内の露出
されたシリコンが酸化され、分離トレンチがSiO2
より充填され、窒化物430の表面まで平坦化される。
好適な実施例では、分離領域350がトレンチ370よ
り深くシリコン基板305内に伸張され、ゲート−分離
領域間境界1630(図16参照)における、寄生ソー
ス−ドレイン間リーク路を低減する。

【0041】好適な実施例では、図16に示されるよう
に、素子のゲート1620が分離領域350に自己整合
される。図8に示されるように、自己整合型ゲートは、
分離領域350をエッチングするとき、ゲート・トレン
チ370を切断することにより形成される。

【0042】図9に示されるように、配線導体材料36
2及び窒化物層360が付着される。配線導体362及
び窒化物層360、430が、フォトレジスト338に
より画定されるスタックにエッチングされ、ゲート配線
を形成する。好適な実施例では、配線導体362はWS
xまたはWである。

【0043】図10に示されるように、スペーサ39
0、392(好適には窒化物)が形成され、誘電材料3
32、334、336が付着され、拡散コンタクト34
0、342が形成される。

【0044】B.第2の方法すなわち分離領域を最初に
形成する方法:素子300を形成する第2の方法が、図
11乃至図14及び図17を参照して述べられる。図1
1に示されるように、素子分離領域350は例えば、素
子トレンチ370領域を画定する前に、SiO2が充填
されたSTI領域により形成される。

【0045】最初に、添加層1100及び酸化物層11
10が形成される。好適には、酸化物層1110がシリ
コン基板305上に成長され、次にシリコン基板305
の表面が、例えばイオン打ち込みにより添加されて、添
加層1100が形成される。次に例えばCVDにより、
窒化物層1120が酸化物層1110上に付着される。
次に、トレンチを基板305内にエッチングし、トレン
チをSiO2などの絶縁体により充填することにより、
分離領域350が形成される。素子の活性領域が分離領
域350内に画定される。次にトレンチ370のための
パターンが、フォトレジスト1130により画定され
る。好適な実施例では、トレンチ370のパターンは、
ハイブリッド・レジスト法またはフェーズ・エッジ・リ
ソグラフィを用いて画定される。

【0046】図12に示されるように、次にトレンチ3
70が添加層1100を越えて基板305内にエッチン
グされる。好適な実施例では、分離領域350がトレン
チ370よりも深くシリコン基板305内に延び、ゲー
ト−分離領域間境界1630(図16参照)における、
寄生ソース−ドレイン間リーク路を低減する。また、好
適な実施例では、図16に示されるように、ゲート16
20が分離領域350に自己整合され、このことがチッ
プ上の素子300の密度の増加を可能にする。

【0047】自己整合型ゲート1620は、図17に示
されるように、フォトレジスト内にスペース1700の
ループを形成することにより形成される。スペース17
00のループは活性領域1710と交差し、そこにゲー
ト1620がエッチングされる。好適な実施例では、ス
ペース1700のループはハイブリッド・レジスト法に
より形成される。次にゲート1620が選択的エッチン
グ・プロセスにより形成され、シリコン基板305の活
性領域1610がエッチングされるが、分離領域350
はエッチングされない。その結果、フォトレジスト内の
スペース1700のループをトリミングする追加のステ
ップを要求することなく、分離領域350と自己整合さ
れるゲート1620が形成される。

【0048】図12に戻り、トレンチ370がエッチン
グされた後、ASGなどの拡散性層1200が次に付着
される。図13に示されるように、拡散性層1200は
トレンチ370の底部372からエッチングされ、トレ
ンチ370の側壁374、376上の拡散性層1200
が残される。好適な実施例では、図13に示されるよう
に、トレンチ370の底部372が拡散性層1200よ
りも更に深く、シリコン基板305内にエッチングされ
る。この結果、トレンチ370の中央部分が、拡散性層
1200により被覆されたトレンチ370の側壁37
4、376よりも深く、基板305内に形成される。

【0049】図14に示されるように、トレンチ370
の側壁374、376が、添加ガラス拡散性層1200
から外方拡散により添加される。次に拡散性層1200
が除去され、犠牲酸化物が成長され、ゲート調整打ち込
みがトレンチ370の底部において行われる。犠牲酸化
物が除去された後、誘電層330が成長される。次に、
トレンチ370内に導体364、好適には添加ポリシリ
コンが付着され、窒化物表面まで平坦化される。

【0050】第2の方法の残りのステップは、図9乃至
図10に関連して前述された第1の方法の場合と類似で
あり、ここでは説明を省略する。

【0051】本発明の典型的な実施例が図18乃至図2
1に示され、それらのいずれも、本発明に従う第1及び
第2の形成方法のいずれかにより形成され得る。図3を
参照すると、典型的な実施例は、素子300のトレンチ
370の底部372の形成における第1の変化と、素子
300の側壁374、376上の誘電層330の厚さの
第2の変化を示す。

【0052】第1の変化は、図6及び図13に関連して
前述された。図6及び図13に示されるように、拡散性
層500、1200が付着された後、拡散性層500、
1200がトレンチ370の底部372からエッチング
される。次にトレンチ370の底部372が、基板30
5内に更にエッチングされる。その結果、トレンチ37
0の底部372が、拡散性層500、1200により被
覆されたトレンチ370の側壁374、376の底部よ
りも、下に位置することになる。図18及び図19は、
トレンチ370が前述のように形成された本発明の典型
的な実施例を示す。図20及び図21は、拡散性層50
0、1200がトレンチ370の底部372からエッチ
ングされるが、トレンチ370の底部372がそれ以上
基板305内にエッチングされない、本発明の別の典型
的な実施例を示す。拡散性層500、1200により被
覆された側壁374、376を越えて、トレンチ370
の底部372が基板内にエッチングされる程度が、素子
の有効接合深さを決定し得る。

【0053】図19及び図21の素子1900、210
0は、第2の変化を示す。ゲート酸化物1910、21
10を成長する以前に、拡散性層500、1200を除
去しないことにより、より厚い絶縁体1910、211
0が、トレンチ370の側壁374、376上に形成さ
れる。素子1900は、図6及び図13に示されるよう
に形成され、そこでは拡散性層500、1200が、ト
レンチ370の底部372からエッチングされ、底部3
72が更に基板305内にエッチングされる。拡散伸張
部分315、325が、拡散性層500、1200の外
方拡散により形成される。拡散性層500、1200
は、ゲート酸化物1910が成長される以前に、トレン
チ370の側壁374、376から除去されない。

【0054】素子2100上のゲート酸化物2110
も、拡散性層500、1200を除去することなく成長
されたが、素子2100のトレンチ370の底部372
は、トレンチ370の側壁374、376上の拡散性層
500、1200よりも深く、基板305内にエッチン
グされなかった。図18及び図20に示される素子18
00、2000のゲート酸化物1810、2010は、
拡散性層500、1200の外方拡散の後に、拡散性層
500、1200がトレンチ370の側壁374、37
6から除去された後に成長される。

【0055】ゲート酸化物1910、2110が形成さ
れる以前に、拡散性層500、1200が除去されない
場合、拡散性層500、1200の外方拡散を生じるた
めの別のアニーリング・ステップが要求されない。これ
は拡散性層500、1200上にゲート酸化物191
0、2110を成長する間に、拡散性層500、120
0の外方拡散が生じ得ることにより可能である。

【0056】下記の表1は、図18乃至図21に示され
る素子1800、1900、2000及び2100にお
いて示される変化を要約したものである。

【0057】

【表1】

【0058】ここで条件1は、"トレンチ底部が拡散性
層を越えてエッチングされるか?"を表し、条件2は、"
ゲート酸化物の形成以前に、側壁上の拡散性層が除去さ
れるか?"を表す。

【0059】まとめとして、本発明の構成に関して以下
の事項を開示する。

【0060】(1)基板と、両側の側壁及び底部を有す
る前記基板内のトレンチと、前記トレンチの前記側壁及
び前記底部上の誘電層と、前記誘電層により前記基板か
ら分離される、前記トレンチ内の導体と、第1の厚さを
有し、各々が前記トレンチの前記両側の側壁のいずれか
に隣接する前記基板内の拡散層と、各々が前記拡散層の
1つから、前記側壁の1つに沿って、前記トレンチの前
記底部の一部の下側に延び、前記第1の厚さよりも小さ
な第2の厚さを有する前記基板内の拡散伸張部分とを含
む、素子。 (2)前記トレンチの前記側壁上の前記誘電層が、前記
トレンチの前記底部上の前記誘電層よりも厚い、前記
(1)記載の素子。 (3)前記トレンチ内の前記導体が多結晶質シリコンか
ら成る、前記(1)記載の素子。 (4)前記誘電層が酸化シリコンから成る、前記(1)
記載の素子。 (5)前記素子がMOSFET素子である、前記(1)
記載の素子。 (6)前記トレンチの第1の側の前記拡散層がソース領
域であり、前記トレンチの前記第1の側と反対の第2の
側の前記拡散層がドレイン領域である、前記(5)記載
の素子。 (7)分離領域と、前記分離領域に自己整合されるゲー
ト領域と、前記ソース領域、前記ドレイン領域、及び前
記ゲート領域を含み、前記分離領域により領域限定され
る活性領域とを含む、前記(6)記載の素子。 (8)前記トレンチの前記側壁に沿う前記拡散伸張部分
の厚さが、前記トレンチの前記底部の一部の下側の前記
拡散伸張部分の厚さより大きいか等しい、前記(1)記
載の素子。 (9)前記基板が第1の極性タイプであり、前記拡散層
が第2の極性タイプであり、前記拡散伸張部分が前記第
2の極性タイプである、前記(1)記載の素子。 (10)第1の極性タイプの半導体基板と、側壁及び底
部を有する前記半導体基板内のトレンチと、前記トレン
チの前記側壁及び前記底部上の誘電層と、前記誘電層に
より前記基板から分離される、前記トレンチ内の導体
と、前記トレンチの第1の側壁に隣接する前記半導体基
板内の、第1の厚さを有する第2の極性タイプの第1の
拡散層と、前記第1の拡散層から前記トレンチの前記第
1の側壁に沿って、前記トレンチの前記底部に向けて延
び、更に前記トレンチの前記底部の一部に沿って下側に
延びる、前記第2の極性タイプの第1の拡散伸張部分と
を含む、ソース領域と、前記トレンチの前記第1の側壁
と反対側の第2の側壁に隣接する前記半導体基板内の、
第2の厚さを有する前記第2の極性タイプの第2の拡散
層と、前記第2の拡散層から前記トレンチの前記第2の
側壁に沿って、前記トレンチの前記第2の側壁の底部に
向けて延び、更に前記トレンチの前記底部の一部の下側
に延びる、前記第2の極性タイプの第2の拡散伸張部分
とを含む、ドレイン領域とを含み、前記第1及び第2の
厚さが前記トレンチの深さよりも小さく、前記第1の拡
散伸張部分が前記第1の厚さよりも小さい厚さを有し、
前記第2の拡散伸張部分が前記第2の厚さよりも小さい
厚さを有する、半導体素子。 (11)前記導体がポリシリコンである、前記(10)
記載の半導体素子。 (12)分離領域と、前記分離領域に自己整合されるゲ
ート領域と、前記ソース領域、前記ドレイン領域、及び
前記ゲート領域を含み、前記分離領域により領域限定さ
れる活性領域とを含む、前記(10)記載の半導体素
子。 (13)前記導体上の配線導体材料と、前記配線導体材
料上の窒化物層と、前記ソース領域上のソース・コンタ
クトと、前記ドレイン領域上のドレイン・コンタクト
と、前記分離領域上及び前記窒化物層上の酸化物領域と
を含む、前記(12)記載の半導体素子。 (14)前記第1の側壁に沿う前記第1の拡散伸張部分
が、前記トレンチの前記底部の一部の下側の前記第1の
拡散伸張部分の厚さより大きいか等しい厚さを有し、前
記第2の側壁に沿う前記第2の拡散伸張部分が、前記ト
レンチの前記底部の一部の下側の前記第2の拡散伸張部
分の厚さより大きいか等しい厚さを有する、前記(1
0)記載の半導体素子。 (15)半導体素子を形成する方法であって、 a)基板を提供するステップと、 b)前記基板の表面に不純物を第1の深さまで添加する
ステップと、 c)前記基板の表面に、側壁、底部、及び前記第1の深
さより大きい深さを有するトレンチを形成するステップ
と、 d)前記トレンチの前記側壁に隣接する基板部分、及び
前記トレンチの前記底部の一部の下側の基板部分に、不
純物を添加するステップとを含む、方法。 (16)前記ステップd)が、前記トレンチ内に拡散性
元素を含む拡散性ドーパント層を付着するステップと、
前記拡散性元素の拡散を、前記トレンチの前記側壁に隣
接する基板部分、及び前記トレンチの前記底部の一部に
隣接する基板部分に生成するステップとを含む、前記
(15)記載の方法。 (17)前記トレンチの前記側壁及び前記底部上に誘電
層を形成するステップと、前記誘電層により前記基板か
ら分離された前記トレンチ内に、導体を配置するステッ
プとを含む、前記(16)記載の方法。 (18)半導体素子を形成する方法であって、 a)基板を提供するステップと、 b)前記基板の表面に不純物を第1の深さまで添加する
ステップと、 c)トレンチ・パターンを画定し、該トレンチ・パター
ンに従い前記基板内にトレンチをエッチングすることに
より、前記基板の表面に、側壁、底部、及び前記第1の
深さより大きい深さを有する前記トレンチを形成するス
テップと、 d)拡散性元素を含む拡散性ドーパント層を前記トレン
チ内に付着し、前記拡散性ドーパント層及び前記基板を
アニールすることにより、前記拡散性元素を前記側壁に
隣接する基板部分、及び前記トレンチの前記底部の一部
の下側の基板部分に拡散させ、前記トレンチの前記側壁
に隣接する基板部分、及び前記トレンチの前記底部の一
部の下側の基板部分に不純物を添加するステップと、 e)前記トレンチの前記側壁及び前記底部上に誘電層を
形成するステップと、 f)前記誘電層により前記基板から分離された前記トレ
ンチ内に、導体を配置するステップとを含む、方法。 (19)前記拡散性ドーパント層が添加ガラスから成
る、前記(18)記載の方法。

【図面の簡単な説明】

【図1】第1の従来の半導体素子の断面図である。

【図2】第2の従来の半導体素子の断面図である。

【図3】本発明に従う素子の断面図である。

【図4】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図5】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図6】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図7】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図8】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図9】本発明の第1の典型的な実施例に従う形成方法
を示す断面図である。

【図10】本発明の第1の典型的な実施例に従う形成方
法を示す断面図である。

【図11】本発明の第2の典型的な実施例に従う形成方
法を示す断面図である。

【図12】本発明の第2の典型的な実施例に従う形成方
法を示す断面図である。

【図13】本発明の第2の典型的な実施例に従う形成方
法を示す断面図である。

【図14】本発明の第2の典型的な実施例に従う形成方
法を示す断面図である。

【図15】分離領域に自己整合されないゲートを有する
素子を示す上面図である。

【図16】分離領域に自己整合されるゲートを有する素
子を示す上面図である。

【図17】本発明の第2の典型的な実施例に従う方法を
示す上面図である。

【図18】本発明に従う素子の典型的な実施例を示す部
分断面図である。

【図19】本発明に従う素子の典型的な実施例を示す部
分断面図である。

【図20】本発明に従う素子の典型的な実施例を示す部
分断面図である。

【図21】本発明に従う素子の典型的な実施例を示す部
分断面図である。

【符号の説明】

105、205、305 基板 110、120、210、220、310、320、4
10 接合(拡散層) 115、125、315、325 拡散伸張部分 130、230、330、1810、1910、201
0、2110 ゲート酸化物(誘電層) 132、134、136、232、234、236、3
32、334、336、420、1110 酸化物層
(誘電材料) 140、142、240、242、340、342 拡
散コンタクト 150、250、350 分離領域 160、260、360 酸化物キャップまたは窒化物
キャップ 162、262、362 ゲート導体 164、264、364、1100 添加ポリシリコン
層 166、168、266、268、390、392 酸
化物スペーサまたは窒化物スペーサ 338、440、1130 フォトレジスト 362 配線導体 370 トレンチ 372 トレンチの底部 374、376 トレンチの側壁 380 チャネル 430、1120 窒化物層 500、1200 拡散性層 1510、1610、1710 活性領域 1520、1620 ゲート 1530、1640 活性領域の境界 1630 ゲート−分離領域間境界 1700 スペース

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・シィ・ヘイキー アメリカ合衆国05468、バーモント州ミ ルトン、ジャクソン・ロード 64 (72)発明者 スティーブン・ジェイ・ホルメス アメリカ合衆国05468、バーモント州ミ ルトン、デビノ・ロード 127 (72)発明者 デビッド・ブイ・ホラック アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、ブライア ー・レーン 47 (72)発明者 ウィリアム・エイチ・マ アメリカ合衆国12524、ニューヨーク州 フィシュキル、カールソン・テラス 11 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国12582、ニューヨーク州 ストームビル、ジャミー・レーン 5 (56)参考文献 特開 平2−170551(JP,A) 特開 平1−248557(JP,A) 特開 平2−192168(JP,A) 特開 昭58−153348(JP,A) 特開 平7−106560(JP,A) 特開 平9−116142(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項1】基板と、 両側の側壁及び底部を有する前記基板内のトレンチと、 前記底部の両側に形成された前記底部の段差領域と、 前記トレンチの前記側壁及び前記底部上の誘電層と、 前記誘電層により前記基板から分離される、前記トレン
    チ内の導体と、 第1の厚さを有し、各々が前記トレンチの前記両側の側
    壁のいずれかに隣接する前記基板内の拡散層と、 各々が前記拡散層の1つから、前記側壁の1つに沿っ
    て、前記トレンチの前記底部の一部または前記段差領域
    の下側に延び、前記第1の厚さよりも小さな第2の厚さ
    を有する前記基板内の拡散伸張部分とを含み、 前記トレンチの前記底部上の誘電層が電界効果トランジ
    スタのゲート絶縁膜として機能し、前記導体が電界効果
    トランジスタのゲート電極として機能し、前記拡散層お
    よび拡散伸張部分が電界効果トランジスタのソース領域
    またはドレイン領域となる 素子。
  2. 【請求項2】前記トレンチの前記側壁上の前記誘電層
    が、前記トレンチの前記底部上の前記誘電層よりも厚
    い、請求項1記載の素子。
  3. 【請求項3】前記トレンチ内の前記導体が多結晶質シリ
    コンから成る、請求項1記載の素子。
  4. 【請求項4】前記誘電層が酸化シリコンから成る、請求
    項1記載の素子。
  5. 【請求項5】前記素子がMOSFET素子である、請求
    項1記載の素子。
  6. 【請求項6】前記トレンチの第1の側の前記拡散層がソ
    ース領域であり、前記トレンチの前記第1の側と反対の
    第2の側の前記拡散層がドレイン領域である、請求項5
    記載の素子。
  7. 【請求項7】分離領域と、 前記分離領域に自己整合されるゲート領域と、 前記ソース領域、前記ドレイン領域、及び前記ゲート領
    域を含み、前記分離領域により領域限定される活性領域
    とを含む、請求項6記載の素子。
  8. 【請求項8】前記トレンチの前記側壁に沿う前記拡散伸
    張部分の厚さが、前記トレンチの前記底部の一部の下側
    の前記拡散伸張部分の厚さより大きいか等しい、請求項
    1記載の素子。
  9. 【請求項9】前記基板が第1の極性タイプであり、 前記拡散層が第2の極性タイプであり、 前記拡散伸張部分が前記第2の極性タイプである、 請求項1記載の素子。
  10. 【請求項10】第1の極性タイプの半導体基板と、 側壁及び底部を有する前記半導体基板内のトレンチと、 前記底部の両側に形成された前記底部の段差領域と、 前記トレンチの前記側壁及び前記底部上の誘電層と、 前記誘電層により前記基板から分離される、前記トレン
    チ内の導体と、 前記トレンチの第1の側壁に隣接する前記半導体基板内
    の、第1の厚さを有する第2の極性タイプの第1の拡散
    層と、前記第1の拡散層から前記トレンチの前記第1の
    側壁に沿って、前記トレンチの前記底部に向けて延び、
    更に前記トレンチの前記底部の一部または前記段差領域
    の下側に延びる、前記第2の極性タイプの第1の拡散伸
    張部分とを含む、ソース領域と、 前記トレンチの前記第1の側壁と反対側の第2の側壁に
    隣接する前記半導体基板内の、第2の厚さを有する前記
    第2の極性タイプの第2の拡散層と、前記第2の拡散層
    から前記トレンチの前記第2の側壁に沿って、前記トレ
    ンチの前記第2の側壁の底部に向けて延び、更に前記ト
    レンチの前記底部の一部または前記段差領域の下側に延
    びる、前記第2の極性タイプの第2の拡散伸張部分とを
    含む、ドレイン領域とを含み、前記第1及び第2の厚さ
    が前記トレンチの深さよりも小さく、前記第1の拡散伸
    張部分が前記第1の厚さよりも小さい厚さを有し、前記
    第2の拡散伸張部分が前記第2の厚さよりも小さい厚さ
    を有する、 半導体素子。
  11. 【請求項11】前記導体がポリシリコンである、請求項
    10記載の半導体素子。
  12. 【請求項12】分離領域と、前記分離領域に自己整合さ
    れるゲート領域と、 前記ソース領域、前記ドレイン領域、及び前記ゲート領
    域を含み、前記分離領域により領域限定される活性領域
    とを含む、請求項10記載の半導体素子。
  13. 【請求項13】前記導体上の配線導体材料と、 前記配線導体材料上の窒化物層と、 前記ソース領域上のソース・コンタクトと、 前記ドレイン領域上のドレイン・コンタクトと、 前記分離領域上及び前記窒化物層上の酸化物領域とを含
    む、請求項12記載の半導体素子。
  14. 【請求項14】前記第1の側壁に沿う前記第1の拡散伸
    張部分が、前記トレンチの前記底部の一部の下側の前記
    第1の拡散伸張部分の厚さより大きいか等しい厚さを有
    し、 前記第2の側壁に沿う前記第2の拡散伸張部分が、前記
    トレンチの前記底部の一部の下側の前記第2の拡散伸張
    部分の厚さより大きいか等しい厚さを有する、 請求項10記載の半導体素子。
  15. 【請求項15】半導体素子を形成する方法であって、 a)基板を提供するステップと、 b)前記基板の表面に不純物を第1の深さまで添加し、
    電界効果トランジスタの一対のソース領域およびドレイ
    ン領域の各々の一部となる拡散層を形成するステップ
    と、 c)前記基板の表面に、側壁、底部、及び前記第1の深
    さより大きい深さを有するトレンチを形成するステップ
    と、 d)前記トレンチ内に拡散性元素を含む拡散性ドーパン
    ト層を付着するステップと、 e)前記拡散性ドーパント層をエッチングし、前記基板
    の前記底部の中央部にオーバーエッチング処理を施すこ
    とにより前記底部の両側に段差領域を形成するステップ
    と、 f)前記トレンチの前記側壁に隣接する基板部分、及び
    前記トレンチの前記底部の一部または前記段差領域の下
    側の基板部分に、不純物を添加し、前記一対のソース領
    域およびドレイン領域の各々の一部となる拡散伸張部分
    を形成するステップとを含む、方法。
  16. 【請求項16】前記ステップf)が、 前記拡散性元素の拡散を、前記トレンチの前記側壁に隣
    接する基板部分、及び前記トレンチの前記底部の一部ま
    たは前記段差領域に隣接する基板部分に生成するステッ
    プとを含む、請求項15記載の方法。
  17. 【請求項17】前記トレンチの前記側壁及び前記底部上
    に誘電層を形成するステップと、 前記誘電層により前記基板から分離された前記トレンチ
    内に、導体を配置するステップとを含む、請求項16記
    載の方法。
  18. 【請求項18】半導体素子を形成する方法であって、 a)基板を提供するステップと、 b)前記基板の表面に不純物を第1の深さまで添加し、
    電界効果トランジスタの一対のソース領域およびドレイ
    ン領域の各々の一部となる拡散層を形成するステップ
    と、 c)トレンチ・パターンを画定し、該トレンチ・パター
    ンに従い前記基板内にトレンチをエッチングすることに
    より、前記基板の表面に、側壁、底部、及び前記第1の
    深さより大きい深さを有する前記トレンチを形成するス
    テップと、 d)前記トレンチ内に拡散性元素を含む拡散性ドーパン
    ト層を付着するステップと、 e)前記拡散性ドーパント層をエッチングし、前記基板
    の前記底部の中央部にオーバーエッチング処理を施すこ
    とにより前記底部の両側に段差領域を形成するステップ
    と、 f)前記拡散性ドーパント層及び前記基板をアニールす
    ることにより、前記拡散性元素を前記側壁に隣接する基
    板部分、及び前記トレンチの前記底部の一部または前記
    段差領域の下側の基板部分に拡散させ、前記トレンチの
    前記側壁に隣接する基板部分、及び前記トレンチの前記
    底部の一部または前記段差領域の下側の基板部分に不純
    物を添加し、前記一対のソース領域およびドレイン領域
    の各々の一部となる拡散伸張部分を形成するステップ
    と、 g)前記トレンチの前記側壁及び前記底部上に、その一
    部が前記電界効果トランジスタのゲート絶縁膜として機
    能する誘電層を形成するステップと、 h)前記誘電層により前記基板から分離された前記トレ
    ンチ内に、前記電界効果トランジスタのゲート電極とし
    て機能する導体を配置するステップとを含む、方法。
  19. 【請求項19】前記拡散性ドーパント層が添加ガラスか
    ら成る、請求項18記載の方法。
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