JP2002343963A - 溝ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

溝ゲート型電界効果トランジスタ及びその製造方法

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Abstract

(57)【要約】 【課題】 トランジスタの微細化と大規模な集積化を図
る上で、短チャンネル効果を効果的に抑制し、ドレイン
あるいはソースとゲートとの容量を低減させて動作速度
を高める。 【解決手段】 溝ゲート型電界効果トランジスタ１００
Ａの製造方法が、半導体基板１にソース又はドレインと
なる不純物導入層９を形成し、この半導体基板１に第１
の溝２０を穿ち、第１の溝２０の側壁に絶縁材料からな
るサイドウォール２１を形成し、サイドウォール２１を
マスクとして第１の溝の底面に第２の溝２２を穿ち、第
２の溝２２の底面にゲート絶縁膜５を形成し、第２の溝
２２及び第１の溝２０を埋めるようにゲートＧを形成す
ることからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細化に対応し、
かつ短チャンネル効果を抑制することのできる溝ゲート
型電界効果トランジスタに関する。
【０００２】
【従来の技術】シリコン基板を用いたＭＯＳ型ＬＳＩ
は、現在、０．１８μｍのデザインルール（設計基準）
のＬＳＩが量産に移行した段階にあるが、微細化による
集積度の向上がさらに求められており、０．１３μｍか
ら０．１０μｍのデザインルールのＬＳＩが開発されて
いる。このＬＳＩには、動作速度の高速化や低消費電力
化も求められている。
【０００３】ＬＳＩを微細化し、集積度を大規模にする
場合、個々のトランジスタの性能のバラツキを抑える上
で、短チャンネル効果を抑制することが極めて重要な課
題となる。このため、既に実用化されている、半導体基
板上にゲートを形成し、ソースとドレインをゲートに対
して自己整合的に形成するＭＯＳ型電界効果トランジス
タにおいては、ソースやドレインの不純物濃度、形状、
チャネル領域のウェル不純物プロファイル等の最適化を
図ることがなされており、さらにソースやドレインの端
に斜めイオン注入等の方法で反対導電型の、所謂、Halo
又はポケットと称される不純物領域を形成し、短チャン
ネル効果を抑制することが試みられている。しかしなが
ら、多数のパラメータの最適化には、多大な労力が必要
とされるため、その開発と量産化には長時間が必要とさ
れている。また、短チャンネル効果が十分に抑制されて
いるともいえない。
【０００４】また、０．１μｍのデザインルール以降の
微細化したトランジスタにおいては、微細化トレンドに
したがったトランジスタ性能を達成することが難しく、
新たな材料の採用が必要となっている。例えば、デザイ
ンルールが０．１μｍ以降のトランジスタでは、ゲート
絶縁膜がシリコン酸化膜換算で２ｎｍ以下となり、シリ
コン酸化膜の直接トンネル電流領域となるため、ゲート
絶縁膜としてシリコン酸化膜に代わる高誘電率絶縁膜を
採用することが必要となっている。
【０００５】また、ゲートを従前のポリシリコンから形
成するとゲートそのものに空乏化が生じ、トランジスタ
の性能向上の妨げとなるので、ゲートの形成材料にＴｉ
Ｎ、Ｍｏ等の金属材料を採用することが必要となってい
る。しかしながら、このような金属材料は、ゲートに対
して自己整合的にソースやドレインを形成する従前のト
ランジスタの製造方法においては、ソースやドレインの
形成時の熱処理に耐えられないため、これまでのトラン
ジスタの製造方法の採用を不可能とする。
【０００６】そこで、ゲートを金属材料で形成するため
のトランジスタの形成手法として、所謂、ダマシンゲー
トトランジスタが提案されている。
【０００７】図８は、ダマシンゲート法によりｎ型トラ
ンジスタ１００Ｘを製造する方法の工程説明図である。
【０００８】この方法では、まず、ｐ型のシリコン基板
１に素子分離２を形成し、さらにＳｉＯ2等からなるス
ルー膜３を形成し（図８（ａ））、スルー膜３を通して
イオン注入することによりウェル及びＶthの適性化層４
をそれぞれ形成する（同図（ｂ））。次にスルー膜３を
除去した後、１０００℃、３０分程度の熱酸化により３
〜５ｎｍ程度のゲート絶縁膜５を形成し、その上に減圧
ＣＶＤ等により、ダミーゲートとなる厚さ５００ｎｍ程
度のポリシリコン６を堆積する（同図（ｃ））。その
後、リソグラフィ技術とエッチング技術を用いて所望の
デザインルールのゲートパターン（ダミーゲート）６’
を形成する。そして、このゲートパターン６’をマスク
として、拡張ソース７ａ、拡張ドレイン７ｂとなる砒素
等の不純物を矢印のように１０ｋｅＶ、１×１０15ｃｍ
-2程度イオン注入する（同図（ｄ））。次に、通常のＣ
ＶＤ法によりＳｉＯ2膜を堆積し、異方性エッチングす
ることにより、サイドウォール８を形成し、再びイオン
注入することにより、ソースＳ、ドレインＤとなる不純
物導入層を形成する砒素を３０ｋｅＶで３×１０15ｃｍ
-2程度導入する（同図（ｅ））。
【０００９】次に、短チャンネル効果の抑制のためのポ
ケット（Halo）１０を形成するために、基板面の法線に
対して１０°〜３０°の角度で砒素等のｐ型不純物を２
０ｋｅＶ、１×１０13ｃｍ-2程度イオン注入する（同図
（ｆ））。そして、これまでに基板１に導入した不純物
を活性化するために、電気炉で９００℃、３０分程度、
あるいは急速加熱法により１０５０℃、１０秒程度のア
ニールを施す。
【００１０】その後、ＣＶＤ法によりＳｉＯ2等の層間
絶縁膜１１を堆積し、次いで、層間絶縁膜１１をダミー
ゲート６’が露出するまでＣＭＰで研磨し、さらにダミ
ーゲート６’をエッチングで取り除き、溝１２を形成す
る（同図（ｇ））。
【００１１】この溝１２に真のゲートＧとなる金属１３
をスパッタ法又はＣＶＤ法で埋め込み、再びＣＭＰによ
り平坦化し（同図（ｈ））、ソース、ドレインの取り出
し電極１４を形成し（同図（ｉ））、トランジスタ１０
０Ｘを得る。図９は、こうして得たトランジスタ１００
Ｘの上面図である。
【００１２】なお、このダマシンゲート法によるトラン
ジスタの形成において、ゲート絶縁膜５の信頼性を高め
るためには、ゲート絶縁膜５をダミーゲート６’の形成
前に形成するのではなく、ダミーゲート６’を取り除い
た後に熱酸化により形成することが好ましい。また、ゲ
ート絶縁膜５として高誘電率絶縁膜を形成する場合に
は、ダミーゲート６’を取り除いた後、溝１２内に、ス
パッタ法又はＣＶＤ法によりＺｒＯ2、Ａｌ2Ｏ3等の高
誘電率絶縁膜を形成することが好ましい。
【００１３】このように高誘電率絶縁膜からなるゲート
絶縁膜の形成あるいは金属材料からなるゲートの形成
を、不純物を活性化するアニールの後に行うことによ
り、高誘電率絶縁膜あるいはゲートが、アニール時の熱
によって変性したり、上下の層と反応することを最小限
に抑制できる。したがって、ゲート絶縁膜を膜厚の厚い
高誘電率絶縁膜で形成することにより、ゲート絶縁膜を
シリコン酸化膜で形成する場合に問題となる直接トンネ
ル電流を防止でき、また、ゲートを金属材料で形成する
ことにより、ゲートをポリシリコンで形成する場合に問
題となるゲートの空乏化を防止できる。
【００１４】しかしながら、ダマシンゲート法によって
も、短チャンネル効果を従前の構造のトランジスタ以上
には低減させることができない。また、この方法でトラ
ンジスタを形成する場合に必要となるマスク枚数は、従
前のゲートに対して自己整合的にソースやドレインを形
成するトランジスタの製造方法と変わらないが、ダミー
ゲートの形成や除去のために工程数が増えるという問題
がある。
【００１５】これに対し、短チャンネル効果を抑制する
ため、溝ゲート型トランジスタが提案されている。図１
０は、溝ゲート型トランジスタ１００Ｙを製造する方法
の工程説明図である。
【００１６】この方法では、ｐ型のシリコン基板１にシ
ャロートレンチ等の素子分離２を形成し、さらにＳｉＯ
2等からなるスルー膜３を形成し、スルー膜３を通して
矢印のようにイオン注入することによりウェル及びＶth
の適性化層４をそれぞれ形成する（図１０（ａ））。
【００１７】次に、ｎ型の不純物であるリン、砒素等を
矢印のように５０ｋｅＶ、３×１０ 15ｃｍ-2程度イオン
注入し、ソースＳとドレインＤを構成する不純物導入層
９を形成する（同図（ｂ））。さらに、拡張ソース７
ａ、拡張ドレイン７ｂを構成する不純物導入層７を形成
するために、ソースＳ、ドレインＤを構成する不純物導
入層９を形成するためのイオン注入よりも幾分高いエネ
ルギーで１×１０15ｃｍ -2程度のｎ型不純物を注入する
（同図（ｃ））。そして、これまでに基板１に導入した
不純物を活性化するために、電気炉で９００℃、３０分
程度、あるいは急速加熱法により１０５０℃、１０秒程
度のアニールを施す。
【００１８】次に、ＣＶＤ法によりＳｉＯ2等の層間絶
縁膜１１を堆積し、次いで、リソグラフィ技術及びドラ
イエッチング技術を用いて、ゲートを形成する溝１５
を、ソース、ドレインを形成する不純物導入層９の端ま
で、あるいはその端よりも数十ｎｍ程度深くまで形成す
る（同図（ｄ））。
【００１９】その後、１０００℃、３０分程度の熱酸化
により３〜５ｎｍ程度のゲート絶縁膜５を溝１５の底面
及び側面に成長させ（同図（ｅ））、さらにこの溝１５
内に、ポリシリコン／タングステンシリサイド、あるい
は金属ゲートとなるＴｉＮ、Ｍｏ等の金属１３を、ＣＶ
Ｄ法又はスパッタ法により充填する（同図（ｆ））。
【００２０】最後に、ソースＳ、ドレインＤの取り出し
電極１４を形成し、溝ゲート型トランジスタ１００Ｙを
得る（同図（ｇ））。図１１は、この溝ゲート型トラン
ジスタ１００Ｙの上面図である。
【００２１】この溝ゲート型トランジスタの構造では、
ソースＳとドレインＤの距離がゲート長よりも長く、ま
たソースＳとドレインＤが直接対面していないため、短
チャンネル効果が起こりにくい。また、ソースＳ、ドレ
インＤは厚く形成しても短チャンネル効果を生じさせな
いため、これらを厚く形成することにより、ソースＳや
ドレインＤの低抵抗化と、後のシリサイド形成によるリ
ークの低減を図ることができる。さらに、溝ゲート型ト
ランジスタは、ゲートに対してソースやドレインを自己
整合的に形成する従前のトランジスタに比して少ない工
程数で製造することができるという利点も有している。
【００２２】しかしながら、溝ゲート型トランジスタで
は、図１１に示すように、ソースＳ、拡張ソース７ａ、
ドレインＤ、拡張ドレイン７ｂと、ゲートＧとが、極め
て薄いゲート絶縁膜５を介して広い範囲にわたって対向
しているので、ドレインＤあるいはソースＳとゲートＧ
との容量が、図８に示したダマシンゲートトランジスタ
１００Ｘに比して著しく大きいという問題が生じる。
【００２３】また、溝ゲート型トランジスタの実効的な
ゲート長は、リソグラフィの能力で規定されるデザイン
ルールよりも長くなる傾向にある。このため、溝ゲート
型トランジスタは超高速の動作速度を得る目的には適さ
ない。
【００２４】
【発明が解決しようとする課題】以上のような従来のＭ
ＯＳあるいはＭＩＳトランジスタに対し、本発明は、電
界効果トランジスタの微細化と大規模な集積化を図る上
で、ゲートを金属材料から形成し、また、ゲート絶縁膜
を高誘電率絶縁体から形成することに対応でき、さらに
短チャンネル効果を効果的に抑制し、ドレインあるいは
ソースとゲートとの容量を低減させて動作速度を高めら
れるようにすることを目的とする。
【００２５】
【課題を解決するための手段】本発明者は、金属材料か
らなるゲートの形成や、高誘電率絶縁膜からなるゲート
絶縁膜の形成に適した溝ゲート型電界効果トランジスタ
の構造において、ゲートを埋め込む溝にサイドウォール
を形成し、かつ、その溝の底面にサイドウォールをマス
クとして第２の溝を形成し、この第２の溝の底面にゲー
ト絶縁膜を形成し、これらの溝を埋め込むようにゲート
を形成すると、ソースとドレイン間の距離を長くとるこ
とができるので、短チャンネル効果を効果的に抑制で
き、トランジスタの超微細化が可能となること、さら
に、サイドウォールにより、ソースあるいはドレインと
ゲートとの容量を大幅に低減させられるので、動作速度
を高め、トランジスタの性能をより効果的に引き出せる
ことを見出した。
【００２６】即ち、本発明は、不純物導入層を備えた半
導体基板に穿った第１の溝の側壁に形成された、絶縁材
料からなるサイドウォール、第１の溝の底面に穿った第
２の溝の底面に設けられたゲート絶縁膜、第１の溝と第
２の溝とを埋めるように形成されたゲート、及び前記不
純物導入層からなり、サイドウォールを介してゲートと
対向するソース及びドレインからなる溝ゲート型電界効
果トランジスタを提供する。
【００２７】また、本発明は、このような溝ゲート型電
界効果トランジスタの製造方法として、半導体基板にソ
ース又はドレインとなる不純物導入層を形成し、該半導
体基板に第１の溝を穿ち、第１の溝の側壁に絶縁材料か
らなるサイドウォールを形成し、サイドウォールをマス
クとして第１の溝の底面に第２の溝を穿ち、第２の溝の
底面にゲート絶縁膜を形成し、第２の溝及び第１の溝を
埋めるようにゲートを形成することを特徴とする溝ゲー
ト型電界効果トランジスタの製造方法を提供する。
【００２８】
【発明の実施の形態】以下、図面を参照しつつ本発明を
具体的に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
【００２９】図１は、実効ゲート長０．１μｍ程度のｎ
型の溝ゲート型ＭＯＳ（ＭＩＳ）トランジスタを作製す
る本発明の一実施例の製造工程の説明図である。
【００３０】本実施例では、まず図１０に示した従来の
溝ゲート型トランジスタ１００Ｙの製造方法と同様に、
ｐ型のシリコン基板１にシャロートレンチ等の素子分離
２を０．３４μｍ程度の間隔で形成し、さらにＳｉＯ2
等からなるスルー膜３を形成し、スルー膜３を通してイ
オン注入することによりウェル及びＶthの適性化層４を
それぞれ形成する（図１（ａ））。
【００３１】次に、ソースＳ、ドレインＤの形成領域
に、ｎ型の不純物であるリン、砒素等を３×１０15ｃｍ
-2程度の濃度で０．１〜０．２μｍ程度の深さにイオン
注入することにより不純物導入層９を形成する（同図
（ｂ））。
【００３２】また、スルー膜３上に、ＣＶＤ法等により
ＳｉＯ2等の層間絶縁膜１１を０．２〜０．３μｍ程度
堆積し、これに電気炉で９００℃、３０分程度、あるい
は急速加熱法により１０５０℃、１０秒程度のアニール
を施し、これまでに基板１に注入した不純物を活性化す
る。その後、例えば、ＫｒＦレーザ等を用いたリソグラ
フィ技術により、素子分離２の間のほぼ中央に幅Ｌ１が
０．１８μｍ程度の第１の溝２０を、層間絶縁膜１１を
貫通し、不純物導入層９のプロファイルの端よりも数十
ｎｍ程度浅い深さまで形成する（同図（ｃ））。
【００３３】次に、ＣＶＤ法と異方性エッチングを組み
合わせて、第１の溝２０の側壁にＳｉＯ２等の絶縁材料
からなるサイドウォール２１を厚さＬ２が０．０５μｍ
程度となるように形成すると同時に、第１の溝２０の底
面で基板１を露出させる（同図（ｄ））。
【００３４】このサイドウォール２１をマスクとして、
第１の溝２０の底面に露出している基板１に選択エッチ
ングを、シリコンはエッチングするがシリコン酸化膜は
エッチングしないＨＢｒ等のエッチングガスを用いて行
うことにより、第２の溝２２を、不純物導入層９のプロ
ファイルの端部の深さ又はその端部よりも数十ｎｍ程度
深い深さまで形成する（同図（ｅ））。
【００３５】次に、９５０℃、２０分程度の乾燥酸素中
で第２の溝２２の底面を熱酸化することにより、厚さ２
〜３ｎｍのゲート絶縁膜５を形成するか、あるいはＣＶ
Ｄ法又はスパッタ法等を用いて、第２の溝２２の底面に
高誘電率絶縁膜からなるゲート絶縁膜５を形成する（同
図（ｆ））。
【００３６】その後、溝内をポリシリコンとタングステ
ンシリサイドの２層構造で埋めるか、あるいはＣＶＤ
法、スパッタ法等を用いてＴｉＮ、Ｍｏ等の金属１３で
埋めることによりゲートＧを形成し、ＣＭＰ等で平坦化
する（同図（ｇ））。
【００３７】最後に、ソースＳ、ドレインＤの取り出し
電極１４を形成し、トランジスタ１００Ａを得る（同図
（ｈ））。
【００３８】こうして得たトランジスタ１００Ａによれ
ば、高濃度に不純物が導入されたソースＳとドレインＤ
との間にはゲートＧが突き出して形成されているので、
従来の溝ゲート型トランジスタに比してソースＳとドレ
インＤ間の距離を長くとることができる。したがって、
短チャンネル効果を効果的に抑制することができる。ま
た、ソースＳあるいはドレインＤとゲートＧとの間の絶
縁膜が厚さ３ｎｍ程度のゲート絶縁膜５だけである従来
の溝ゲート型トランジスタ場合に比して、このトランジ
スタ１００Ａによれば、比較的厚い絶縁膜からなるサイ
ドウォール２１が設けられているので、ソースＳあるい
はドレインＤとゲートＧとの間の容量を１０分の１以下
程度に低減させることができる。さらに、このトランジ
スタ１００Ａの製造方法によれば、ゲート絶縁膜５及び
ゲートＧの形成が、ソースＳやドレインＤの形成のため
の熱工程の後に行われるため、ゲート絶縁膜材料として
高誘電率絶縁膜を採用し易くなるので直接トンネル電流
を防止できると共に、ゲートを金属で形成することが可
能となるのでゲートの空乏化によるトランジスタ性能の
劣化を防ぐことができる。
【００３９】また、第１の溝２０に対して第２の溝２２
はサイドウォール２１により自己整合的に形成され、か
つ第２の溝２２の幅Ｌ３は第１の溝２０の幅Ｌ１よりも
狭く形成されるので、第２の溝２２の幅Ｌ３は、第１の
溝２０を規定するリソグラフィの能力よりも自動的に狭
い幅に形成される。より具体的には、例えば、第１の溝
２０の幅Ｌ１を０．１８μｍとし、サイドウォール２１
の幅Ｌ２を０．０５μｍとする場合、第２の溝２２の幅
Ｌ３は、０．０８μｍに形成されることとなる。したが
って、本発明によれば、現在実用化されているＫｒＦリ
ソグラフィあるいはＡｒＦリソグラフィでも困難とされ
ている０．０８μｍ、あるいはそれ以下の極めてゲート
長の短い微細化したトランジスタを形成することが可能
となる。
【００４０】図１に示した溝ゲート型トランジスタ１０
０Ａに対しては、ソース、ドレインを形成する不純物導
入層９と同じ導電型の第２の不純物導入層を、不純物導
入層９よりも基板の深い部位に、不純物濃度を不純物導
入層９の数分の１程度に形成し、拡張ソース、拡張ドレ
インを設けることにより、さらに短チャンネル効果を抑
制することができる。
【００４１】図２は、このような拡張ソース、拡張ドレ
インを設けた本発明の一実施例の溝ゲート型ＭＯＳ（Ｍ
ＩＳ）トランジスタ１００Ｂの製造工程の説明図であ
る。
【００４２】この実施例では、図１に示した溝ゲート型
トランジスタ１００Ａと同様に、ｐ型のシリコン基板１
に素子分離２、スルー膜３、ウェル、Ｖthの適性化層４
をそれぞれ形成し（図２（ａ））、さらに、ソースＳ、
ドレインＤの形成領域に、ｎ型の不純物であるリン、砒
素等を３×１０15ｃｍ-2程度の濃度で０．１〜０．２μ
ｍ程度の深さにイオン注入することにより不純物導入層
９を形成する（同図（ｂ））。
【００４３】次いで、スルー膜３上に、ＣＶＤ法等によ
りＳｉＯ2等の層間絶縁膜１１を０．２〜０．３μｍ程
度堆積し、その上から、例えば、ＫｒＦレーザ等を用い
たリソグラフィ技術により、素子分離２の間のほぼ中央
に幅Ｌ１が０．１８μｍ程度の第１の溝２０を、層間絶
縁膜１１を貫通し、不純物導入層９のプロファイルの端
よりも数十ｎｍ程度浅い深さまで形成する（同図
（ｃ））。
【００４４】第１の溝２０内の底面及び側面に、被覆率
のよいＣＶＤ法を用いて、ＳｉＯ2からなるスルー膜２
３を数十ｎｍ程度の厚さに形成する。次に、再びイオン
注入法を用いて、不純物導入層９と同じ導電型のリン、
砒素等の不純物を、不純物導入層９よりも基板１の深い
位置、例えば、第１の溝２０の底面から４０〜５０ｎｍ
程度の深さに、不純物導入層９の不純物濃度の数分の１
程度、例えば、１×１０15ｃｍ-2程度の濃度で注入し、
拡張ソース、拡張ドレインを形成する第２の不純物導入
層７を形成する（同図（ｄ））。
【００４５】これに電気炉で９００℃、３０分程度、あ
るいは急速加熱法により１０５０℃、１０秒程度のアニ
ールを施し、これまでに基板１に注入した不純物を活性
化する。
【００４６】次に、ＣＶＤ法と異方性エッチングを組み
合わせて、第１の溝２０の側壁にＳｉＯ2等の絶縁材料
からなるサイドウォール２１を、厚さＬ２を０．０５μ
ｍ程度に形成し、また、第１の溝２０の底面で基板１を
露出させる（同図（ｅ））。
【００４７】このサイドウォール２１をマスクとして、
第１の溝２０の底面に露出している基板１に選択エッチ
ングを行うことにより、第２の溝２２を、第２の不純物
導入層７のプロファイルの端部の深さあるいはその端部
よりも数ｎｍ程度深い深さまで形成する（同図
（ｆ））。
【００４８】次に、９５０℃、２０分程度の乾燥酸素中
で第２の溝２２の底面を熱酸化することにより、厚さ２
〜３ｎｍのゲート絶縁膜５を形成するか、あるいはＣＶ
Ｄ法又はスパッタ法等を用いて、第２の溝２２の底面に
高誘電率絶縁膜からなるゲート絶縁膜５を形成する（同
図（ｇ））。
【００４９】その後、溝内をポリシリコンとタングステ
ンシリサイドの２層構造で埋めるか、あるいはＣＶＤ
法、スパッタ法等を用いてＴｉＮ、Ｍｏ等の金属１３で
埋めることによりゲートＧを形成し、ＣＭＰ等で平坦化
する（同図（ｈ））。
【００５０】最後に、ソースＳ、ドレインＤの取り出し
電極１４を形成し、トランジスタ１００Ｂを得る（同図
（ｉ））。
【００５１】こうして得たトランジスタ１００Ｂでは、
不純物濃度が高いソースＳ及びドレインＤがゲートＧよ
りも浅い位置に形成されているため、ソースＳとドレイ
ンＤの距離は図１のトランジスタ１００Ａよりもさらに
長くなり、短チャンネル効果がさらに抑制された構造と
なる。さらに、拡張ソース７ａ、拡張ドレイン７ｂがゲ
ートＧとほぼ同じ深さまで形成されているため、電流駆
動能力の低減が最小限に抑制される。
【００５２】図３は、ソース又はドレインを形成する不
純物導入層と反対の導電型の反対導電型不純物導入層
（所謂、ポケット又はHalo）を、ソース又はドレインの
直下に設けることにより、短チャンネル効果をさらに効
果的に抑制する本発明の実施例の溝ゲート型ＭＯＳ（Ｍ
ＩＳ）トランジスタ１００Ｃの製造工程の説明図であ
る。
【００５３】この実施例では、図１に示した溝ゲート型
トランジスタ１００Ａと同様に、ｐ型のシリコン基板１
に素子分離２、スルー膜３、ウェル、Ｖthの適性化層４
をそれぞれ形成し（図３（ａ））、さらに、ソースＳ、
ドレインＤの形成領域に、ｎ型の不純物であるリン、砒
素等を３×１０15ｃｍ-2程度の濃度で０．１〜０．２μ
ｍ程度の深さにイオン注入することにより不純物導入層
９を形成する（同図（ｂ））。
【００５４】次に、不純物導入層９を形成する不純物と
反対の導電型のホウ素等の不純物を、不純物導入層９よ
りも２０〜３０ｎｍ程度深い位置に１×１０13ｃｍ-2程
度の濃度でイオン注入し、反対導電型不純物導入層２４
を形成する。
【００５５】また、スルー膜３上に、ＣＶＤ法等により
ＳｉＯ2等の層間絶縁膜１１を０．２〜０．３μｍ程度
堆積し、その上から、例えば、ＫｒＦレーザ等を用いた
リソグラフィ技術により、素子分離２の間のほぼ中央に
幅Ｌ１が０．１８μｍ程度の第１の溝２０を、層間絶縁
膜１１を貫通し、基板１の不純物導入層９のプロファイ
ルの端部まで、あるいはその端部よりも数十ｎｍ程度浅
い深さまで形成する（同図（ｄ））。この第１の溝２０
内の底面及び側面に、被覆率のよいＣＶＤ法を用いて、
ＳｉＯ2からなるスルー膜２３を数十ｎｍ程度の厚さに
形成する。
【００５６】次に、再びイオン注入法を用いて、不純物
導入層９と同じ導電型のリン、砒素等の不純物を、第１
の溝２０の底面から４０〜５０ｎｍ程度の深さに、１×
１０ 15ｃｍ-2程度の濃度で注入し、拡張ソース、拡張ド
レインを形成する第２の不純物導入層７を形成する。そ
して、電気炉で９００℃、３０分程度、あるいは急速加
熱法により１０５０℃、１０秒程度のアニールを施し、
これまでに基板１に注入した不純物を活性化する。これ
により、第１の溝２０の直下と左右の隣接する部位で
は、反対導電型不純物導入層２４の不純物が活性化の際
に電気的に補償されることによりｎ型層となり、ソース
Ｓ、ドレインＤの形成部位の直下のみにポケット２５が
形成される（同図（ｅ））。
【００５７】以降、第２の溝２２を、図２に示した溝ゲ
ート型トランジスタ１００Ｂと同様に形成し（同図
（ｆ））、ゲート絶縁膜５を形成し（同図（ｇ））、溝
を埋め込んでゲートＧを形成し（同図（ｈ））、取り出
し電極１４を形成することにより溝ゲート型トランジス
タ１００Ｃを得る（同図（ｉ））。
【００５８】このトランジスタ１００Ｃでは、不純物濃
度の高いソースＳとドレインＤがゲートＧよりも浅い位
置に形成されることにより、ソースＳあるいはドレイン
ＤとゲートＧとの距離が長くなっていることに加え、ソ
ースＳとドレインＤの直下に、空乏層の伸びを抑制する
ポケット２５が形成されているため、図２のトランジス
タ１００Ｂよりもさらに短チャンネル効果を抑制するこ
とができる。
【００５９】本発明の溝ゲート型トランジスタにおいて
は、ソースやドレインの厚さを後退させることにより、
ソースやドレインとゲートとの対向面積を低減させ、そ
れによりソースあるいはドレインとゲートとの間の容量
を低減させ、動作の高速化を図ることができる。例え
ば、図４に示すように、図１の溝ゲート型トランジスタ
１００Ａの構造において、ソースやドレインとゲートと
の対向面積を低減させた溝ゲート型トランジスタ１００
Ｄを得ることができる。
【００６０】即ち、まず、図１の溝ゲート型トランジス
タ１００Ａと同様に、基板１に形成した不純物導入層９
に第１の溝２０を形成し（図４（ａ）〜（ｃ））、その
側壁にサイドウォール２１を形成する（同図（ｄ））
が、本実施例では、サイドウォール２１と層間絶縁膜１
１との互いのエッチングの選択性を異ならせるために、
例えば、層間絶縁膜１１をＳｉ3Ｎ4で形成し、サイドウ
ォール２１をＳｉＯ2で形成する。
【００６１】次に、サイドウォール２１をマスクとして
第２の溝２２を形成し（同図（ｅ））、ゲート絶縁膜５
を形成し（同図（ｆ））、溝に金属１３を埋め込んでゲ
ートＧを形成し（同図（ｇ））、その後、選択エッチン
グすることにより、Ｓｉ3Ｎ4からなる層間絶縁膜１１の
みを選択的に除去し（同図（ｈ-1））、層間絶縁膜１１
の選択的エッチングにより露出したソースＳ、ドレイン
Ｄに対して、通常のＳｉエッチングを行い、ソースＳ、
ドレインＤの厚さをこれらの低抵抗性が損なわれない程
度の厚さ、例えば、２００Ω／□以下で５０ｎｍ程度ま
で後退させる。
【００６２】この層間絶縁膜１１の選択的エッチングで
ゲートＧに悪影響が及ぼされないようにするためには、
選択的エッチングを行う前にゲートＧ上をマスクで覆っ
ておくことが望ましい。また、図４（ｇ）に示すように
ゲートＧを形成した後、図４（ｈ-2）に示すように、Ｃ
ＭＰ等によって素子分離２の高さまで、層間絶縁膜１
１、サイドウォール２１及びゲートＧを後退させてお
き、ソースＳやドレインＤとゲートＧとの間の間隔を十
分に確保しておくことが有効である。ＣＭＰ等によって
露出したソースＳ、ドレインＤに対しては、上述したよ
うに、通常のＳｉエッチングを行い、ソースＳ、ドレイ
ンＤの厚さをこれらの低抵抗性が損なわれない程度の厚
さ、例えば、２００Ω／□以下で５０ｎｍ程度まで後退
させる（同図（ｉ））。
【００６３】その後、再度、層間絶縁膜１１ｂを形成
し、これにソースＳ、ドレインＤの取り出し電極１４を
形成し、溝ゲート型トランジスタ１００Ｄを得る（同図
（ｊ））。
【００６４】こうして得られたトランジスタ１００Ｄの
ソースＳ、ドレインＤの厚さｈ２は、図１のトランジス
タ１００ＡのソースＳ、ドレインＤの厚さｈ１よりも薄
い。したがって、ソース、ドレインとゲートとの容量
を、ソース、ドレインがゲートの側面で対向しない図８
の従来のトランジスタ１００Ｘと同程度に低減させるこ
とができる。
【００６５】このようにソース、ドレインの厚さを後退
させることによる、ソースあるいはドレインとゲートと
の容量の低減は、図２、図３に示した溝ゲート型トラン
ジスタ１００Ｂ、１００Ｃに対してもそれぞれ同様に適
用することができる。即ち、図２に示したトランジスタ
１００Ｂに適用する場合、図２（ｈ）に示したように溝
に金属１３を埋め込んでゲートＧを形成した後（図５
（ａ））、図５（ｂ）に示すように、ＣＭＰ等によって
素子分離２の高さまで、層間絶縁膜１１、サイドウォー
ル２１及びゲートＧを後退させておき、さらにＳｉエッ
チングを行うことによりソースＳとドレインＤの厚さを
後退させ（図５（ｃ））、その上に層間絶縁膜１１ｂを
形成し、これに取り出し電極１４を形成することにより
トランジスタ１００Ｅを得る（図５（ｄ））。
【００６６】また、図３に示した溝ゲート型トランジス
タ１００Ｃの構造にもおいても同様にしてソースとゲー
トの厚さを後退させ、図６に示した溝ゲート型トランジ
スタ１００Ｆを得る。
【００６７】図７は、上述の実施例の溝ゲート型トラン
ジスタよりも、ソース、ドレインの抵抗をさらに低減さ
せた実施例の溝ゲート型トランジスタ１００Ｇの製造工
程の説明図である。この実施例では、まず、図４に示し
た溝ゲート型トランジスタ１００Ｄと同様に、Ｓｉ3Ｎ4
からなる層間絶縁膜１１を形成し、それを貫通する第１
の溝２０を形成し（図７（ａ）〜（ｃ））、第１の溝２
０の側壁にサイドウォール２１を形成し、それをマスク
として第２の溝２２を形成する（同図（ｄ））。
【００６８】次に、第２の溝２２の底面に露出した基板
１に、例えば９５０℃、１０分程度の熱酸化により犠牲
酸化膜２７を形成する（同図（ｅ））。
【００６９】その後、選択エッチングによりＳｉ3Ｎ4か
らなる層間絶縁膜１１を除去してソースＳ及びドレイン
Ｄの表面を露出させ（同図（ｆ））、さらにＳｉエッチ
ングを行うことによりソースＳとドレインＤの厚さを薄
くする（同図（ｇ））。
【００７０】こうして厚さを薄くしたソースＳ及びドレ
インＤの上に、Ｃｏ、Ｔｉ等の金属を堆積させ、通常の
サリサイド法により、Ｃｏ、Ｔｉ等のシリサイド２８を
形成する（同図（ｈ））。
【００７１】次に犠牲酸化膜２７を除去し、そこにゲー
ト絶縁膜５として、高品質の酸化膜をＣＶＤ等により形
成するか、あるいはＡｌ2Ｏ3等の高誘電率絶縁膜を堆積
する。以降、上述の実施例と同様に、ゲート絶縁膜５上
の溝を、ポリシリコンとタングステンシリサイドの２層
構造で埋めるか、あるいは金属１３を埋め込んでゲート
Ｇを形成し（同図（ｉ））、その上に層間絶縁膜１１ｂ
を形成し、これに取り出し電極１４を形成することによ
りトランジスタ１００Ｇを得る（同図（ｊ））。
【００７２】このように薄く形成したソースＳとドレイ
ンＤの上にＣｏ、Ｔｉ等のシリサイドを形成することに
より、ソースとドレインの抵抗を低減させた高性能のト
ランジスタを形成することができる。なお、ソースＳと
ドレインＤ上のシリサイドの形成金属としては、薄膜に
低抵抗に形成でき、リークをもたらさないものであれば
よく、ＣｏやＴｉに限定されるものではない。
【００７３】また、図４、図５に示した実施例では、ソ
ースＳとドレインＤの後退をゲートの形成後に行ってい
るのに対し、図７に示した実施例では、ソースＳとドレ
インＤの後退を犠牲酸化膜２７を設けた後（同図
（ｅ））、ゲートＧの形成（同図（ｉ））前に行ってい
るが、本発明において、ソースＳとドレインＤの後退は
いずれの態様により後退させてもよい。
【００７４】本発明は、この他種々の態様をとることが
できる。例えば、上述の例ではｎ型のＭＯＳ又はＭＩＳ
トランジスタの製造方法について説明したが、基板及び
不純物の導電型を逆にすることにより、ｐ型のトランジ
スタにも同様に適用することができる。
【００７５】ゲートの構成材料として用いる金属や、ゲ
ート絶縁膜として用いる高誘電率絶縁膜も上述した例に
限られない。ワークファンクションが適当な金属や、バ
ンドギャップが適当な高誘電率絶縁材料であって、成型
性がよく、安定している材料を適宜選択することができ
る。
【００７６】種々の膜の厚さ、不純物濃度、不純物層の
深さ等も上述の例に限られず、作製する当該トランジス
タのゲート長、Ｖth、電流駆動能力、その他の所期の特
性によって最適化することができる。
【００７７】
【発明の効果】本発明の溝ゲート型電界効果トランジス
タによれば、高濃度に不純物が導入されたソースとドレ
インとの間にゲートが突き出して形成されているので、
従来の溝ゲート型トランジスタに比してソースとドレイ
ン間の距離を長くとることができる。したがって、短チ
ャンネル効果を効果的に抑制することができる。
【００７８】また、ソースあるいはドレインとゲートと
の間の絶縁膜が厚さ３ｎｍ程度のゲート絶縁膜だけであ
る従来の溝ゲート型トランジスタ場合に比して、比較的
厚い絶縁膜からなるサイドウォールが設けられているの
で、ソースあるいはドレインとゲートとの間の容量を１
０分の１以下程度に低減させることができる。
【００７９】さらに、本発明の溝ゲート型電界効果トラ
ンジスタの製造方法によれば、ゲート絶縁膜及びゲート
の形成を、ソースやドレインの形成のための熱工程の後
に行なうことができる。このため、ゲート絶縁膜材料と
して高誘電率絶縁膜を採用することができ、直接トンネ
ル電流を防止できると共に、ゲートを金属で形成するこ
とも可能となるのでゲートの空乏化によるトランジスタ
性能の劣化を防ぐことができる。
【００８０】また、本発明においてゲート長を規定する
第２の溝の幅は、リソグラフィの能力で規定される第１
の溝の幅よりも短くなるので、トランジスタの微細化を
リソグラフィの能力で規定されるデザインルールよりも
推進させることができる。
【００８１】特に、本発明において、ソースとドレイン
の厚さを後退させた態様によれば、ソースあるいはドレ
インとゲートとの対向面積を増加させることなくソー
ス、ドレイン上にシリサイドを形成できるので、ソー
ス、ドレインとゲートとの容量の低減と、ソース、ドレ
インの抵抗の低減を同時に達成することができる。
【００８２】また、本発明の溝ゲート型電界効果トラン
ジスタによれば、従来のダマシンゲートトランジスタに
比して少ない工程数で製造でき、製造コストの低減も図
ることができる。
【図面の簡単な説明】
【図１】 実施例のトランジスタの製造方法の工程説明
図である。
【図２】 実施例のトランジスタの製造方法の工程説明
図である。
【図３】 実施例のトランジスタの製造方法の工程説明
図である。
【図４】 実施例のトランジスタの製造方法の工程説明
図である。
【図５】 実施例のトランジスタの製造方法の工程説明
図である。
【図６】 実施例のトランジスタの断面図である。
【図７】 実施例のトランジスタの製造方法の工程説明
図である。
【図８】 従来のダマシンゲートトランジスタの製造方
法の工程説明図である。
【図９】 従来のダマシンゲートトランジスタの上面図
である。
【図１０】 従来の溝ゲート型トランジスタの製造方法
の工程説明図である。
【図１１】 従来の溝ゲート型トランジスタの上面図で
ある。
【符号の説明】
１…基板、 ２…素子分離、 ３…スルー膜、 ４…ウ
ェル及びＶthの適性化層、 ５…ゲート絶縁膜、 ７…
拡張ソース、拡張ドレインを形成する不純物導入層、
７ａ…拡張ソース、 ７ｂ…拡張ドレイン、 ８…サイ
ドウォール、９…ソース、ドレインを形成する不純物導
入層、 １１、１１ｂ…層間絶縁膜、 １３…金属、
１４…取り出し電極、 ２０…第１の溝、 ２１…サイ
ドウォール、 ２２…第２の溝、 ２３…スルー膜、
２４…反対導電型不純物導入層、 ２５…ポケット、
２７…犠牲酸化膜、 ２８…シリサイド、 １００Ａ、
１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、
１００Ｇ…溝ゲート型トランジスタ、
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年６月２２日（２００１．６．２
２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】この方法では、まず、ｐ型のシリコン基板
１に素子分離２を形成し、さらにＳｉＯ2等からなるス
ルー膜３を形成し（図８（ａ））、スルー膜３を通して
イオン注入することによりウェル４及びＶthの適性化層
（図示せず）をそれぞれ形成する（同図（ｂ））。次に
スルー膜３を除去した後、１０００℃、３０分程度の熱
酸化により３〜５ｎｍ程度のゲート絶縁膜５を形成し、
その上に減圧ＣＶＤ等により、ダミーゲートとなる厚さ
５００ｎｍ程度のポリシリコン６を堆積する（同図
（ｃ））。その後、リソグラフィ技術とエッチング技術
を用いて所望のデザインルールのゲートパターン（ダミ
ーゲート）６’を形成する。そして、このゲートパター
ン６’をマスクとして、拡張ソース７ａ、拡張ドレイン
７ｂとなる砒素等の不純物を矢印のように１０ｋｅＶ、
１×１０15ｃｍ-2程度イオン注入する（同図（ｄ））。
次に、通常のＣＶＤ法によりＳｉＯ2膜を堆積し、異方
性エッチングすることにより、サイドウォール８を形成
し、再びイオン注入することにより、ソースＳ、ドレイ
ンＤとなる不純物導入層を形成する砒素を３０ｋｅＶで
３×１０15ｃｍ-2程度導入する（同図（ｅ））。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【課題を解決するための手段】本発明者は、金属材料か
らなるゲートの形成や、高誘電率絶縁膜からなるゲート
絶縁膜の形成に適した溝ゲート型電界効果トランジスタ
の構造において、ゲートを埋め込む溝にサイドウォール
を形成し、かつ、その溝の底面にサイドウォールをマス
クとして第２の溝を形成し、この第２の溝の底面にゲー
ト絶縁膜を形成し、これらの溝を埋め込むようにゲート
を形成すると、ソースとドレインが対向せず、その間の
距離を長くとることができるので、短チャンネル効果を
効果的に抑制でき、トランジスタの超微細化が可能とな
ること、さらに、サイドウォールにより、ソースあるい
はドレインとゲートとの容量を大幅に低減させられるの
で、動作速度を高め、トランジスタの性能をより効果的
に引き出せることを見出した。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】本実施例では、まず図１０に示した従来の
溝ゲート型トランジスタ１００Ｙの製造方法と同様に、
ｐ型のシリコン基板１にシャロートレンチ等の素子分離
２を０．３４μｍ程度の間隔で形成し、さらにＳｉＯ2
等からなるスルー膜３を形成し、スルー膜３を通してイ
オン注入することによりウェル４及びＶthの適性化層
（図示せず）をそれぞれ形成する（図１（ａ））。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】こうして得たトランジスタ１００Ａによれ
ば、高濃度に不純物が導入されたソースＳとドレインＤ
との間にはゲートＧが突き出して形成されているので、
ソースＳとドレインＤが対向することなく、かつ、従来
の溝ゲート型トランジスタに比してソースＳとドレイン
Ｄ間の距離を長くとることができる。したがって、短チ
ャンネル効果を効果的に抑制することができる。また、
ソースＳあるいはドレインＤとゲートＧとの間の絶縁膜
が厚さ３ｎｍ程度のゲート絶縁膜５だけである従来の溝
ゲート型トランジスタ場合に比して、このトランジスタ
１００Ａによれば、比較的厚い絶縁膜からなるサイドウ
ォール２１が設けられているので、ソースＳあるいはド
レインＤとゲートＧとの間の容量を１０分の１以下程度
に低減させることができる。さらに、このトランジスタ
１００Ａの製造方法によれば、ゲート絶縁膜５及びゲー
トＧの形成が、ソースＳやドレインＤの形成のための熱
工程の後に行われるため、ゲート絶縁膜材料として高誘
電率絶縁膜を採用し易くなるので直接トンネル電流を防
止できると共に、ゲートを金属で形成することが可能と
なるのでゲートの空乏化によるトランジスタ性能の劣化
を防ぐことができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】この実施例では、図１に示した溝ゲート型
トランジスタ１００Ａと同様に、ｐ型のシリコン基板１
に素子分離２、スルー膜３、ウェル４、Ｖthの適性化層
（図示せず）をそれぞれ形成し（図２（ａ））、さら
に、ソースＳ、ドレインＤの形成領域に、ｎ型の不純物
であるリン、砒素等を３×１０15ｃｍ-2程度の濃度で
０．１〜０．２μｍ程度の深さにイオン注入することに
より不純物導入層９を形成する（同図（ｂ））。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】この実施例では、図１に示した溝ゲート型
トランジスタ１００Ａと同様に、ｐ型のシリコン基板１
に素子分離２、スルー膜３、ウェル４、Ｖthの適性化層
（図示せず）をそれぞれ形成し（図３（ａ））、さら
に、ソースＳ、ドレインＤの形成領域に、ｎ型の不純物
であるリン、砒素等を３×１０15ｃｍ-2程度の濃度で
０．１〜０．２μｍ程度の深さにイオン注入することに
より不純物導入層９を形成する（同図（ｂ））。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】このトランジスタ１００Ｃでは、不純物濃
度の高いソースＳとドレインＤがゲートＧよりも浅い位
置に形成されることにより、ソースＳとドレインＤが直
接対向することなく、又、それらの距離が長くなってい
ることに加え、ソースＳとドレインＤの直下に、空乏層
の伸びを抑制するポケット２５が形成されているため、
図２のトランジスタ１００Ｂよりもさらに短チャンネル
効果を抑制することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】
【発明の効果】本発明の溝ゲート型電界効果トランジス
タによれば、高濃度に不純物が導入されたソースとドレ
インとの間にゲートが突き出して形成されているので、
従来の溝ゲート型トランジスタに比してソースとドレイ
ンが直接対向することなく、それらの間の距離を長くと
ることができる。したがって、短チャンネル効果を効果
的に抑制することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】また、ソースあるいはドレインとゲートと
の間の絶縁膜が厚さ３ｎｍ程度のゲート絶縁膜だけであ
る従来の溝ゲート型トランジスタに比して、比較的厚い
絶縁膜からなるサイドウォールが設けられているので、
ソースあるいはドレインとゲートとの間の容量を１０分
の１以下程度に低減させることができる。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA01 AA11 AA21 AA24 AA39 BA01 BB06 BC06 BC15 BD04 BE01 BE03 BE07 BE10 BF01 BF04 BF07 BF08 BF10 BF11 BF14 BF18 BF43 BG08 BG12 BG40 BG52 BG53 BH07 BH13 BH14 BH15 BH34 BH36 BJ08 BJ27 BK03 BK13 BK21 BK23 BK25 CB04 CC03 CC08 CC12 CE07 CE08

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 不純物導入層を備えた半導体基板に穿っ
    た第１の溝の側壁に形成された、絶縁材料からなるサイ
    ドウォール、第１の溝の底面に穿った第２の溝の底面に
    設けられたゲート絶縁膜、第１の溝と第２の溝とを埋め
    るように形成されたゲート、及び前記不純物導入層から
    なり、サイドウォールを介してゲートと対向するソース
    及びドレインからなる溝ゲート型電界効果トランジス
    タ。
  2. 【請求項２】 ソース又はドレインとゲート絶縁膜との
    間に、ソース又はドレインを形成する不純物導入層より
    も低濃度の不純物が導入された第２の不純物導入層から
    なる拡張ソース又は拡張ドレインが設けられている請求
    項１記載の溝ゲート型電界効果トランジスタ。
  3. 【請求項３】 ソース又はドレインを形成する不純物導
    入層と反対の導電型の反対導電型不純物導入層が、ソー
    ス又はドレインの直下に形成されている請求項１又は２
    記載の溝ゲート型電界効果トランジスタ。
  4. 【請求項４】 ソース又はドレインを形成する不純物導
    入層上にシリサイドが積層されている請求項１〜３のい
    ずれかに記載の溝ゲート型電界効果トランジスタ。
  5. 【請求項５】 半導体基板にソース又はドレインとなる
    不純物導入層を形成し、該半導体基板に第１の溝を穿
    ち、第１の溝の側壁に絶縁材料からなるサイドウォール
    を形成し、サイドウォールをマスクとして第１の溝の底
    面に第２の溝を穿ち、第２の溝の底面にゲート絶縁膜を
    形成し、第２の溝及び第１の溝を埋めるようにゲートを
    形成することを特徴とする溝ゲート型電界効果トランジ
    スタの製造方法。
  6. 【請求項６】 第１の溝を、不純物導入層のプロファイ
    ルの端部よりも浅い深さに形成し、第２の溝を、不純物
    導入層のプロファイルの端部の深さ又は該端部よりも深
    い深さに形成する請求項５記載の溝ゲート型電界効果ト
    ランジスタの製造方法。
  7. 【請求項７】 第１の溝を形成後、前記不純物導入層と
    同じ導電型の第２の不純物導入層を、前記不純物導入層
    よりも基板の深い部位に、前記不純物導入層よりも低濃
    度の不純物から形成し、第２の溝を第２の不純物導入層
    に形成する請求項５又は６記載の溝ゲート型電界効果ト
    ランジスタの製造方法。
  8. 【請求項８】 前記不純物導入層と反対の導電型の反対
    導電型不純物導入層を、前記不純物導入層よりも基板の
    深い部位に形成し、その後に第１の溝を形成する請求項
    ７記載の溝ゲート型電界効果トランジスタの製造方法。
  9. 【請求項９】 ゲートの形成後、ソース又はドレインと
    なる不純物導入層の厚さを後退させる請求項５〜８のい
    ずれかに記載の溝ゲート型電界効果トランジスタの製造
    方法。
  10. 【請求項１０】 第２の溝の形成後、ゲートの形成前
    に、ソース又はドレインとなる不純物導入層の厚さを後
    退させる請求項５〜８のいずれかに記載の溝ゲート型電
    界効果トランジスタの製造方法。
  11. 【請求項１１】 ソース又はドレイン上にシリサイドを
    積層する請求項９又は１０記載の溝ゲート型電界効果ト
    ランジスタの製造方法。
  12. 【請求項１２】 第２の溝の形成後、ソース又はドレイ
    ンとなる不純物導入層の厚さを後退させる前に、第２の
    溝の底面に犠牲酸化膜を形成し、不純物導入層の不純物
    を活性化させる熱処理を施し、ソース又はドレインとな
    る不純物導入層の厚さを後退させ、その後、犠牲酸化膜
    を除去してゲートを形成する請求項１０記載の溝ゲート
    型電界効果トランジスタの製造方法。
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