JPH0770713B2

JPH0770713B2 - Ｍｏｓ型半導体装置及びその製造方法

Info

Publication number: JPH0770713B2
Application number: JP62030353A
Authority: JP
Inventors: 徳彦玉置; 正文久保田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS63197375A

Description

【発明の詳細な説明】産業上の利用分野本発明はMOS型半導体装置の製造方法に関するものであ
り、シリコン・ゲートの如き自己整合プロセスの、より
改善された方法を提供することを目的としたものであ
る。

従来の技術従来の自己整合プロセスは平坦な半導体基板上にゲート
絶縁膜を介して例えば多結晶シリコンを堆積し、フォト
レジストでゲートのパターンを形成した後、そのパター
ン出しされたフォトレジストをエッチングマスクとして
多結晶シリコンの異方性エッチを行ない、多結晶シリコ
ンのゲートパターンを形成し、そのゲートパターンを拡
散マスクとして不純物を導入してソース・ドレイン拡散
層を形成するというものである。

また、半導体集積回路の高密度・高速化が進み、MOS素
子のゲート長が短かくなるにつれ、ソース・ドレイン間
のパンチスルーが大きな問題となり、LDD（lightly dop
ed drain），構造やDDD（double diffused drain）構造
などソース・ドレイン形成工程に工夫をこらした自己整
合プロセスが考えられている。これらは従来のソース・
ドレイン拡散領域より低濃度の拡散領域を電極エッジ付
近に設けソース・ドレイン近傍での電界集中を制御する
ことを目的としたものである。以下そのプロセスの一例
を第６図を用いて説明する。

素子間分離プロセス（ここではLOCOSプロセス）とゲー
ト酸化膜形成プロセスを経た後、ポリシリコン44と第１
のCVD−SiO₂45をデポする（第６図ａ）。ここで41はＰ
型（100）シリコン基板であり、42はLOCOSプロセスによ
り形成された素子間分離酸化膜、43はゲート酸化膜であ
る。CVD−SiO₂膜上にフォトレジストでゲート電極のパ
ターン出しを行なった後、異方性の強いエッチングであ
るRIE（反応性イオンエッチング）でCVD−SiO₂をエッチ
ングし、レジスト除去後パターン出しされたCVD−SiO₂
膜をマスクとしてポリシリコンをRIEでエッチングする
（第６図ｂ）。第６図ｂで46はエッチング後のCVD−SiO
₂膜、47はエッチング後のポリシリコン膜である。次に
この場合はリンの低濃度イオン注入を行ないn^-イオン注
入層48をソース・ドレイン領域に形成する（第６図
ｃ）。この後第２のCVD−SiO₂膜49を堆積し（第６図
ｄ）、これをRIEでエッチングし平面部の第２のCVD−Si
O₂層を除去する（第６図ｅ）。この工程によりゲート電
極側壁にサイドウォールSiO₂と呼ばれるCVD−SiO₂膜50
が残った形となる。次にこの場合はひ素の高濃度イオン
注入を行ないn⁺イオン注入層を形成し、熱処理を行なう
ことにより第６図ｇのようなLDD構造MOSFETを得る。こ
こで51,52はそれぞれn^-層，n⁺層である。最後に層間絶
縁膜53を堆積し、所定の位置にコンタクト穴54を形成
し、アルミ配線55でソース・ドレイン・ゲート電極を形
成し完了する（第６図ｈ）〔P.J,TSUNG,S.OGURA″Fabvi
cation of High−Performance LDDFET′S with Oxide S
idewall−Spacer Technology″アイイーイーイートラ
ンザクションオンエレクトロンデバイシズ（IEEE T
ransaction On Electron Devices）Vol ED−29 No.4（1
982）〕。

発明が解決しようとする問題点従来のLDD構造等の自己整合プロセスを使用したMOS型半
導体装置では、ソース・ドレイン形成のイオン注入の際
のイオンつき抜けを防止や、ゲート材料の比抵抗を下げ
たくないためゲート膜厚を薄くすることができない。こ
のため、ゲート長が0.35μｍ程度になるとゲート長がゲ
ート膜厚と等しくなりゲートのアスペクト比は１以上と
なってくる。このような高アスペクト比の段差を持つ半
導体装置を高密度に配置した場合、その段差によりさま
ざまな問題がでてくる。

半導体装置を形成した後、従来例でも示した通り、シリ
コン酸化膜等の層間絶縁膜を堆積し、フォトレジスト等
によりパターンを形成しエッチングを行なうことにより
所望の位置にコンタクト開孔部を設けソース・ドレイン
・ゲート電極を形成する訳だが、前述の段差が存在する
為レジスト塗布時にレジストの膜厚がソース・ドレイン
上とゲート上とで異なることになり、コンタクトのパタ
ーン出し等に困難が生じる。

また、このゲート電極による段差は層間絶縁膜を堆積し
たときにも段差として残る訳で、配線形成時にもコンタ
クト形成時と同様パターン出しに困難が生じることにな
る。

近年、熱処理によるリフローやバイアスフパッタ等で平
坦な層間絶縁膜を形成する試みもなされているが、層間
絶縁膜の平坦化を行なうとソース・ドレイン上の層間絶
縁膜が、ゲート上に比べてゲート膜厚分だけ厚くなり、
コンタクトエッチ時にフォトレジストと層間絶縁膜の選
択比の高いエッチング条件が必要とする。また、この時
にゲート上でオーバーエッチがかかることになり層間絶
縁膜とゲート材料についても選択比の高いエッチング条
件が必要となる。コンタクト穴を形成した後もソース・
ドレイン上の層間絶縁膜が厚くなる為、配線のコンタク
ト穴への埋め込みにも困難が生じる。

また段差の存在の他にも従来の自己整合プロセスには大
きな問題点が存在する。

LDD・DDD構造は素子の高密度化に伴なう短ゲート長化に
より発生するパンチスルーやドレイン近傍での電界集中
を抑える為に必要となってきた技術である。しかし、ま
すます素子を高密度する際に従来例で示したLDD構造のn
^-層はスケーリング則によるゲート幅・ゲート長等の短
小化と同様の割合で短くしてゆくことができない。これ
は短ゲート長化が進むにつれドレイン近傍での電界集中
はますます大きくなり、その電界集中を緩和させるため
にある長さのn^-層がどうしても必要であるからである。
このため素子面積全体として観た場合、縮少率がにぶっ
てしまうことになり、電源電圧を低下させる必要などが
発生する。

問題点を解決するための手段本発明の半導体装置は、半導体基板の素子形成領域と素
子間分離用絶縁膜にまたがって形成した溝にゲート材料
を埋め込んだMOS型半導体装置であって、溝の素子形成
領域での溝深さが絶縁膜部での溝深さよりも深く形成さ
れ、且つ埋め込んだゲート材料表面の高さを溝内で均一
にする構成となっている。また、素子形成領域に形成し
た溝にゲート材料を埋め込んだMOS型半導体装置であっ
て、素子領域表面には高濃度に第一導電型の不純物が、
溝側面には低濃度に第一導電型の不純物が、溝底部に第
二導電型不純物がそれぞれ導入された構成となってい
る。

作用ソース・ドレインとゲート間に段差のない半導体装置が
形成できることにより、層間絶縁膜は平坦で、ソース・
ドレイン・ゲート上の層間絶縁膜の膜厚は等しい為、コ
ンタクト開孔部を形成する際のフォトレジストのパター
ン出しあるいはコンタクト開孔部への配線材料の埋め込
み等が容易になる。

また、低濃度不純物層を溝側面に沿って縦方向に形成で
きるため、この低濃度不純物層は面積を取ることがな
く、ゲート長・ゲート幅等を縮少すれば、その分だけ素
子全体の面積も縮少させることが可能となる。

実施例第１図は本発明の一実施例を示す工程断面図である。例
としてｎチャネルについて説明する。第１図はＰ型（10
0）シリコン基板１上に埋め込み絶縁膜としてシリコン
酸化膜２を用いた溝堀り分離を適用した後の単体トラン
ジスタが形成される部分を示した斜視図である。

本実施例を説明するにあたり、第１図中形成されるMOS
素子のソース・ドレイン方向にあたるＡ−Ａ′での工程
断面図を用い順に工程を追ってゆくが、必要に応じてゲ
ート方向にあたるたＢ−Ｂ′での工程断面図を並行して
示すこととする。なお、第２図ａ〜ｊは第１図中のＡ−
Ａ′での工程断面図、第３図a,b,cはそれぞれ第２図b,
c,i時のＢ−Ｂ′での工程断面図である。

（ａ）第１図でのＡ−Ａ′での断面図を示している。

図中、１はＰ型（100）シリコン基板、２は埋め込み絶
縁膜として用いたシリコン酸化膜である。

（ｂ）トランジスタゲートとなる位置が開口し、次のシ
リコン基板エッチング工程で開口部側面で（110）面が
出るようフォトレジスト３をパターニングする。実施例
でのフォトレジストの開口幅は0.4μｍである。

なお、この実施例ではゲート材料の電極取り出しを容易
にする為に第３図ａに示すように分離絶縁膜であるシリ
コン酸化膜２上にまたがるよう、開口部をパターニング
している。

（ｃ）次に前記フォトレジストをマスクとして異方性の
強いエッチングでシリコン基板およびシリコン酸化膜に
開口部４を形成する。本実施例でのシリコン基板の開口
部深さは0.6μｍである。この際開口部のシリコン部底
面はMOSトランジスタのゲート部分となるのでダメージ
を与えないように、通常異方性の強いエッチングとして
知られるRIE（反応性イオンエッチング）よりはマグネ
トロンRIE（磁場を利用しプラズマ内のイオン解離率を
高め、低エネルギーのイオンでエッチングを行なう反応
性イオンエッチング）やECRプラズマエッチングなどで
低ダメージなエッチングを行なう方が望ましい。

また比較的高エネルギーのイオンでエッチングする必要
のあるシリコン酸化膜を最初にエッチングし、その後シ
リコン基板のエッチングを行なうことによりゲート部と
なるシリコン部底面には高エネルギーのイオン照射が行
なわれないよう配慮する。また開口部形成の際、シリコ
ン酸化膜がシリコン基板より深くエッチングされると後
にゲート材料がこの開口部に埋め込まれた場合、ゲート
部エッジでのHump現象（電界集中によりしきい値電圧が
シフトする現象）が発生してしまう。このため、この実
施例では第３図ｂで示すようにシリコン酸化膜部分の開
口部深さはシリコン基板の開口部深さより浅くなるよう
エッチングしている。

（ｄ）次にシリコン基板に対して垂直にしきい値電圧制
御用のイオン注入を行なう。注入条件は従来法と同様で
構わないが、この場合注入イオンはボロンであり、イオ
ン注入条件は40KeV₁×10¹²Atom/cm²程度を用いている。
基板に対して垂直はイオン注入を行なっているのでイオ
ンは開口部側面には注入されず、開口部底面と基板表面
にのみP^-層５が形成される。なお基板表面の注入層は後
の工程でソース・ドレイン高濃度不純物領域となること
になる。

（ｅ）次に今度は基板に対してソース・ドレイン方向に
斜めからソース・ドレインと同型の不純物の低濃度イオ
ン注入を行なう。開口部が垂直な形状であるため、斜め
からイオン注入を行なうことにより、開口部上端が注入
マスクとなり底面にはイオンは注入されず、開口部側面
にのみ注入され開口部側面に沿ってn^-層６が形成され
る。このイオン注入は電界集中緩和のため従来のLDD構
造でのソース・ドレイン低濃度拡散層を形成するもので
あり、本実施例はｎチャネルであるので注入イオンはリ
ン，イオン注入条件としては40KeV,10¹³Atom/cm²を用
い、注入角度は40°である。

（ｆ）この後、ゲート酸化を行ない100Åのゲート酸化
膜７を形成する。開口部側面で（110）面が出るよう開
口部を形成しているが、これは（100）面と（110）面の
酸化速度の違いから開口部側面の酸化膜が150Å程度と
なり、ソース・ドレインとゲート間の耐圧を向上させる
為である。

（ｇ）続いて、ゲート材料としてポリシリコン８を減圧
CVD法で堆積する。減圧CVD法ではポリシリコンは段差上
でも表面・側面共等方的に堆積されるので、本実施例で
示した開口部幅0.4μｍの開口部では0.2μｍ以上のポリ
シリコンを堆積すれば図示したように開口部にポリシリ
コンが埋め込まれる。ここでは0.3μｍのポリシリコン
を堆積した。

（ｈ）次にこのポリシリコンの全面エッチングを行な
い、開口部４内のみにポリシリコン８を埋め込まれた形
で残留させる。ゲート長が短くなるにつれ、短チャネル
効果を薄める為ゲート酸化膜を薄くする必要性が出てき
ている。通常の自己整合プロセスではゲート材料をRIE
等の異方性エッチングでエッチングする為イオン照射等
によりどうしても下地のゲート酸化膜や半導体基板にダ
メージを与えてしまう。また異方性エッチングを用いる
と断差がある場合には断差部でゲート材料を完全に除去
する為にオーバーエッチを行なわなければならず、ゲー
ト材料とゲート酸化膜の選択比の良いエッチング条件が
必要となる。本発明ではゲート長は開口部幅により既に
決めているので、等方的なエッチングを適用してもゲー
ト寸法は変わらず、また等方性エッチングを適用するこ
とによりオーバーエッチをすることなく断差部等でのエ
ッチ残りを防ぐことが可能となるという利点もでてく
る。ここではCF₄O₂ガスを用いたマイクロ波放電を利用
したラジカルによる等方性エッチングを適用し異方性エ
ッチングでのダメージの発生・オーバーエッチの必要性
等の問題点を解決している。

（ｉ）この後、埋め込まれたポリシリコンゲート８をマ
スクとして、この場合はひ素の高濃度イオン注入を行な
い自己整合的にソース・ドレイン拡散層９を形成する。
第３図ｃには参考の為ゲート方向の断面図を示してい
る。なお、ひ素のイオン注入条件は40KeV,5×10¹³Atom/
cm²である。

（ｊ）最後に層間絶縁膜10を堆積し、所定の位置にコン
タクト穴11を形成し、アルミ配線でソース・ドレイン電
極12・ゲート電極13を形成して完了する。ポリシリコン
ゲートが埋め込まれている為、従来例（第６図ｇ）と比
べて非常に平坦なMOS形半導体装置が形成され、コンタ
クト穴深さが一定で層間絶縁膜・アルミ配線も平坦に形
成されていることがわかる。

なお本実施例では開口部４内にポリシリコン８を埋め込
んだ後に高濃度イオン注入を行ない、ソース・ドレイン
領域９を自己整合的に形成したが、開口部４を形成する
前に高濃度イオン注入を行ない開口部を形成することに
より自己整合的にソース・ドレイン領域を形成すること
ももちろん可能である。

第４図で本発明の他の実施例について説明する。

（ａ）Ｐ型（100）シリコン基板21上にシリコン酸化膜2
2を用いた構堀り分離を適用した後、CVD法でシリコン酸
化膜23を堆積し、トランジスタゲートとなる位置が開口
するようフォトレジスト24をパターン出しする。

（ｂ）フォトレジスト24をマスクとしてシリコン酸化膜
23を異方性エッチングによりエッチングし、フォトレジ
ストを除去した後、シリコン酸化膜23をマスクとしてシ
リコン基板21の異方性エッチングを行ない開口部25を形
成し、シリコン酸化膜23をマスクとして基板に対してソ
ース・ドレイン方向に斜めからソース・ドレインと同型
の不純物（この場合はリン）の低濃度イオン注入を行な
いn^-層26を形成する。前記の実施例と異なりシリコン酸
化膜23を堆積したのはシリコン基板エッチング時の開口
部幅を正確に制御する為と、イオン注入の際基板表面に
ソース・ドレイン領域への他の不純物の注入を妨ぐ為で
ある。

（ｃ）次に酸化あるいは減圧CVD法でシリコン酸化膜を
堆積させることにより、開口部底面および側面にシリコ
ン酸化膜27を形成する。この場合は酸化により1000Åの
シリコン酸化膜を形成している。このシリコン酸化膜は
第２図の実施例で記したのと同様、ソース・ドレインと
ゲート間の耐圧を向上させる為のものである。

（ｄ）次にシリコン酸化膜27の異方性エッチングを行な
い、さらにシリコン基板21の異方性エッチングを行な
い、しきい値制御用に垂直方向からボロンのイオン注入
を行ないP^-層28を形成する。この場合のシリコン基板の
エッチングは、開口部幅が狭くなるにつれn^-層26を形成
する際のイオン注入で開口部側壁でのイオンの反射によ
り開口部25底面に多少のイオンが注入されているためで
あり、このシリコン基板のエッチングによりそのイオン
層を除去し、しきい値制御を正確に行なうことを目的と
したものである。また、このシリコン基板エッチングに
より、シリコン酸化膜27の異方性エッチングを行なった
際のダメージ層を除去する効果もある。

（ｅ）次にゲート酸化により、100Åのゲート酸化膜20
を形成し、（ｆ）ゲート材料としてポリシリコン30を減圧CVD法で
堆積する。

（ｇ）後は第２図の実施例で説明したのと同様にポリシ
リコン30の等方性エッチングを行ない、ポリシリコンを
開口部25内に残存させ、埋め込まれたポリシリコンゲー
ト30をマスクとしてひ素のイオン注入を行ない自己製合
的にソース・ドレイン領域32を形成する。

なお、本実施例でも開口部25を形成する前にソース・ド
レインのイオン注入を行ない、高濃度拡散層をシリコン
基板表面全面に形成した後、開口部を形成し、ソース・
ドレイン領域を自己整合的に形成することができるのは
いうまでもない。

第５図にさらに本発明の別の実施例を示す。この実施例
は第４図で示した実施例と同時にゲート長の長い高耐圧
のトランジスタを形成するものである。ゲート長の長い
トランジスタすなわち開口部幅が広くなると、開口部は
ゲート材料で完全に埋め込まれず段差ができてしまう。
ここではさまざまなゲート長の混在するMOS型半導体集
積回路の平坦化方法について説明する。

（ａ）第４図ｅでポリシリコン31を堆積した後、平坦な
表面を形成することが可能な材料を碓積あるいは塗布す
る。この実施例ではBPSG31を堆積する。この実施例で説
明する半導体装置のゲート長は1.2μｍであり、ポリシ
リコン31を堆積させただけでは開口部上に段差が形成さ
れてしまうことがわかる。

（ｂ）この後、900℃前後の熱処理を行ないBPSG31の表
面を平坦化する。なお、この実施例ではBPSGの熱処理で
平坦な表面を形成したが、BPSGの代わりにSOG,フォトレ
ジストの塗布を使用することも可能である。

（ｃ）次にBPSG31の全面エッチを行ないポリシリコン30
上の段差部にBPSGを残存させる。

第２図で示したようなゲート長の短い半導体装置ではこ
の工程でBPSGは完全に除去され、第４図ｆと同じ形にな
っている。

（ｄ）次に第４図で示した実施例と同様にポリシリコン
30の等方性エッチングを行ない、開口部のみにポリシリ
コン30を残存させる。

（ｅ）この後、ポリシリコン30とBPSG31をマスクとして
ひ素のイオン注入を行ないソース・ドレイン領域を形成
し、再度900℃前後の熱処理によりBPSG31の平坦化を行
なう。このようにBPSGの熱処理によるリフローを利用し
てさまざまなゲート長の混在する半導体集積回路におい
ても同一のプロセスで平坦な形状を得ることができる。

発明の効果以上の説明から明らかなように、本発明はMOS型半導体
装置のゲートとなる部分に垂直な側面を持つ開口部を形
成し、開口部表面にゲート酸化膜を形成し開口部内にゲ
ート材料を埋め込むことにより、ソース・ドレインとゲ
ート間に段差のない半導体装置を形成し、コンタクト開
孔部形成工程や配線形成工程を容易にし、さらに、ゲー
ト材料を埋め込む溝の素子形成領域での溝深さが絶縁膜
部の溝深さよりも深く形成することにより、Hump現象を
も防止することができる効果を有するものである。

また、開口部を形成した後、ソース・ドレイン方向に対
して斜め方向からソース・ドレインと同一導電型の不純
物をイオン注入することにより開口部側面にのみ選択的
に不純物を注入し従来のLDD構造等のソース・ドレイン
低濃度不純物層を開口部側面に沿って縦方向に形成する
ことにより、低濃度不純物層の半導体装置内の占有面積
を解消する。

ますます高密度化する半導体集積回路技術の中で、平坦
かつ面積の低減が可能な産業上価値の高いMOS型半導体
製造技術である。

【図面の簡単な説明】

第１図は本発明に係るシリコン基板の溝堀り分離後の状
態を示す斜視図、第２図は本発明の一実施例にかかるMO
S型半導体装置の製造工程を示す断面図、第３図は第２
図の工程における斜視図、第４図はしきい値電圧制御を
容易にしかつソース・ドレインとゲート間耐圧を高めた
本発明の他の実施例の工程を示す断面図、第５図はゲー
ト長の長いMOS型半導体装置におけるさらに他の実施例
の要部工程を示す断面図、第６図は従来の工程を示す断
面図である。１……シリコン基板、２……シリコン酸化膜（埋め込み
絶縁物）、３……フォトレジスト、４……開口部、５…
…P^-層、６……n^-層、７……ゲート酸化膜、８……ポリ
シリコン、９……ソース・ドレイン拡散層、10……層間
絶縁膜、11……コンタクト穴、12……ソース・ドレイン
電極、13……ゲート電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板の素子形成領域と素子間分離用
絶縁膜にまたがって形成した溝にゲート材料を埋め込ん
だMOS型半導体装置であって、前記溝の素子形成領域で
の溝深さが絶縁膜部での溝深さよりも深く形成され、且
つ埋め込んだ前記ゲート材料表面の高さが前記溝内で均
一であることを特徴とするMOS型半導体装置。
【請求項２】素子形成領域に形成した溝にゲート材料を
埋め込んだMOS型半導体装置であって、前記素子領域表
面には高濃度に第一導電型の不純物が、前記溝側面には
低濃度に第一導電型の不純物が、前記溝底部に第二導電
型不純物がそれぞれ導入されたことを特徴とするMOS型
半導体装置。
【請求項３】素子形成領域の溝深さが素子間分離用絶縁
膜での溝深さより深くなるよう半導体基板の前記素子形
成領域と前記素子間分離用絶縁膜にまたがって溝を形成
する工程と、ゲート絶縁膜を形成する工程と、前記溝幅
の1/2以上の厚さにゲート材料を堆積する工程と、前記
ゲート材料をエッチングし前記溝にゲート材料を残存さ
せる工程と、前記素子形成領域に不純物を導入してソー
ス・ドレインを形成する工程とを有するMOS型半導体装
置の製造方法。
【請求項４】半導体基板の素子形成領域に溝を形成する
工程と、前記溝側面及び底部に第一導電型不純物を導入
する工程と、前記溝底部をエッチングして前記溝底部の
第一導電型不純物導入層を除去する工程と、前記溝底部
に第二導電型の不純物を導入する工程と、ゲート絶縁膜
を形成する工程と、前記半導体基板上にゲート材料を堆
積する工程と、前記ゲート材料をエッチングし前記溝に
ゲート材料を残存させる工程と、前記素子形成領域表面
に第一導電型不純物を導入してソース・ドレインを形成
する工程とを有するMOS型半導体装置の製造方法。
【請求項５】ゲート材料のエッチングに等方性エッチン
グを適用する特許請求の範囲第３項または第４項記載の
MOS型半導体装置の製造方法。