JPH02148734A - 配線方法及びそれを用いた半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、素子形成領域に導電体層を形成した溝部を設
け、その溝部の導電体層に配線層を接続させる配線方法
と、その配線方法を用いた半導体装置に関する。

〔発明の概要］ 本発明は、素子形成領域に導電体層を形成した溝部を設
け、その溝部の導電体層に配線層を接続させる配線方法
とその方法を用いた半導体装置において、その溝部を素
子分離領域まで連続的なものにし、配線層の接続は素子
分離領域上で行うようにすることにより、配線層と溝部
の導電体層の確実な接続を行うものであり、半導体装置
の高密度化を容易に行なえるものである。

〔従来の技術〕

ゲート長が短くなる従い、ショートチャンネル効果が顕
著になってくる。そして、このショートチャンネル効果
を緩和するための構造として、溝部にゲート電極を形成
する構造（所謂トレンチ型ゲート構造）が提案されてい
る。

第１２図は、このような溝部にゲート電極を形成する構
造の一例を示す断面図であり、シリコン基板１００に溝
部１０１が形成され、その溝部ｌＯＩの側壁及び底面に
亘ってゲート絶縁膜１０２が形成される。ポリシリコン
層１０３はそのゲート絶縁膜１０２を介して溝部１０１
を充填するように形成され、ソース・ドレイン領域１０
４，１０４は溝部１０１を挾んでシリコン基板１００の
表面に形成される。

また、このような溝部にゲート電極を形成する技術とし
ては、特公昭６３−４６５８６号公報に記載される技術
がある。

〔発明が解決しようとする課題） ところが、このような溝部にゲー）！極を形成する場合
には、第１３図ａ〜第１３図ｄに示すように、その配線
層とゲート電極の接続の問題が生ずる。

すなわち、フィールド酸化膜１１１上の配線層１１２を
素子形成領域１１３のゲート電極１１４に接続する際に
、第１３図ｄに示すように、その断面方向のマスクずれ
等によって、距離ａだけゲート長方向にずれたものとす
る。すると、図中ｄ×ａの面積の配線層１１２の一部が
、ソース・ドレイン領域１１５にオーバーラツプするこ
とになり、そのオーバーランプによって寄生容量が生し
て素子特性の変動が生ずる。

そこで、本発明は、配線層と溝部の導電体層の確実な接
続を行うような配線方法とそれを用いた半導体装置の提
供を目的とする。

〔課題を解決するための手段］ 上述の目的を達成するために、本発明の配線方法は、素
子形成領域と素子分離領域に連続し且つその内部には導
電体層が形成される溝部を設け、上記素子分離？■域の
溝部に形成された導電体層を介して、少なくとも上記素
子分離領域に配設される配線層と上記素子形成領域の導
電層を接続させることを特徴とする。素子骨ＵｅＭ域に
配設される配線層は、導電体層と同一層であっても良く
、別個の層であっても良い。また、配線層の一部又は全
部が溝部に埋め込まれて引き回されるものであっても良
い。素子分離領域上の１部の形状も、直線状に延長した
ものに限定されず、その形状を問わない。例えば、溝部
が素子分離領域上で徐々に浅くなるようなものでも良い
。

また、本発明にかかる半導体装置は、前記配線方法にて
得られる溝部を設け、その素子形成領域で導電体層が絶
縁膜を介して上記溝部に形成され、その導電体層がゲー
ト電極として用いられてなるＭＩＳトランジスタを有す
ることを特徴とする。

そのＭＩＳ）ランジスタは、例えば、ＳＲＡＭのメモリ
セルを構成するトランジスタに用いることができ、メモ
リセルの全部のトランジスタを上記溝部を利用したトラ
ンジスタにする構成や、ワードトランジスタを上記溝部
を用いたＭＩＳ）ランジスタとすると共にドライバート
ランジスタを通常のＭｉｓ）ランジスタとする構成にで
きる。

〔作用］ 素子分離領域と素子形成領域に連続した溝部を形成する
ことにより、溝部の導電体層は素子形成領域のみならず
素子分離領域へも連続した溝部の内部で延在される。そ
して、その素子分離領域へ延在された溝部の導電体層を
介して、配線層と溝部の素子形成領域の接続を行うこと
で、配線層を素子形成領域まで配設せずに、素子分離領
域上のみで電気的な接続が可能となる。

（実施例） 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、溝部にゲート電極を形成したＭＯＳトラン
ジスタにおける配線方法であって、導電体層と配線層を
共に同一のポリシリコン層から形成する例である。以下
、本実施例をその工程に従って説明する。

まず、第１図ａ〜第１図Ｃに示すように、ｐ型のシリコ
ン基板１上にフィールド酸化膜２が素子形成領域３を囲
むように形成される。フィールド酸化膜２が素子分離領
域である。その素子形成領域３の形状は矩形状である。

フィールド酸化膜２は所要の深さを以て形成され、底部
にはチャンネルストッパー領域等を設ける構成であって
も良い。

その素子形成領域３の表面には、ｎ゛型の不純物拡散領
域４が形成される。

次に、第２図ａ〜第２図Ｃに示すように、素子形成領域
３とフィールド酸化膜２に連続する溝部５を形成する。

この形成は、溝部５のパターンに対応してバターニング
されたフォトレジストを用い、そのフォトレジストをマ
スクとした異方性エツチングによって行うことができる
。その溝部５の形状は、略直線状のものとされ、ストラ
イブの幅Ｗ１は素子形成領域３においてもフィールド酸
化膜２においても共通である。また、その溝部５の深さ
ｘｌ　も、素子形成領域３及びフィールド酸化膜２で共
通である。溝部５の深さＸ、は、ｎ゛型の不純物拡散ｊ
Ｉ域４よりも深くされ、フィールド酸化膜２の膜厚より
も浅（゛される。なお、本実施例では、上記溝部５は、
素子形成領域３の両端部で連続するものとされるが、片
側のみフィールド酸化膜２上に連続するものでも良い。

また、素子形成領域３の溝部の深さとフィールド酸化膜
２における溝部の潔さは必ずしも同一でなくとも良い。

次に、素子形成領域３の溝部５で露出したシリコン基板
１の表面を酸化して、ゲート酸化膜６を素子形成領域３
の溝部５の側壁及び底面に形成する。また、この時、ｎ
゛型の不純物拡散領域４上にもゲート酸化膜６が形成さ
れる。このゲート酸化１１ｆｉ６の形成後、第３図ａ〜
第３図Ｃに示すように、全面にポリシリコン層７を形成
する。このポリシリコン層７は、溝部５を充填し、素子
形成領域３及びフィールド酸化膜２上にも被着する。そ
のフィールド酸化膜２上のポリシリコン層７の膜厚Ｌ０
は、配線層を形成するのに十分な膜厚であれば良い。

次に、第４図ａ〜第４図Ｃに示すように、ポリシリコン
層からなる配線層を形成するためのレジストマスク８を
ポリシリコン層７上に形成する。

このレジストマスク８の端部は、フィールド酸化膜２ま
で延在された溝部５の上部にある。レジストマスク８の
パターンの幅Ｗ＝は、アライメント精度を考慮して溝部
５の幅ｗ１よりも広くされ、従って、マスクずれが生じ
た場合でも接続が確実に行われる。レジストマスク８の
パターンは、図中り字状とされるが、特に限定されるも
のではない。また、このレジストマスク８の端部は、フ
ィールド酸化膜２上にアライメント精度を考慮して設け
られ、マスクずれが生じた時でも、マスクの端部はフィ
ールド酸化膜２上に止まる。

次に、第５図ａ〜第５図ｄに示すように、ポリシリコン
層７がドライエツチングによって、表面の膜ｗ−ｔ　ｏ
分だけエツチングされる。素子形成領域３及びフィール
ド酸化膜２の一部では、ポリシリコン層７がエッチバッ
クされて溝部５に埋め込まれたポリシリコン層７からな
る導電体層９が得られる。また、フィールド酸化膜２上
では、上記レジストマスク８のパターンを反映して配線
層１０が形成される。この導電体層９と配線層ＩＯの接
続は、フィールド酸化膜２上の領域だけで行われており
、マスクずれが生じた場合でも、ソース・ドレイン領域
となるｎ°型の不純物拡散ＩＮ域４に配線層１０がオー
バーラツプして、素子特性に影響するような問題は回避
される。

このように、本実施例の配線方法では、素子分離領域で
あるフィールド酸化膜２まで溝部５が延在され、そのフ
ィールド酸化膜２の溝部５上で、導電体層９と配線層ｌ
Ｏの接続が行われることになり、従って、レジストマス
ク８の位置ずれ等が生じた時でも、ゲートとソース・ド
レインのオーバーラツプによる寄生容量の如き素子特性
の悪影響が生じない。

第２の実施例 本実施例は、第１の実施例の変形例であり、配線層を別
の層とした例である０本実施例の配線方法では、第６図
に示すように、ｐ型のシリコン基板２１に選択的にフィ
ールド酸化膜２２が形成され、そのフィールド酸化膜２
２に囲まれた素子形成領域２３から延在されるように溝
部２５がフィールド酸化膜２２へ連続して形成される。

素子形成領域２３の溝部２５には、ゲート酸化膜２６が
形成される。そして、素子形成領域２３とフィールド酸
化膜２２の溝部２５には、導電体層２７が充填されるよ
うに形成される。また、導電体層２７と別個の層からな
る配線層２８はフィールド酸化膜２２上に形成され、そ
の端部はフィールド酸化膜２２にかかる溝部２５の導電
体層２７上で終端している。

この第２の実施例の配線方法のように、配線層２８を別
個の層とすることも可能であり、その配線層２８を更に
低抵抗の材料とすることも可能である。

第３の実施例 本実施例は、本発明にかかる配線方法を用いたＳＲＡＭ
であり、まず、本実施例のＳＲＡＭを説明する前に、典
型的なＳＲＡ’Ｍのメモリセルのレイアウトの一例から
第７図を参照しながら簡単に説明する。

第７図においては、ワード線ＷＬをゲート電極とするワ
ードトランジスタ３１．３２が形成され、これらワード
トランジスタ３１３２は、その−方のソース・ドレイン
３３．３４にビット線とのコンタクトホール３５．３６
が設けられる。ワードトランジスタ３１の他方のソース
・ドレイン３７には、ドライバートランジスタ３８のゲ
ート電極３９が接続され、図示しない高抵抗ポリシリコ
ン層もそのコンタクト部に接続される。このゲート電極
３９は更に延在されてもう１つのドライバートランジス
タ４０の一方のソース・ドレイン４１に接続される。ま
た、ワードトランジスタ３２の他方のソース・ドレイン
４２には、ドライバートランジスタ４０のゲート電極４
３が接続されると共にドライバートランジスタ３日の一
方のソース・ドレインとなる。このソース・ドレイン４
２には、図示しない高抵抗ポリシリコン層も接続される
。ドライバートランジスタ３８．４０の他方のソース・
ドレイン４３．４４は、それぞれ接地線に接続される。

各ソース・ドレイン３３．３４゜３７．４１，４２．４
３．４４は、それぞれフィールド酸化膜４５により分離
される。

このような構造からなるＳＲＡＭのメモリセルでは、メ
モリの保持特性として、βＤ／β、が大きい方５すなわ
ちドライバートランジスタとワードトランジスタのコン
ダクタンスの比が大きい方が、記憶保持特性に優れる。

そこで、各コンダクタンスは、チャンネル長等により決
まるため、ワードトランジスタを埋め込みゲート電極を
用いた構造とし、ドライバートランジスタを通常の構造
とすることで、βＤ／β０を大きくすることが可能とな
る。同時に、その集積度も向上する。

第８図ａと第８図すは、それぞれ本実施例のＳＲＡＭの
ドライバートランジスタとワードトランジスタの例であ
り、同一のｎ型のシリコン基板５１のｐ型のウェル領域
５２であって、それぞれフィールド酸化膜５３に囲まれ
た領域を素子形成領域としている。

第８図ａに示すように、ドライバートランジスタは、そ
のゲート構造がｐ型のウェル領域５２上のゲート酸化膜
５４上にゲート電極５５が形成される構造となっている
。このゲート電極５５の下部がチャンネル形成領域であ
り、そのチャンネル形成領域を挟んでソース・ドレイン
５６．５６が形成される。なお、これらソース・ドレイ
ン５６５６は所謂ＬＤＤ構造でも良い。また、このドラ
イバートランジスタのチャンネル幅方向の断面図を第９
図ａとして示す。

一方、ワードトランジスタは、第８図すに示すように、
そのゲート構造が溝部５７の側壁及び底面にゲート酸化
膜５８を介してゲート電極材料が埋め込まれた構造とさ
れ、平面上ゲート電極５９はソース・ドレイン６０．６
０を分け、且つ溝部５７の深さはソース・ドレイン６０
．６０の接合深さより深いため、そのチャンネル長は増
大したものとなる。

第９図すは、そのワードトランジスタのチャンネル幅方
向の断面図であり、ワード線ＷＬの長手方向の断面でも
ある。このようにワードトランジスタをトレンチ型ゲー
ト構造とすることにより、第７図に示したワード線ＷＬ
のパターン幅自体を短くすることができ、メモリセルを
ワードトランジスタのチャンネル長の方向で縮小化させ
ることが可能となる。そして、特に、第７図にワード線
ＷＬで示す領域であって、且つ少なくともワードトラン
ジスタ３１．３２に隣接する領域のフィールド酸化膜４
５に、ゲート電極と連続な溝部を形成するようにするこ
とで、ワード線ＷＬの確実な接続が可能となる。第１０
図は、そのワード線ＷＬの模式的なレイアウトであり、
ｎ゛型の不純物拡散領域７４．７４をソース・ドレイン
とするワードトランジスタ７１において、溝部に形成さ
れたワード線ＷＬは、フィールド酸化膜７２まで連続し
て形成された溝部７３に充填され、且つそのフィールド
酸化膜７２上でフィールド酸化膜７２上を引き回される
パターンにされている。このようなレイアウトから、何
ら素子特性に影響を与えずに、ワード線ＷＬの配線を行
うことが可能となり、且つチャンネル長方向の縮小化が
可能である。

また、第１０図のように、ゲート電極に隣接する一部に
溝部７３を形成するのではなく、ワード線ＷＬ全体を溝
部の内部に形成するようにすることもできる。

第４の実施例 第４の実施例は、第３の実施例と同じＳＲＡＭのメモリ
セルの構造の変形例であり、ワードトランジスタとドラ
イバートランジスタの両方をトレンチ型ゲート構造とす
るものである。

再び、第７図を参照して、典型的なＳＲＡＭのメモリセ
ルのレイアウトの一例から説明すると、第７図のフィー
ルド酸化膜４５上に延在されるドライバートランジスタ
４０のゲート電極４３の部分Ｇ１は、ソース・ドレイン
４１．４４を分けるためと、隣接するセル間でのパター
ニングのマージンから、フィールド酸化膜４５上に距離
ｄ１だけ延在され、さらにスペースｄ２を有している。

すなわち、隣接するセル間では、ドライバートランジス
タの間隔が２　（ｄ　＋　＋　ｄｚ　）必要になってい
る。

そこで、本実施例のＳＲＡＭでは、第１１図ａ及び第１
１図すに示すように、ドライバートランジスタをトレン
チ型ゲート構造とし、本発明にかかる配線方法を用いる
構成とすることにより、ドライバートランジスタのチャ
ンネル幅方向での縮小化が可能となる。

すなわち、ドライバートランジスタ８０の素子形成領域
（チャンネル形成領域）の端部８１から図中ｄ、たけフ
ィールド酸化膜８２へ溝部８３を形成する。そして、こ
のフィールド酸化膜８２に素子形成領域から微細な寸法
ｄ、たけ連続して形成された溝部８３にゲート電極とし
て機能するポリシリコン層８４を素子形成領域でゲート
酸化膜８５を介しながら埋め込む。素子形成領域の反対
側の端部８６では、同様にフィールド酸化膜８７上に連
続する溝部８３が形成され、こちら側で配線層（例えば
クロスカップルドコンタクト部）との接続が図られる。

この配線層は不純物拡散領域であっても良い。この構造
によって、チャンネル形成領域をゲート電極が確実に横
切ることになり、微細な寸法ｄ、たけ隣接するセルの方
向へ溝部８３が突き出すだけであるために、ドライバー
トランジスタのチャンネル幅方向での縮小化が可能とな
る。

ここで、微細な寸法ｄ、の溝部８３を形成する方法、に
ついて説明すると、シリコンとシリコン酸化膜とで選択
比に得られる異方性エツチングを２回行うことで形成可
能である。すなわち、初めのレジストパターニングでは
、レジスト層を完全にチャンネル形成領域を横切るパタ
ーンで形成し、シリコンのみを選択的にエツチングする
エッチャントで、シリコンにかかる素子形成領域のみに
溝部を形成する。次に、溝の連続性を得るために、その
レジスト層を残したまま、図中ｄ、の位置に開口端部を
有する第２のレジストパターンを形成して、シリコン酸
化膜のみをエツチングする。その結果、連続した溝部８
３が得られ、ポリシリコン層を埋め込むことで、第１１
図ａ及び第１１図すに示したような構造のドライバート
ランジスタが得られることになる。この時、同時に当該
ドライバートランジスタにかかる配線層が素子分離領域
上で溝部の導電体層に接続されることは勿論である。

〔発明の効果〕

本発明の配線方法では、溝部が連続的に素子分離領域ま
で延在され、その溝部の内部の導電体層と配線層が接続
されるため、マスクずれ等が生した場合でも素子の特性
に影響しない構造にすることが可能である。また、その
配線方法を用いて、半導体装置を構成することで、例え
ばＳＲＡＭのメモリセルにおいては、セルサイズの縮小
化を図ることも可能となる。

【図面の簡単な説明】

第１図〜第５図は本発明の配線方法の一例の工程を説明
するための図であって、第１図ａは不純物拡散領域形成
後の要部平面図、第１１１；！ｌｂは第１図ａのＩｂ−
１ｂ線断面図、第１図Ｃは第１図ａの１ｃ−１ｃ線断面
図、第２図ａは溝部形成後の要部平面図、第２図すは第
２図ａの２　ｂ−２ｂ線断面図、第２図Ｃは第２図ａの
２ｃｍ２ｃ線断面図、第３図ａはポリシリコン層形成後
の要部平面図、第３図すは第３図ａの３　ｂ−３ｂ線断
面図、第３図Ｃは第３図ａの３ｃｍ３ｃ線断面図、第４
図ａはレジスト層の形成後の要部平面図、第４図すは第
４図ａの４　ｂ−４ｂ線断面図、第４図Ｃは第４図ａの
４ｃｍ４ｃ線断面図、第５図ａはパタニング後の要部平
面図、第５図すは第５図ａの５　ｂ−５ｂ線断面図、第
５図Ｃは第５図ａの５Ｃ５ｃ線断面図、第５図ｄは第５
図ａの５ｄ−５ｄ線断面図である。 第６図は本発明の配線方法の他の一例を説明するための
要部断面図、第７図は典型的なＳＲＡＭのメモリセルの
レイアウトを示す平面図、第８図ａは本発明の配線方法
を用いた半導体装置にかかるドライバートランジスタの
概略断面図、第８図すはその半導体装置にかかるワード
トランジスタの概略断面図、第９図ａは上記ドライバー
トランジスタの異なる断面にかかる概略断面図、第９図
すは上記ワードトランジスタの異なる断面にかかる概略
断面図である。 第１０図は本発明の配線方法を用いた半導体装置にかか
る一例の要部平面図、第１１図ａは本発明の配線方法を
用いた半導体装置にかかる他の一例の要部平面図、第１
１図すは第１１図ａの１ｌｂ−１１ｂ線断面図である。 第１２図は一般的なゲート電極を埋め込む構造の素子の
断面図、第１３図ａは従来の配線方法の問題点を説明す
るための概略平面図、第１３図すは第１３図ａの１３ａ
−１３ａ線断面図、第１３図Ｃは第１３図ａの１３ｃｍ
１３ｃ線断面閏、第１３図ｄは第１３図ａの１３ｄ−１
３ｄ線断面図である。 １．２１・・・シリコン基板 ２．２２・・・フィールド酸化膜 ３・・・素子形成領域 ４・・・不純物拡散領域 ５．２５・・・溝部 ６．２６・・・ゲート酸化膜 ７・・・ポリシリコン層 ８・・・レジスト層 ９．２７・・・導電体層 １０．２８・・・配線層

Claims (3)

【特許請求の範囲】
1. （１）素子形成領域と素子分離領域に連続し且つ内部に
   は導電体層が形成される溝部を設け、上記素子分離領域
   の溝部に形成された導電体層を介して、少なくとも上記
   素子分離領域に配設される配線層と上記素子形成領域の
   導電層を接続させる配線方法。
2. （２）素子分離領域上に形成される配線層が溝部に形成
   される導電体層と同一の層であることを特徴とする請求
   項第１項記載の配線方法。
3. （３）請求項第１項記載の配線方法にて得られる溝部を
   設け、その溝部の素子形成領域で導電体層が絶縁膜を介
   して形成され、その素子形成領域で導電体層がゲート電
   極として用いられてなるＭＩＳトランジスタを有する半
   導体装置。