JPH02187070A - 不揮発性半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、不揮発性半導体メモリとその製造方法に関
し、特に信頼性を向上させたＥＥＦＲＯＭとその製造方
法に関する。

（従来の技術） 従来、不揮発性半導体メモリおいて、電気的に記憶デー
タの書込み、および記憶データの消去が可能である記憶
装置としてＥＥＦＲＯＭがある。

このＥＥＰＲＯＭは、通常、第１層ポリシリコンからな
る浮遊ゲートと、第２層ポリシリコンからなる消去ゲー
トと、第３層ポリシリコンからなる制御ゲートの３層の
ゲート構造を持つメモリセルからなっている。

以下、第１５図を参照して、このような３層構造メモリ
セルについて説明する。

第１５図は、ＥＥＦＲＯＭの３層構造メモリセルのパタ
ーン平面図、第１６図（ａ）乃至第１６図（Ｃ）は、そ
れぞれ第１５図に示すＨ−Ｈ’断面、Ｉｉ’断面、Ｊ−
Ｊ’断面を示す図である。

第１５図において、７０２は、第１６図に図示された半
導体基板７０１内に形成されるｎ＋型ソース領域、７０
３は、同様に半導体基板７０１内に形成されるｎ十型ド
レイン領域、７０４は、半導体基板７０１上に図示しな
い酸化膜を介して形成される第１層ポリシリコン層から
なる１デ遊ゲート、７０５は、さらに図示しない酸化膜
を介して形成される第２層ポリシリコン層からなる消去
ゲート、７０６は、さらに図示しない酸化膜を介して形
成される第３層ポリシリコン層からなる制御ゲート、７
０７は、さらに酸化膜を介して形成されてメモリセルの
ドレイン領域７０３に接続され、かつ図示しないセンス
アンプに接続される、例えばアルミニウムからなるデー
タ線、７０８は、データ線７０７とドレイン領域７０３
とを接続するために設けられたコンタクト孔である。７
０９は、前記データ線７０７と同様のアルミニウムから
なるメモリセルのソース領域７０２に接続され、かつ接
地に至る接地線、７１０は、接地線７０９とソース領域
７０２とを接続するために設けられたコンタクト孔であ
る。

次に、第１６図（ａ）乃至第１６図（ｃ）の断面図を参
照して、さらにこの３層構造のメモリセルについて説明
する。第１６図（ａ）乃至第１６図（Ｃ）において、各
参照符号は、第１５図と対応するものとする。

まず、第１６図（ａ）は、第１５図に示すＨ−Ｈ’断面
に沿う断面図であり、半導体基板７０１上に、第１ゲー
ト酸化膜７１５が形成され、その上部に、浮遊ゲート７
０４が形成されている。

さらにこの浮遊ゲート７０４上には、さらに第２ゲート
絶縁膜７１９を介して、消去ゲート７０５が形成されて
いる。さらにその上部に、例えば０−Ｎ−０（酸化膜−
窒化膜一酸化膜）３層構造からなる絶縁膜７１８を介し
て、制御ゲート７０６が形成されている。さらに全面に
層間絶縁膜として、ＣＶＤ酸化膜７２０が形成されてい
る。

次に、第１６図（ｂ）は、第１５図に示す１−１’断面
に沿う断面図であり、半導体基板７０１内には、ｎ＋＋
ソース領域拡散層７０２が形成され、また、厚い酸化膜
７１１の下の領域にも、ｎ型領域７１６が形成されてお
り、この２つの領域７０２と７１６とが一体となってソ
ース領域を形成している。この上部には第１ゲート酸化
膜７１９と、交差部分の厚い酸化膜７１１が形成されて
いる。この厚い酸化膜７１１の上部には、消去ゲート７
０５が形成され、この消去ゲート７０５の上部には、０
−Ｎ−０３層構造からなる絶縁膜７１８が形成され、さ
らに全面に層間絶縁膜として、ＣＶＤ酸化膜７２０が形
成されている。

次に、第１６図（ｃ）は、第１５図に示すＪ−Ｊ’断面
に沿う断面図であり、半導体基板７０１内の厚い酸化膜
７１１の下の領域に、ｎ型領域７１６が形成されている
。この上部には、消去ゲート７０５が形成され、この消
去ゲート７０５の下には、フィールド酸化膜７１２の上
部において、第２ゲート酸化膜７１９を挟んで、浮遊ゲ
ート７０４が形成されている。一方、消去ゲート７０５
の上部には、０−Ｎ−０３層構造からなる絶縁膜７１８
が形成され、この上部に制御ゲート７０６が形成されて
いる。さらに全面に層間絶縁膜として、ＣＶＤ酸化膜７
２０が形成されている。

このような、３層構造のメモリセルにおいては、ソース
領域であるｎ＋型型数散層７０２、セルサイズを縮小す
るために、隣接するいくつかのメモリセルと共通であり
、制御ゲート７０６と平行に形成されている。また、消
去ゲート７０５は、メモリセルとメモリセルとの間に配
置され、かつチャネル長方向に形成され、隣り合うメモ
リセルの浮遊ゲート７０４と７０４′の両者に跨がるよ
うに形成することでもセルサイズの縮小を図っている。

しかしながら、上述のような３層構造メモリセルでは、
そのメモリセルのセルサイズの縮小の為に、制御ゲート
７０６とソース拡散領域７０２とが平行に形成され、反
対に、消去ゲート７０５はメモリセルのチャネル長方向
に形成されている。

従って、制御ゲート７０６およびソース領域拡散層７０
２と、消去ゲート７０５とが交差する部分が形成される
ことは避けがたいことである。ここで問題となるのは、
ソース領域拡散層７０２と、消去ゲート７０５とが交差
する点にある。これは、メモリセルの記憶データ消去の
時、周知の如く、消去ゲート７０５の電圧を上げて浮遊
ゲート７０４内に蓄積されている電子を、薄い酸化膜の
トンネル効果を利用して、この消去ゲート７０５に引抜
くためである。この為、消去時において、消去ゲート７
０５には、高い電圧が印加されることとなる。例えば、
この消去モード時に消去ゲート７０５に印加される電圧
を２０Ｖとする。また一方、これと交差するソース拡散
領域７０２においては、接地線７０９により、常に接地
電位、例えばＯｖである。よって、これらのことから、
メモリセルの記憶データの消去モード時に、これら消去
ゲート７０５とソース領域７０２の交差部分に高い電位
差２０Ｖが生じ、これらの間に介在する酸化膜が薄い、
例えば厚さを３００人程変色すると、約６．７　ＭＹ／
ｃｍの電界が加わることとなり、酸化膜破壊が起り易く
なり、記憶装置の信頼性が低下する。

そこで消去モード時に生じる交差部分の高い電位差の問
題の対策として、従来では、この交差部分の消去ゲート
７０５とソース拡散領域７０２との間に介在する酸化膜
７１１を厚く形成している。

例えば厚さ２０００人程度己巳、かかる電界を約Ｉ　Ｍ
Ｙ／ｃｍと低減させて、酸化膜破壊が起りにくくしてい
る。

しかしながら、この交差部分の酸化膜のみを部分的に厚
くする工程においても、問題点がある。

以下、この工程上生じる問題について、第１７図（ａ）
乃至第１７図（Ｃ）を参照して説明する。

これら各々の図面において、各参照符号は、第１５図と
対応するものとする。

第１７図（ａ）および第１７図（ｃ）は、第１５図に示
す３層構造不揮発性半導体メモリの製造工程中の断面図
であり、夫々第１５図中のＨ−Ｈ’断面、！−１’断面
、Ｊ−Ｊ’断面に沿う断面図である。

まず、第１７図（ａ）乃至第１７図（ｃ）において、半
導体基板７０１上にフィールド酸化膜７１２を、例えば
選択酸化法を用いて厚さ８０００人程度形成し、次に、
写真蝕刻法を用いて、後工程にて形成される厚い酸化膜
下のｎ◆型ソース拡散予定領域に対して、形成された図
示しない所定形状のレジストをマスクにｎ型の不純物を
インプラし、ｎ型拡散層７１６を形成する。次に、全面
に交差部分の厚い酸化膜形成用の酸化膜を、例えばＣＶ
Ｄ法を用いて厚さ２０００人程度形成する。再度、写真
蝕刻法を用いて、交差部分の厚い酸化膜７１１用の所定
形状の、図示しないレジストを形成し、このレジストを
マスクにして、交差部分以外の前記厚い酸化膜７０１を
エツチング除去した時点までを示している。

この厚い酸化膜７１１を除去する際に、いくつかの問題
点がある。まず、第１７図（ａ）に示すように、厚い酸
化膜７１１の膜厚が２０００人程度存在するために、こ
の酸化膜７１１エツチング除去の際、７１３の円内に示
すフィールド酸化膜７１２のバーズビーク部分の酸化膜
が薄いために、不要にエツチングされてしまい基板７０
１表面が露出し、えぐれ部分が形成されてしまう。この
えぐれ部分によりフィールド酸化膜７１２の形状が変化
し、ゲート幅の広がりが生じ、設計通りのトランジスタ
特性を得ることが非常に困難になってしまう。また、第
１７図（ｃ）に示すように、２０００人の厚い酸化膜７
１１を除去する際に、８０００人形成したフィールド酸
化膜７１２の厚さが２０００人程度エフチバックされて
６０００人程度変色ることも同様の酸化膜であることか
ら明確である。従って、素子分離領域であるフィールド
酸化膜７１２の厚さが薄くなってしまうことから、素子
間リーク発生の恐れも高くなり、メモリセルの信頼性が
低下する。

（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、消去
ゲートとソース拡散領域とが交差する部分において、厚
い酸化膜を必要とせず、その工程上、従来では生ずるフ
ィールド酸化膜、特にバーズビーク部分の不要なエツチ
ングで形成されるえぐれ部分の形成による、トランジス
タの特性制御困難、およびフィールド酸化膜の膜厚低下
による素子間リーク発生の恐れをなくすことができる、
信頼性の高い不揮発性半導体メモリを提供することを目
的とする。

［発明の構成］ （ｆｆ２ｉ：ｌを解決するための手段）この発明による
不揮発性半導体メモリとその製造方法によれば、半導体
基板の所定領域に対し、予め不純物をインプラしておく
。この後、この予め不純物がインプラされた領域を一部
残し、半導体基板上にフィールド酸化膜を形成すること
により、インプラされた不純物でフィールド酸化膜下に
埋め込み拡散領域を形成し、この埋め込み拡散領域をメ
モリセルのソース拡散領域の一部、あるいはソース、ド
レイン共通拡散領域の一部として用いる。この後、さら
に消去ゲートを形成する。

この時この消去ゲートと、ソース拡散頭載、あるいはソ
ース、ドレイン共通拡散領域とがフィールド酸化膜を介
して交差するように形成する。即ち、不揮発性半導体メ
モリの消去ゲートとソース拡散領域とが交差する部分に
おいて、両者の絶縁に素子分離領域であるフィールド酸
化膜を利用する。

（作用） 上記のような不揮発性半導体メモリとその製造方法にあ
っては、消去ゲートとソース拡散領域、あるいはソース
、ドレイン共通拡散領域とが交差する部分において、両
者の間に充分に厚い素子分離領域であるフィールド酸化
膜が存在していることから、両者の間に高い電位差が生
じたとしても、耐圧が充分にあるので、酸化膜破壊、即
ち絶縁破壊が起こることはない。また、製造工程におい
ては、従来の問題であった、フィールド酸化膜のバーズ
ビーク部分のエツチングによるえぐれ部分の形成、およ
びフィールド酸化膜の膜厚低下の恐れが無くなり、同様
にメモリセルの信頼性が向上するとともに、従来、両者
の間に介在させた厚い酸化膜を形成する工程において、
交差部分のみに厚い酸化膜を残すことから必要であった
写真蝕刻工程が無くなり、工程数削減による歩留りの向
上、および製造コストの低減も併せて達成される。

（実施例） 以下、第１図乃至第１４図を参照して、この発明の実施
例に係わる不揮発性半導体メモリとその製造方法につい
て説明する。

（１）第１図乃至第５図を参照して、この発明の第１の
実施例に係わる不揮発性半導体メモリとその製造方法に
ついて説明する。

第１図は、この発明の第１の実施例に係わる不揮発性半
導体メモリのパターン平面図、第２図（ａ）乃至第２図
（ｄ）は、夫々第１図中に示すＡ−Ａ’乃至Ｄ−Ｄ’断
面に沿う断面図、第３図（ａ）乃至第３図（ｅ）は、製
造工程順に示した、第１図中に示すＡ−Ａ’断面に沿う
断面図、第４図（ａ）乃至第４図（ｄ）は、製造工程順
に示した、第１図中に示すＢ−Ｂ’断面に沿う断面図、
第５図（ａ）乃至第５図（ｅ）は、製造工程順に示した
、第１図中に示すｃ−ｃ’断面に沿う断面図である。

まず、第１図のパターン平面図において、１０２は、第
２図に図示される半導体基板１０１内に形成されるｎ＋
型ソース領域、１０３は、同様に半導体基板１０１内に
形成されるｎ中型ドレイン領域、１０４は、半導体基板
］０１上に図示しない第１ゲート酸化膜を介して形成さ
れる第１層ポリシリコン層からなる浮遊ゲート、１０５
は、さらに図示しない酸化膜を介して形成される第２層
ポリシリコン層からなる消去ゲート、１０６は、さらに
図示しない酸化膜、または０−Ｎ−０（酸化膜−窒化膜
一酸化膜）３層構造からなる絶縁膜を介して形成される
第３層ポリシリコン層からなる制御ゲート、１０７は、
さらに酸化膜を介して形成されてメモリセルのドレイン
領域１０３に接続され、かつ図示しないセンスアンプに
接続される、例えばアルミニウムからなるデータ線、１
０８は、データ線１０７とドレイン領域１０３とを接続
するために設けられたコンタクト孔である。１０９は、
前記データ線１０７と同様のアルミニウムからなるメモ
リセルのソース領域１０２に接続され、かつ接地に至る
接地線、１１０は、接地線１０９とソース領域１０２と
を接続するために設けられたコンタクト孔である。

次に、第２図（ａ）乃至第２図（ｄ）の断面図を参照し
て、さらに第１の実施例の構造について説明する。第２
図（ａ）乃至第２（ｄ）において、各参照符号は第１図
と対応するものとする。

まず、ｍ　２図（ａ）は、第１図に示すＡ−Ａ’断面に
沿う断面図であり、半導体基板１０１上に選択的に素子
分離領域であるフィールド酸化膜１１１が形成され、こ
のフィールド酸化膜により分離された素子領域上には、
第１ゲート酸化膜１１２が形成され、その上部に、浮遊
ゲート１０４が形成されている。さらにこの２つの浮遊
ゲート１０４上には、さらに、消去時のトンネル絶縁膜
となる第２ゲート絶縁膜１１３を介して、両方の浮遊ゲ
ート１０４に跨がる形で消去ゲート１０５が形成されて
いる。さらにその上部に、０−Ｎ−０（酸化膜−窒化膜
一酸化膜）３層構造からなる絶縁膜１１４を介して、制
御ゲート１０６が形成されている。さらに、全面に層間
絶縁膜として、ＣＶＤ酸化膜１１５が形成され、その上
部に、アルミニウムからなる、データ線１０７、接地線
１０９が形成されている。

次に、第２図（ｂ）は、第１図に示すＢ−Ｂ’断面に沿
う断面図であり、半導体基板１０１内には、ソースコン
タクト領域および素子形成領域以外のフィールド酸化１
１ｆｉｌｌｌの下の領域にも、ｎ十型ソース領域拡散１
０２が形成されている。

また、フィールド酸化膜１１１の上部には消去ゲート１
０５が形成されている。従って、同図に示すように、消
去ゲート１０５とソース拡散領域１０２との交差部分が
、フィールド酸化膜１１１を介している。さらに全面に
は層間絶縁ｌ１１１１１５が形成され、この層間絶縁膜
１１５内にはコンタクト孔１１０が形成されている。こ
のコンタクト孔１１０を介して半導体基板１０１内のｎ
＋型ソース拡散領域１０２と接地線１０９とが接続され
ている。また、１０２’　は、ソース拡散領域１０２と
、このソース拡散領域１０２と直交するソース領域と同
じ導電型の拡散領域との交差部分である。この１０２′
は、後述するがドレイン拡散領域１０３と同じ工程で形
成され、同図の断面領域では、ソース領域であることは
勿論である。

次に、第２図（ｃ）は、第１図に示すｃ−ｃ’断面に沿
う断面図であり、半導体基板１０１上に形成されたフィ
ールド酸化Ｈ１１１の下に、ｎ＋型ソース拡散領域１０
２が形成され、一方、フィールド酸化膜１１１の上部に
は、浮遊ゲート１０４が形成され、その上部に、消去時
のトンネル絶縁膜となる第２ゲート酸化膜１１３を介１
．て、消去ゲート１０５が形成されている。この消去ゲ
−）１０５の上部には、０−Ｎ−０３層構造からなる絶
縁膜１１４が形成され、この上部に制御ゲート１０６が
形成されている。さらに全面に層間絶縁膜１１５が形成
されている。同図からも消去ゲート１０５とソース拡散
領域１０２との交差部分において、フィールド酸化膜１
１１が存在していることが分る。

次に、第２図（ｄ）は、第１図に示すＤ−Ｄ’断面に沿
う断面図であり、半導体基板１０１内には、ソース拡散
領域１０２と、ドレイン拡散領域１０Ｂと、ソース拡散
領域１０２と直交する方向に形成されたソース領域とし
ての拡散層１０２′が形成されている。一方、半導体基
板１０１上には、第１ゲート酸化膜を介して、浮遊ゲー
ト１０４が形成され、さらに０−Ｎ−０３層構造からな
る絶縁膜１１４を介して制御ゲート１０６が形成され、
さらに全面に層間絶縁膜１１５が形成されている。この
層間絶縁膜１１５内には、コンタクト孔１０８が形成さ
れ、ドレイン領域１０Ｂとデータ線１０７とが接続され
ている。

このような構造の不揮発性半導体メモリによれば、消去
ゲート１０５とソース拡散領域１０２との交差部分にお
いて、充分な酸化膜厚を有する素子分離領域であるフィ
ールド酸化膜１１１が介在していることにより、両者の
間に高い電位差が生じても酸化膜破壊が起こることはな
い。

さらに、第３図乃至第５図の製造工程図を参照して、こ
の第１の実施例に係わる不揮発性半導体メモリの製造方
法について説明する。この第３図乃至第５図の各参照符
号は、第１図および第２図と対応するものとする。第３
図乃至第５図の断面は、夫々第２図（ａ）乃至第２図（
ｃ）と対応する。

まず、第３図（ａ）、第４図（ａ）、および第５図＜ａ
）において、例えばｐ型の半導体基板１０１上に、ホト
レジスト１１６を塗布し、写真蝕刻法を用いて、ソース
形成予定領域上のホトレジスト１１６を選択的に除去す
る。次に、このホトレジスト１１６をマスクに、ソース
形成予定領域に対してｎ型不純物をインプラし、ｎ中型
ソース拡散領域１０２を形成する。

次に、第３図（ｂ）、第４図（ｂ）、および第５図（ｂ
）において、ホトレジスト１１６を除去した後、例えば
選択酸化法により、素子分離領域であるフィールド酸化
膜１１１を、厚さ８０００人程度変色るよう形成する。

この時、前記インプラされて形成されたソース拡散領域
１０２がフィールド酸化膜下に埋め込まれる。次に、こ
のフィールド酸化膜１１１によって分離された素子領域
上に、例えば熱酸化法により、第１ゲート酸化膜１１２
を、厚さ３００人程変色なるように形成する。

次に、第３図（Ｃ）、および第５図（ｃ）において、全
面に、例えばＣＶＤ法により、第１層ポリシリコン層を
形成する。次に、図示しないホトレジストを塗布し、写
真蝕刻法を用いて、この図示しないホトレジストの浮遊
ゲート形成予定領域上以外を選択的に除去する。この後
、この図示しないホトレジストをマスクに、第１層ポリ
シリコン層を所定の形状にパターニングすることにより
、第１層ポリシリコン層からなる浮遊ゲート１０４を形
成する。

次に、第３図（ｄ）、第４図（Ｃ）、および第５図（ｄ
）において、全面に、例えば熱酸化法により、第２ゲー
ト酸化膜１１３を形成する。この第２ゲート酸化膜１１
３は、消去時において、浮遊ゲート１０４と、この後形
成される消去ゲートとの間にトンネル効果を有するトン
ネル酸化膜となるものであり、その膜厚は、消去ゲート
に印加される電圧に合わせて、トンネル効果を有するよ
う、適当に調節してよい。次に、全面に、例えばＣＶＤ
法により、第２層ポリシリコン層を形成し、第１層ポリ
シリコン層と同様に、写真蝕刻法を用いて、所定形状に
パターニングし、第２層ポリシリコン層からなる消去ゲ
ート１０５を形成する。

この時、第４図（ｃ）および第５図（ｄ）に示すように
、消去ゲート１０５と、ソース拡散領域１０２との交差
部分には、約８０００人の酸化膜厚を有するフィールド
酸化膜１１１が存在している。従って、メモリセルの消
去時において、消去ゲート１０５とソース拡散領域１０
２との間に高い電位差が生じたとしても、酸化膜破壊が
起こることはない。

次に、第３図（ｅ）、第４図（ｄ）、および第５図（ｅ
）において、全面に、図示しないホトレジストを塗布し
、写真蝕刻法を用いて、第３図乃至第５図では図示され
ないドレイン拡散領域上の図示しないホトレジストを選
択的に除去し、この選択的に除去されたホトレジストを
マスクにして、ｎ型不純物をインプラし、熱拡散させる
ことによって、ここでは図示されないドレイン拡散領域
を選択的に形成する。次に、全面に、酸化膜を形成し、
続いて窒化膜を形成し、さらに再度酸化膜を形成するこ
とによって、０−Ｎ−０３層構造からなる絶縁膜１１４
を形成する。この後、全面に、例えばＣＶＤ法により、
第３層ポリシリコン層を形成すし、第１層、および第２
層ポリシリコン層と同様に、写真蝕刻法を用いて、所定
形状にパタニングし、第３層ポリシリコン層からなる制
御ゲート１０６を形成する。次に、この第３層ポリシリ
コン層をマスクとして、全面にｎ型不純物をインプラし
、熱拡散することによって、ソース拡散領域１０２と交
差する、ｎ÷型拡散領域１０２′を形成する。この後、
第３図乃至第５図には図示しないが、全面に、例えばＣ
ＶＤ法により層間絶縁膜としての酸化膜１１５を形成し
、この層間絶縁膜１１５内に、ソース拡散領域１０２′
、およびドレイン拡散領域１０３の所定の位置に対し、
夫々コンタクト孔を開孔する。さらに、全面に、例えば
スパッタ法により、アルミニウム層を形成し、所定の形
状にパターニングすることにより、データ線１０７、お
よび接地線１０９等の配線層を形成して、この発明の第
１の実施例に係わる不揮発性半導体メモリが製造される
。

尚、図示しない、ドレイン拡散領域を選択的に形成する
工程は、浮遊ゲートである第１層ポリシリコンをマスク
として自己整合的にドレイン拡散領域を形成するための
もので、省略しても本発明から逸脱することはない。

このような不揮発性半導体メモリとその製造方法にあっ
ては、フィールド酸化Ｍｉｌｌの形成以前に、半導体基
板１０１内に対し、ソース拡散領域用の不純物をインプ
ラすることによって、膜厚の厚いフィールド酸化膜１１
１の下にソース拡散領域１０２が形成される。よって、
ソース拡散領域１０２と消去ゲート１０５との交差部分
を、このフィールド酸化膜１１１を介して形成できる。

このフィールド酸化膜１１１は、充分に厚い酸化膜厚を
有しているので、メモリセルの消去時、ソース拡散領域
１０２と消去ゲート１０５との間に高電圧が生じたとし
ても、酸化膜破壊が起こることはない。また、従来技術
で問題であった、フィールド酸化膜のバーズビーク部分
に形成されるえぐれ部分、およびフィールド酸化膜のエ
ッチバックによる、寄生フィールドトランジスタのしき
い値低下や、素子間リークの問題は、特別に厚い酸化膜
を形成する必要が無く、即ちフィールド酸化膜１１１を
交差部分の絶縁膜として用いることから解決され、信頼
性が高く、また、メモリセルの当初の設計に忠実に製造
することが可能となる。

さらに、特別に厚い酸化膜を形成しないことから、この
厚い酸化膜を交差部分予定領域に残留させるための、写
真蝕刻工程の削減が為され、このことから、歩留りの向
上、および製造コストの低減も併せて達成される。

（２）次に、第６図および第７図を参照して、この発明
の第２の実施例について説明する。

第６図は、第２の実施例に係わる不揮発性半導体メモリ
のパターン平面図、第７図は、第６図に示すＥ−Ｅ’断
面に沿う断面図である。

まず、第６図において、２０２は、第７図に図示される
半導体基板２０１内に形成されるｎ＋＋ソース拡散領域
で、後述するが第１の実施例と同様にフィールド酸化膜
２１１形成前に不純物インプラによって形成されている
。２０２′は、同様に半導体基板２０１内に形成される
ｎ＋＋ソース拡散領域で、この領域は、フィールド酸化
膜２１１形成後の不純物インプラによって形成され、か
つ２０２に接続するように形成されている。

２０３は、同様に半導体基板２０１内に形成されるｎ＋
型トドレイン拡散領域２０３、および２０２′の拡散領
域は、この実施例においては、同時に形成される。２０
４は、半導体基板２０１上に図示しない第１ゲート酸化
膜を介して形成される第１層ポリシリコン層からなる浮
遊ゲート、２０５は、さらに図示しない酸化膜を介して
形成される第２層ポリシリコン層からなる消去ゲート、
２０６は、さらに図示しない、酸化膜、または０−Ｎ−
０３層構造からなる絶縁膜を介して形成される第３層ポ
リシリコン層からなる制御ゲート、２０７は、さらに酸
化膜を介して形成されてメモリセルのドレイン領域２０
３に接続され、かつ図示しないセンスアンプに接続され
る、例えばアルミニウムからなるデータ線、２０８は、
データ線２０７とドレイン領域２０３とを接続するため
に設けられたコンタクト孔である。２０９は、前記デー
タ！２０７と同様のアルミニウムからなるメモリセルの
ソース領域２０２′に接続され、かつ接地に至る接地線
、２１０は、接地線２０９とソース領域２０２′　とを
接続するために設けられたコンタクト孔である。

次に、第７図の断面図を参照して、さらに第２の実施例
の構造について説明する。この第７図において、各参照
符号は第６図と対応するものとする。

第７図は、第６図に示すＥ−Ｅ’断面に沿う断面図であ
り、半導体基板２０１内には、ｎ＋＋ソース領域拡散層
２０２′と、素子分離領域であるフィールド酸化ｌＩ２
１１の下の領域にも、ｎ十型ソース領域拡散２０２が形
成されている。また、フィールド酸化膜２１１の上部に
は消去ゲート２０５が形成されている。従って、同図に
示すように、消去ゲート２０５とソース領域拡散層２０
２との交差部分が、フィールド酸化膜２１１を介してい
る。さらに全面には層間絶縁膜２１５が形成され、この
層間絶縁膜２１５内にはコンタクト孔２１０が形成され
ている。このコンタクト孔２１０を介して半導体基板２
０１内のｎ半型ソース拡散領域２０２′と接地線２０９
とが接続されている。

上記のような構造の第２の実施例の製造方法としては、
フィールド酸化膜２１１の形成以前に、消去ゲート２０
５と交差する部分のソース拡散領域２０２の形成のため
、半導体基板２０１内の交差部分にのみ、ｎ型不純物を
インプラする。次に、選択酸化法により、半導体基板２
０１上に素子分離領域であるフィールド酸化膜２１１を
形成する。

この後、図示しないが、第１ゲート酸化膜を形成し、第
１層ポリシリコン層を形成して、所定形状にパターニン
グすることにより、浮遊ゲート２０４を形成する。次に
、図示しないが膜厚の薄い第２のゲート酸化膜を形成し
、全面に第２層ポリシリコン層を形成し、所定形状にパ
ターニングすることにより、消去ゲート２０５を形成す
る。

この時、この消去ゲート２０５と前記ソース拡散領域２
０２との交差部分は、第１の実施例同様、フィールド酸
化膜２１１を介することは勿論である。次に、図示はし
ないが全面に、０−Ｎ−０（酸化膜、窒化膜、酸化膜）
３層構造からなる絶縁膜を形成する。この後、全面に、
第３層ポリシリコン層を形成し、所定形状にパターニン
グすることにより、制御ゲート２０６を形成する。次に
、全面にｎ型不純物をインプラ、拡散し、ソース拡散領
域２０２′を形成する。次に、全面に、例えばＣＶＤ法
を用いた酸化膜による層間絶縁膜２１５を形成し、さら
にこの層間絶縁膜２１５内にコンタクト孔２０８．２１
０を開孔し、このコンタクト孔２０８．２１０を介して
、例えばスパッタ法により形成されたアルミニウム層に
よるデータ線２０７、接地線２０９を形成し、この発明
の第２の実施例に係わる不揮発性半導体メモリが製造さ
れる。

このような第２の実施例による不揮発性半導体メモリと
その製造方法によれば、第１の実施例では、フィールド
酸化膜１１１の形成前に一括してチャネル長方向に伸び
るソース拡散領域１０２をインプラ、および熱拡散によ
り形成し、フィールド酸化膜１１１の下に埋め込んで形
成したが、この第２の実施例では、まず、ソース拡散領
域の交差部分である２０２のみフィールド酸化膜２１１
の下に埋め込んで形成し、フィールド酸化膜２１１を形
成してから、残りのソース拡散領域２０２′を不純物イ
ンプラ、熱拡散して形成する。

従って、第１の実施例に比較して、例えばフィールド酸
化膜２１１の形成時の熱工程の影響を、チャネル部が受
けることがない。よって、熱の影響によって、フィール
ド酸化膜２１１の下に埋め込んで形成しているソース領
域拡散層２０２が広がっても、メモリセルのチャネル長
が変動することなく形成でき、かつ、従来技術で問題で
あった、フィールド酸化膜のバーズビーク部分に形成さ
れるえぐれ部分、およびフィールド酸化膜のエッチバッ
クによる、寄生フィールドトランジスタのしきい値低下
や、素子間リークの問題は、特別に厚い酸化膜を形成す
る必要が無く、即ちフィールド酸化膜２１１を交差部分
の絶縁膜として用いることから解決され、信頼性が高く
、また、メモリセルの当初の設計に忠実に製造すること
が可能となる。さらに、厚い酸化膜を形成しないことか
ら、この厚い酸化膜を交差部分予定領域に残留させるた
めの、写真蝕刻工程の削減が為され、このことから、歩
留りの向上、および製造コストの低減も併せて達成され
る。

この発明は、上記の２例に示すような、制御ゲートとソ
ース拡散領域とが平行で、これらに直交して消去ゲート
とドレイン拡散領域とが形成されているメモリセルばか
りに適用される訳ではなく、制御ゲートと消去ゲートと
が平行で、これに直交してソース、ドレインが共通の拡
散領域で形成されているメモリセルにも適用できる。こ
のようなメモリセルは、ドレインのコンタクトを省略で
きることから、微細化に適している。

以下、このようなソース、ドレインが共通であるメモリ
セルに本発明を適用した実施例について説明する。

（３）第８図°は、この発明の第３の実施例を示すパタ
ーン平面図であり、上記のソース、ドレインが共通の拡
散領域にて構成されるメモリセルの構造を持つ。

まず、第８図において、３０２は、図示されない、例え
ばｐ型半導体基板内に形成されているｎ十型ソース、ド
レイン共通拡散領域で、第１の実施例同様に、ここでは
図示しない素子分離領域であるフィールド酸化膜形成前
に一括してｎ型不純物のインプラ、熱拡散により形成さ
れている。

３０３は、半導体基板内に形成される前記ソース、ドレ
イン共通拡散領域３０２に直交して形成されるソース、
ドレイン共通拡散領域で、メモリセルのチャネル幅方向
に形成されている。このソース、ドレイン共通拡散層３
０３は、フィールド酸化膜形成後にｎ型不純物のインプ
ラ、熱拡散により形成されている。３０４は、半導体基
板上に、図示されない第１ゲート酸化膜を介して形成さ
れた第１層ポリシリコンからなる浮遊ゲート、３０５は
、さらに図示されない薄い酸化膜である第２ゲート酸化
膜を介して形成された消去ゲートで、この消去ゲートと
前記ソース、ドレイン共通拡散領域３０２との交差部分
には、勿論ながら充分に厚い酸化膜厚を有するフィール
ド酸化膜が介在している。よって、メモリセルの消去時
、消去ゲート３０５と、ソース、ドレイン共通拡散領域
３０２との間に、高い電位差が生じても、酸化膜破壊が
起こることはない。３０６は、さらに図示されない、例
えば０−Ｎ−０３層構造からなる絶縁膜を介して形成さ
れた第３層ポリシリコンからなる制御ゲートである。

このような不揮発性半導体メモリの製造方法は、第１の
実施例と、はぼ同様な製造工程で製造でき、即ち消去ゲ
ート３０５と直交する方向に形成されるソース、ドレイ
ン共通拡散領域３０２をフィールド酸化膜形成前に形成
し、この後フィールド酸化膜を形成することにより、こ
のフィールド酸化膜下にソース拡散領域３０２を埋め込
むように形成する。従って、消去ゲート３０５との交差
部分において、間に充分な酸化膜厚を有するフィールド
酸化膜を介することができ、消去ゲート３０５とソース
、ドレイン共通拡散領域３０２との間に高い電位差が生
じたとしても、酸化膜破壊が起こることはなく、また製
造工程においても、第１の実施例同様、フィールド酸化
膜のバーズビーク部分に形成されるえぐれ部分、および
フィールド酸化膜のエッチバックによる、寄生フィール
ドトランジスタのしきい値の低下や、素子間リークの間
通は、特別に厚い酸化膜を形成する必要が無く、即ちフ
ィールド酸化ＩＩ！Ｉ２１１をを交差部分の絶縁膜とし
て用いることから解決され、信頼性が高く、また、メモ
リセルの当初の設計に忠実に製造することが可能となる
。さらに、厚い酸化膜を形成しないことから、この厚い
酸化膜を交差部分子定領域に残留させるための写真蝕刻
工程の削減が為され、このことから、歩留りの向上、お
よび製造コストの低減も併せて達成される。

尚、製造工程で、前記実施例と異なるのは、ソース、ド
レイン領域のインブラ工程を、第１層ポリシリコンのノ
、＜ターニング後に行う点である。

（４）次に、第９図は、この発明の第４の実施例を示す
パターン平面図であり、第３の実施例同様、ソース、ド
レインが共通の拡散領域にて構成されるメモリセルの構
造を持つ。

まず、第９図において、４０２は、図示されない、例え
ばｐ型半導体基板内に形成されているｎ十型ソース、ド
レイン共通拡散領域で、第２の実施例の様に、ここでは
図示しない素子分離領域であるフィールド酸化膜形成前
に、消去ゲート４０５との交差部分子定領域のみｎ型不
純物のインプラ、熱拡散により形成されている。４０３
は、半導体基板内に形成されるソース、ドレイン共通拡
散領域で、メモリセルのチャネル幅方向に形成され、前
記ソース、ドレイン共通拡散領域４０２と接続して形成
される。このソース、ドレイン共通拡散層４０３は、フ
ィールド酸化膜形成後にｎ型不純物のインプラ、熱拡散
により形成される。

４０４は、半導体基板上に、図示されない第１ゲート酸
化膜を介して形成された第１層ポリシリコンからなる浮
遊ゲート、４０５は、さらに図示されない薄い酸化膜で
ある第２ゲート酸化膜を介して形成された消去ゲートで
、この消去ゲートと前記ソース、ドレイン共通拡散領域
４０２との交差部分には、勿論ながら充分に厚い酸化膜
厚を有するフィールド酸化膜が存在している。よって、
メモリセルの消去時、消去ゲート４０５と、ソース、ド
レイン共通拡散領域４０２との間に、高い電位差が生じ
ても、酸化膜破壊が起こることはない。４０６は、さら
に図示されない、例えば０−Ｎ−０３層構造からなる絶
縁膜を介して形成された第３層ポリシリコンからなる制
御ゲートである。

このような不揮発性半導体メモリの製造方法は、第２の
実施例と、はぼ同様な製造工程で製造でき、即ち、消去
ゲート４０５とソース、ドレイン共通領域との交差予定
領域にのみ、ｎ型不純物をインプラ、熱拡散させて交差
部分にソース、ドレイン共通拡散領域４０２を、図示し
ないフィールド酸化膜形成前に形成し、この後フィール
ド酸化膜を形成することにより、このフィールド酸化膜
下にソース、ドレイン共通拡散領域４０２を埋め込むよ
うに形成する。従って、消去ゲート４０５との交差部分
において、間に充分な酸化膜厚を有するフィールド酸化
膜を介することができ、消去ゲート４０５とソース、ド
レイン共通拡散領域４０２との間に高い電位差が生じた
としても、酸化膜破壊が起こることはない。また製造工
程においても、ｆｆ１２の実施例同様、ソース、ドレイ
ン共通拡散領域の交差部分である４０２のみフィールド
酸化膜の下に埋め込んで形成し、フィールド酸化膜を形
成してから、残りのソース、ドレイン共通拡散領域４０
３を不純物のインプラ、熱拡散する。従って、第３の実
施例に比較して、例えばフィールド酸化膜の形成時の熱
工程の影響を、チャネル領域が受けることはない。よっ
て、熱の影響によって、フィールド酸化膜の下に埋め込
んで形成しているソース、ドレイン共通拡散領域４０２
が広がっても、メモリセルのチャネル長が変わることな
く形成できる。かつ、フィールド酸化膜のバーズビーク
部分に形成されるえぐれ部分、およびフィールド酸化膜
のエッチバックによる、寄生フィールドトランジスタの
しきい値の低下や、素子間リークの問題は、厚い酸化膜
を形成する必要が無く、即ちフィールド酸化膜を交差部
分の絶縁膜として用いることから解決され、信頼性が高
く、また、メモリセルの当初の設計に忠実に製造するこ
とが可能となる。さらに、厚い酸化膜を形成しないこと
から、この厚い酸化膜を交差部分予定領域に残留させる
ための写真蝕刻工程の削減が為され、このことから、歩
留りの向上、および製造コストの低減も併せて達成され
る。

（５）以下、第１０図乃至第１４図を参照して、この発
明の第５の実施例である、消去ゲートとソース拡散領域
との交差部分に選択的に酸化膜を成長させた不揮発性半
導体メモリとその製造方法について説明する。

第１０図は、この発明の第５の実施例の不揮発性半導体
メモリのパターン平面図、第１１図（ａ）、および第１
１図（ｂ）は、夫々第１０図中に示すＦ−Ｆ’断面およ
びＧ−Ｇ’断面に沿う断面図、第１２図（ａ）乃至第１
２図（ｅ）、および第１３図（ａ）乃至第１３図（ｅ）
は、夫々第１０図中に示すＦ−Ｆ’断面、Ｇ−Ｇ’断面
に沿う製造工程順に示した断面図である。

尚、第１０図には、簡略化の為、メモリセル１個分を示
す。

まず、第１０図において、５０２は、第１１図に図示さ
れる半導体基板５０１内に形成されるｎ十型拡散領域で
、後述するが消去ゲートとの交差部分のみ選択的に形成
する酸化膜５２４形成前に不純物インプラによって形成
されている。また、５２９は、この不純物インプラの開
孔部である。

５０２′は、同様に半導体基板内に形成されるｎ÷型ソ
ース領域で、この領域は、酸化膜５２４形成後に不純物
インプラによって形成され、かつ５０２に接続するよう
に形成されている。５０３は、同様に半導体基板５０１
内に形成されるｎ＋型ドレイン領域、５０４は、半導体
基板５０１上に、図示しない第１ゲート酸化膜を介して
形成される第１層ポリシリコン層からなる浮遊ゲート、
５０５は、さらにここでは図示しない薄い酸化膜である
第２ゲート酸化膜５１３を介して形成される第２層ポリ
シリコン層からなる消去ゲート、５０６は、さらにここ
では図示しない０−Ｎ−０３層構造からなる絶縁膜を介
して形成される、第３層ポリシリコン層からなる制御ゲ
ート、５０７は、さらに第１１図に図示される層間絶縁
膜である酸化膜５１５を介して形成されてメモリセルの
ドレイン領域５０３に接続され、かつ図示しないセンス
アンプに接続される、例えばアルミニウムからなるデー
タ線、５０８は、データ線５０７とドレイン領域５０３
とを接続するために設けられたコンタクト孔である。

次に、第１１図（ａ）および第１１図（ｂ）の断面図を
参照して、さらにこの発明の第５の実施例について説明
する。この第１１図（ａ）および第１１図（ｂ）の各参
照符号は、第１０図と対応するものとする。

まず、第１１図（ａ）において、半導体基板５０１内に
は、ｎ÷型ソース領域拡散層５０２′と、酸化膜５２４
の下にも、ｎ十型ソース領域拡散層５０２が形成され、
５０２′と５０２が一体となってソース拡散領域を形成
している。一方、酸化膜５２４上には消去ゲート５０５
が形成され、さらにその上部には、層間絶縁膜５１５が
形成されている。

次に、第１１図（ｂ）において、半導体基板５０１内に
は、ｎ÷型ソース拡散領域５０２が形成され、その上部
には、選択的に形成された酸化膜５２４が形成されてい
る。さらに半導体基板５０１上には、素子分離領域とし
て、これも選択的に形成されたフィールド酸化膜５１１
が形成されている。このフィールド酸化膜５１１上部に
は、浮遊ゲート５０４が形成され、その上部に薄い酸化
膜として、第２ゲート酸化膜５１３が形成され、さらに
その上部には、消去ゲート５０５が形成されている。こ
の消去ゲート５０５と前記ソース拡散領域５０２との交
差部分には、この交差部分のみに選択的に形成された酸
化膜５２４が介在しており、メモリセルの消去時の両者
の間の高い電位差に耐えられるように、充分な酸化膜厚
に形成されている。消去ゲート５０５の上部には、０−
Ｎ−０（酸化膜、窒化膜、酸化ＩＩＩ）　３層構造から
なる絶縁膜５１４が形成されている。この０−Ｎ−０３
層構造からなる絶縁膜５１４上には、制御ゲート５０６
が形成され、その上部には層間絶縁膜５１５が形成され
ている。

このような構造の不揮発性半導体メモリによれば、消去
ゲート５０５とソース拡散領域５０２との交差部分にお
いて、メモリセルの消去時、この両者の間に生じる高い
電位差に充分に耐えられるよう、充分な酸化膜厚を有す
る選択的に形成された酸化Ｊｌ！［５２４が介在してい
ることにより、酸化膜破壊が起こることはない。

次に、第１２図、および第１３図の製造工程図を参照し
て、この発明の第５の実施例に係わる不揮発性半導体メ
モリの製造方法について説明する。

この第１２図、および第１３図の各参照符号は、第１０
図と対応するものとする。

まず、第１２図（ａ）、および第１３図（ａ）において
、例えばｐ型の半導体基板５０１上に、例えば選択酸化
法を用いて、素子分離領域であるフィールド酸化膜５１
１を、厚さ８０００人程度トムるよう選択的に形成する
。

次に、第１２図（ｂ）、および第１３図（り）において
、全面に、例えば熱酸化法により、酸化Ｊｌ！！５２５
を、厚さ５０００人程度変色成し、さらに全面に、例え
ばＣＶＤ法により、耐酸化性膜である窒化膜を、厚さ１
０００人程度変色成する。

次に、第１２図（Ｃ）、および第１３図（ｃ）において
、全面にホトレジスト５２７を塗布し、写真蝕刻法を用
いて、このホトレジスト５２７の消去ゲートとソース拡
散領域との交差予定領域上を除去し、開孔部５２９を設
ける。この後、残留したホトレジスト５２７をマスクに
、窒化膜５２６、酸化膜５２５を順次除去して、半導体
基板５０１の表面を露出させ、さらにｎ型不純物をイン
プラする。この時、第１３図（Ｃ）に示すように、一部
、フィールド酸化膜５１１上にオーバーラツプして開孔
部を設け、ｎ型不純物をインプラしてもフィールド酸化
Ｉｔ！ｌ５１１下にはｎ型不純物が導入されることはな
い。

次に、第１２図（ｄ）、および第１３図（ｄ）において
、前記ホトレジスト５２７を剥離した後、例えば熱酸化
法により、半導体基板５０１の表面が露出している開孔
部分、即ち消去ゲートとソース拡散領域との交差予定領
域に酸化膜５２４を、メモリセルの消去時の両者の電位
差に充分に耐えられるよう、例えば厚さ２０００人程度
変色成する。この時、この開孔部分以外には、耐酸化性
膜である窒化膜５２６が残留しているので、酸化膜５２
４は成長しない。従って、交差予定領域上の半導体基板
５０１のみ選択的にこのフィールド酸化Ｈ５２４が形成
される。

次に、第１２図（ｅ）、および第１３図（ｅ）において
、窒化膜５２６、酸化膜５２５を除去する。この後、全
面に、例えば熱酸化法により、第１ゲート酸化ｆｉ５１
２を、厚さ３００人程変色なるように形成し、全面に、
例えばＣＶＤ法を用いて、第１層ポリシリコン層を形成
する。次に、図示しないホトレジストを塗布し、写真蝕
刻法を用いて、この図示しないホトレジストの浮遊ゲー
ト形成予定領域上以外を選択的に除去する。この後、こ
の図示しないホトレジストをマスクに、第１層ポリシリ
コン層からなる浮遊ゲート５０４を形成する。この後、
再度全面に、例えば熱酸化法により、第２ゲート酸化膜
５１３を形成する。この第２ゲート酸化膜５１３は、メ
モリセルの消去時、浮遊ゲート５０４と、この後、形成
される消去ゲートとの間にトンネル効果を有するトンネ
ル酸化膜となるものであり、その膜厚は、消去ゲートに
印加される電圧に合わせて、適当に調節してよい。

次に、全面に、例えばＣＶＤ法により、第２層ポリシリ
コン層を形成し、第１層ポリシリコン層と同様に、写真
蝕刻法を用いて、所定形状にパターニングし、第２層ポ
リシリコン層からなる消去ゲ−４５０５を形成する。こ
の時、第１２図（ｅ）および第１３図（ｅ）に示すよう
に、消去ゲート５０５と、ソース拡散領域５０２との交
差部分には、メモリセルの消去時、両者の間に高い電位
差が生じても、充分に耐えられる酸化膜厚、この例では
約８０００人有する酸化膜５２４が存在している。従っ
て、メモリセルの消去時において、酸化膜破壊が起こる
ことはない。この後、ホトレジストを用い、選択的にド
レイン拡散領域のみ、ｎ型不純物をインプラ、拡散する
ことでドレイン拡散領域５０３を形成する。この後、図
示はしないが、全面に酸化膜を形成し、続いて窒化膜を
形成し、さらに再度酸化膜を形成することによって、０
−Ｎ−０３層構造からなる絶縁膜を形成し、さらに全面
に、第３層ポリシリコン層を形成し、第１層、第２層ポ
リシリコン層同様、写真蝕刻法を用いて、制御ゲート５
０６を形成する。次に、全面に、例えばＣＶＤ法を用い
て、酸化膜による層間絶縁膜５１５を形成し、さらにこ
の層間絶縁膜５１５内に、第１０図に示すドレイン拡散
領域５０３に対するコンタクト孔５０８、および図示し
ないソース拡散領域５０２′に対するコンタクト孔を開
孔し、これらのコンタクト孔を介して、例えばスパッタ
法を用いて、アルミニウム層を形成し、第１０図に示す
データ線５０７、および図示されないソース接地線を形
成することにより、この発明の第５の実施例に係わる不
揮発性半導体メモリが製造される。

このような第５の実施例による不揮発性半導体メモリと
その製造方法によれば、消去ゲート５０５とソース拡散
領域５０２との交差部分において、メモリセルの消去時
、両者の間の高い電位差に耐えられる充分な酸化膜厚を
有する、選択的に形成された酸化膜５２４が存在してい
る。従って、消去時、消去ゲート５ｏ５とソース拡散領
域５０２との間に高い電位差が生じたとしても酸化膜破
壊が起こることはない。また、製造工程においては、交
差部分に厚い酸化膜を写真蝕刻法でホトレジストをマス
クにエツチングによって形成するのではなく、交差部分
に選択的に充分に厚い酸化膜、即ち酸化膜５２４を形成
する。従って、素子分離領域であるフィールド酸化膜５
１１のバーズビーク部分にえぐれ部分が形成されたり、
フィールド酸化膜５１１がエッチバックされて寄生フィ
ールドトランジスタのしきい値が低下して発生する、素
子間リークの問題が解決される。さらに、この第５の実
施例によれば、第１乃至第４の実施例では、フィールド
酸化膜の形成前に不純物をインプラし、このフィールド
酸化膜下に交差部分のソース拡散領域を埋め込む。よっ
て、この埋め込まれたソース拡散領域がフィールド酸化
膜形成時の熱処理の影響を受け、縦方向（深さ方向）、
横方向（平面方向）にも広がり、また、不純物がフィー
ルド酸化膜中にも取込まれるため、シート抵抗が上がり
やすかった点を、この交差部分の酸化膜をフィールド酸
化膜５１１とは独立して、任意の厚さに設定できるため
、例えばこの例では、フィールド酸化膜５１１の厚さが
約８０００人、また交差部分のみに選択的に形成される
酸化膜５２．１厚さが約２０００人となっている。この
ことから酸化膜５２４下に埋め込まれて形成されている
ソース拡散層５０２は、フィールド酸化膜５１１下に形
成されるよりも熱の影響を受けないことが分る。よって
、ソース拡散層５０２の縦方向、および横方向の広がり
を抑えることができ、シート抵抗を低くすることができ
る。

さらに、第１４図（ａ）および第１４　（ｂ）を参照し
て、この第５の実施例について説明する。

第１４図（ａ）は、第１乃至第４の実施例で述べた素子
分離領域としてのフィールド酸化膜形成前に不純物をイ
ンプラしてフィールド酸化膜下に埋め込んだ時の不純物
拡散領域の平面図、第１４図（ｂ）は、第５の実施例で
述べた素子分離領域としてのフィールド酸化膜形成後に
不純物をインプラして、さらに選択的に酸化膜を形成し
て、この酸化膜下に埋め込んだ時の不純物拡散領域の平
面図である。

まず、第１４図（ａ）において、６０１は、交差部分領
域に対する不純物インプラの為のマスクの開孔部の大き
さを示している。ここから、不純物をインプラし、ソー
ス拡散領域６０２を形成する。しかしながら、このソー
ス拡散領域は、素子分離領域としてのフィールド酸化膜
形成時の熱の影響を受け、最終的に、同図中の６０２に
示すような大きさ、即ち上、下方向にＸＪＬＩＸＪＬ２
と広がってしまう。また、マスクが上、下方向にずれた
場合、拡散領域６０２は、当然ながらそのずれの分だけ
ずれて形成されてしまう。

従って、マスクのずれに対処する合わせ余裕をみなけれ
ばならないという問題がある。また、同図中の６０３は
、フィールド酸化膜形成後にインプラされて形成される
残りのソース拡散領域である。

このように、チャネル幅方向のソース領域を２段階に分
けて形成する例は、第２、第４の実施例に記載されてい
るが、第１、第３の実施例のように、１段階で形成した
場合も同様な問題が生じる。

ただし、上記の問題は、フィールド酸化膜形成のパター
ンを第１４図（ｂ）のようにして、フィールド酸化膜を
形成する際の選択酸化時、耐酸化性膜を除去した領域、
即ち耐酸化性とならない領域に、不純物がインプラされ
ない厚さに、例えば１０００人程度０酸化膜を予め形成
しておき、不純物をインプラする部分のみ、この酸化膜
を除去し、この酸化膜の残留部分をマスクに不純物のイ
ンプラを行えば、マスクの合わせずれを考えなくてよい
。即ち自己整合的に交差部分の不純物拡散領域６０２が
形成できる。また、この酸化膜の除去の際、フィールド
酸化膜形成時の熱の影響による拡散領域６０２の広がり
を考慮して、適切に酸化膜を除去する面積、即ち開孔部
６０１の大きさを決定することは勿論である。このよう
な手段を講じれば、上記の問題は解決される。

この発明の第５の実施例では、上記の手段を講じなくて
も、拡散領域の広がりの問題を解決できる構造となって
いる。

次に、第１４図（ｂ）を参照して、この第５の実施例の
場合について説明する。

第１４図（ｂ）において、６０４は、交差部分領域に対
する不純物インプラの為のマスクの開孔部の大きさを示
している。ここから、不純物をインプラし、ソース拡散
領域６０５を形成する。この場合、マスク６０５よりも
、上、下方向において、小さなソース拡散領域６０５が
形成される。

これは、不純物をインプラする以前に、既に素子分離領
域であるフィールド酸化膜が形成されており、このフィ
ールド酸化膜がマスクとなって、このフィールド酸化膜
下には、不純物がインプラされないからである。即ち不
純物のインプラの際、上、下方向のインプラされる領域
は、フィールド酸化膜によって決定されており、不純物
のインプラは、マスク合わせのずれを考慮しなくてよく
、自己整合的に形成できる。また、ソース拡散領域６０
５上に、選択的に形成される酸化膜は、フィールド酸化
膜よりも薄く形成でき、かつその酸化膜厚は、交差部分
の消去ゲートとソース拡散領域との高い電位差に耐えら
れる範囲で適当に調節できる。従って、ソース拡散領域
６０５は、その上部に形成される酸化膜形成時の熱の影
響を低減することが可能となり、このことからソース拡
散領域６０５の上、下方向の広がりも、同図中に示すＸ
Ｊｌ、、１　　とＸＪＬ２　　とのように低減される。

よって、シート抵抗をさらに低減することが可能となる
。また、同図中の６０６は、酸化膜形成後にインプラさ
れて形成される残りのソース拡散領域である。

尚、この第５の実施例は、第１乃至第４の実施例に記載
したような不揮発性半導体メモリのパターンの全てに適
用可能であることは言うまでもない。

［発明の効果］ 以上説明したようにこの発明によれば、従来、不揮発性
半導体メモリのメモリセルの消去時、消去ゲートとソー
ス拡散領域との交差部分において、高い電位差が生じる
ため、厚い酸化膜を写真蝕刻法でこの交差部分に残して
いた点を、素子分離領域の厚いフィールド酸化膜をこの
交差部分に利用することにより、従来問題であった、写
真蝕刻工程時のフィールド酸化膜のバーズビーク部分の
エツチングから生じるメモリセルの耐圧の低下、および
フィールド酸化膜のエツチングから生じる寄生フィール
ドトランジスタのしきい値の低下による、素子間リーク
の発生の点を改善できることから、信頼性の高い不揮発
性半導体メモリとその製造方法が提供される。

【図面の簡単な説明】

第１図は、この発明の第１の実施例に係わる不揮発性半
導体メモリのパターン平面図、第２図（ａ）乃至第２図
（ｄ）は、第１図装置の断面図、第３図（ａ）乃至第３
図（ｅ）は、第１図装置のＡ−Ａ’　に沿う製造工程順
に示す断面図、第４図（ａ）乃至第４図（ｄ）は、第１
図装置のＢ−Ｂ’　に沿う製造工程順に示す断面図、第
５図（ａ）乃至第５図（ｅ）は、第１図装置のｃ−ｃ’
に沿う製造工程順に示す断面図、第６図は、この発明の
第２の実施例に係わる不揮発性半導体メモリのパターン
平面図、第７図は、第６図装置の断面図、第８図は、こ
の発明の第３の実施例に係わる不揮発性半導体メモリの
パターン平面図、第９図は、この発明の第４の実施例に
係わる不揮発性半導体メモリのパターン平面図、第１Ｑ
図は、この発明の第５の実施例に係わる不揮発性半導体
メモリのパターン平面図、第１１図（ａ）および第１１
図（ｂ）は、第１０図装置の夫々、Ｆ−Ｆ’　　Ｇ−Ｇ
’断面に沿う断面図、第１２図（ａ）乃至第１２図（ｅ
）は、第１０図装置のＦ−Ｆ’　に沿う製造工程順に示
す断面図、第１３図（ａ）乃至第１３図（ｅ）は、第１
０図装置のＧ−Ｇ’断面に沿う製造工程順１；示す断面
図、第１４図（ａ）および第１４図（ｂ）は、夫々、第
１乃至第４の実施例、第５の実施例の交差部分における
不純物拡散層の平面図、第１５図は、従来技術による不
揮発性半導体メモリのパターン平面図、第１６図（ａ）
乃至第１６図（ｃ）は、第１５図装置の断面図、第１７
図（ａ）乃至第１７図（ｃ）は、第１５図装置の製造工
程中における断面図である。 １０１・・・半導体基板、１０２・・・ソース拡散領域
、１０２′・・・ソース拡散領域、１０３・・・ドレイ
ン拡散領域、１０４・・・浮遊ゲート、１０５・・・消
去ゲート、１０６・・・制御ゲート、１０７・・・デー
タ線、１０８・・・コンタクト孔、１０９・・・接地線
、１１０・・・コンタクト孔、１１１−・・フィールド
酸化膜、１１２・・・第１ゲート酸化膜、１１３・・・
第２ゲート酸化膜、１１４・・・０−Ｎ−０３層構造か
らなる絶縁膜、１１５・・・層間絶縁膜、１１６・・・
レジスト、２０１・・・半導体基板、２０２・・・ソー
ス拡散領域、２０２′・・・ソース拡散領域、２０３・
・・ドレイン拡散領域、２０４・・・浮遊ゲート、２０
５・・・消去ゲート、２０６・・・制御ゲート、２０７
・・・データ線、２０８・・・コンタクト孔、２０９・
・・接地線、２１０・・・コンタクト孔、２１１・・・
フィールド酸化膜、２１５・・・層間絶縁膜、３０４・
・・浮遊ゲート、３０５・・・消去ゲート、３０６・・
・制御ゲート、３０２・・・チャネル幅方向に伸びるソ
ース、ドレイン共通領域、３０３・・・チャネル長方向
に伸びるソース、ドレイン共通領域、４０４・・・浮遊
ゲート、４０５・・・消去ゲート、４０６・・・制御ゲ
ート、４０２・・・チャネル幅方向に伸びるソース、ド
レイン共通領域、４０３・・・チャネル長方向およびチ
ャネル幅方向に伸びるソース、ドレイン共通領域、５０
１・・・半導体基板、５０２・・・ソース拡Ｈ領域、５
０２　’・・・ソース拡散領域、５０３・・・ドレイン
拡散領域、５０４・・・浮遊ゲート、５０５・・・消去
ゲート、５０６・・・制御ゲート、５０７・・・データ
線、５０８・・・コンタクト孔、５１１・・・フィール
ド酸化膜、５１２・・・第１ゲート酸化膜、５１３・・
・第２ゲート酸化膜、５１４・・・０−Ｎ−０３層構造
からなる絶縁膜、５１５・・・層間絶縁膜、５２４・・
・酸化膜、５２５・・・酸化膜、５２６・・・窒化膜、
５２７・・・ホトレジスト、５２９・・・開孔部、６０
１・・・マスクの開孔部、６０２・・・ソース拡散領域
、６０３・・・ソース拡散領域、６０４・・・マスクの
開孔部、６０５・・・ソース拡散領域、６０６・・・ソ
ース拡散領域、７０１・・・半導体基板、７０２・・・
ソース拡散領域、７０３・・・ドレイン拡散領域、７０
４．７０４’・・・浮遊ゲート、７０５・・・消去ゲー
ト、７０６・・・制御ゲート、７０７・・・データ線、
７０　訃・・コンタクト孔、７０９・・・接地線、７１
０・・・コンタクト孔、７１１・・・厚い酸化膜、７１
２・・・フィールド酸化膜、７１５・・・第１ゲート酸
化膜、７１６・・・ソース拡散領域、７１７・・・ソー
ス拡散領域、７１８・・・０−Ｎ−０３層構造からなる
絶縁膜、７１９・・・第２ゲート酸化膜、７２０・・・
層間絶縁膜。 出願人代理人　弁理士　鈴江武彦 第１図 （ｄ） （ｅ） 第３図 （Ｃ） （ｄ） 第４図 （ｄ） （ｅ） 第５図 第 図 （ｂ） 第１１ 図 （ａ） 齋 （ｂ） （Ｃ） 第１７図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上に形成されたソース領域、ドレイン
   領域、浮遊ゲート、消去ゲートおよび制御ゲートを有す
   るセルトランジスタを用いた不揮発性半導体メモリセル
   が、行列状に配列されてなる不揮発性半導体メモリにお
   いて、フィールド絶縁膜下に形成されたメモリセルのソ
   ース拡散領域を具備し、前記消去ゲートが前記ソース拡
   散領域上に形成されたことを特徴とする不揮発性半導体
   メモリ。
2. （２）半導体基板上に形成されたソース領域、ドレイン
   領域、浮遊ゲート、消去ゲートおよび制御ゲートを有す
   るセルトランジスタを用いた不揮発性半導体メモリセル
   が、行列状に配列されてなる不揮発性半導体メモリにお
   いて、前記ソース領域の所定の領域上に選択的に形成さ
   れた絶縁膜と、該絶縁膜下に自己整合的に形成された第
   一の拡散層と、前記絶縁膜以外のソース領域に形成され
   た第二の拡散層とを具備し、前記消去ゲートが前記絶縁
   膜上に形成されたことを特徴とする不揮発性半導体メモ
   リ。
3. （３）隣接したメモリセルのソース領域およびドレイン
   領域を共有することを特徴とする請求項（１）および（
   ２）のいずれかに記載の不揮発性半導体メモリ。
4. （４）第一導電型の半導体基板の所定の領域に対し、第
   二導電型の第一の拡散領域を形成する工程と、半導体基
   板上に該第一の拡散領域を含んでフィールド絶縁膜を形
   成し素子分離を行なう工程と、全面に第一の絶縁膜を形
   成する工程と、全面に第一の導電層を形成する工程と、
   該第一の導電層を所定の形状にパターニングして浮遊ゲ
   ートを形成する工程と、全面に第二の絶縁膜を形成する
   工程と、全面に第二の導電層を形成する工程と、該第二
   の導電層を所定の形状にパターニングして消去ゲートを
   前記第一の拡散領域と前記フィールド絶縁膜上で交差す
   るように形成する工程と、全面に第三の絶縁膜を形成す
   る工程と、全面に第三の導電層を形成する工程と、該第
   三の導電層を所定の形状にパターニングして制御ゲート
   を形成する工程と、第一導電型の半導体基板の所定の領
   域に対し、第二導電型の第二の拡散領域を前記第一の拡
   散領域に接続するように形成する工程とを具備すること
   を特徴とした不揮発性半導体メモリの製造方法。
5. （５）第一導電型の半導体基板上にフィールド絶縁膜を
   形成して素子分離を行う工程と、全面に第一の絶縁膜を
   形成する工程と、前記フィールド絶縁膜を一部含む前記
   半導体基板上の前記第一の絶縁膜の所定の領域を除去し
   開孔部を設ける工程と、該開孔部を通して前記第一導電
   型の半導体基板上に第二導電型の第一の拡散領域を形成
   する工程と、前記第一の絶縁膜をマスクに前記開孔部に
   選択的に第二の絶縁膜を形成する工程と、前記第一の絶
   縁膜を除去する工程と、全面に第三の絶縁膜を形成する
   工程と、全面に第一の導電層を形成する工程と、該第一
   の導電層を所定の形状にパターニングして浮遊ゲートを
   形成する工程と、全面に第四の絶縁膜を形成する工程と
   、全面に第二の導電層を形成する工程と、該第２の導電
   層を所定の形状にパターニングして消去ゲートを前記第
   一の拡散領域と前記第二の絶縁膜上で交差するように形
   成する工程と、全面に第五の絶縁膜を形成する工程と、
   全面に第三の導電層を形成する工程と、該第三の導電層
   を所定の形状にパターニングして制御ゲートを形成する
   工程と、第一導電型の半導体基板の所定の領域に対し、
   第二導電型の第二の拡散領域を前記第一の拡散領域に接
   続するように形成する工程とを具備することを特徴とし
   た不揮発性半導体メモリの製造方法。