JP2515009B2 - 不揮発性半導体メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、不揮発性半導体メモリの製造方法に係
り、特に複数のメモリセルで共有されるように一方向に
延長形成されているソース領域拡散層と、このソース領
域拡散層に交差した消去ゲートを持つ不揮発性半導体メ
モリの製造方法に関する。

（従来の技術） 従来、不揮発性半導体メモリにおいて、電気的に記憶
データの書込み、および記憶データの消去が可能である
記憶装置としてEEPROMがある。このEEPROMは、通常、第
１層ポリシリコンからなる浮遊ゲートと、第２層ポリシ
リコンからなる消去ゲートと、第３層ポリシリコンから
なる制御ゲートの３層のゲート構造を持つメモリセルか
らなっている。

以下、第15図を参照して、このような３層構造メモリ
セルについて説明する。

第15図は、EEPROMの３層構造メモリセルのパターン平
面図、第16図（ａ）乃至第16図（ｃ）は、それぞれ第15
図に示すＨ−Ｈ′断面、Ｉ−Ｉ′断面、Ｊ−Ｊ′断面を
示す図である。

第15図において、702は、第16図に図示された半導体
基板701内に形成されるn⁺型ソース領域、703は、同様に
半導体基板701内に形成されるn⁺型ドレイン領域、704
は、半導体基板701上に図示しない酸化膜を介して形成
される第１層ポリシリコン層からなる浮遊ゲート、705
は、さらに図示しない酸化膜を介して形成される第２層
ポリシリコン層からなる消去ゲート、706は、さらに図
示しない酸化膜を介して形成される第３層ポリシリコン
層からなる制御ゲート、707は、さらに酸化膜を介して
形成されてメモリセルのドレイン領域703に接続され、
かつ図示しないセンスアンプに接続される、例えばアル
ミニウムからなるデータ線、708は、データ線707とドレ
イン領域703とを接続するために設けられたコンタクト
孔である。709は、前記データ線707と同様のアルミニウ
ムからなるメモリセルのソース領域702に接続され、か
つ接地に至る接地線、710は、接地線709とソース領域70
2とを接続するために設けられたコンタクト孔である。

次に、第16図（ａ）乃至第16図（ｃ）の断面図を参照
して、さらにこの３層構造のメモリセルについて説明す
る。第16図（ａ）乃至第16図（ｃ）において、各参照符
号は、第15図と対応するものとする。

まず、第16図（ａ）は、第15図に示すＨ−Ｈ′断面に
沿う断面図であり、半導体基板701上に、第１ゲート酸
化膜715が形成され、その上部に、浮遊ゲート704が形成
されている。さらにこの浮遊ゲート704上には、さらに
第２ゲート絶縁膜719を介して、消去ゲート705が形成さ
れている。さらにその上部に、例えばＯ−Ｎ−Ｏ（酸化
膜−窒化膜−酸化膜）３層構造からなる絶縁膜718を介
して、制御ゲート706が形成されている。さらに全面に
層間絶縁膜として、CVD酸化膜720が形成されている。

次に、第16図（ｂ）は、第15図に示すＩ−Ｉ′断面に
沿う断面図であり、半導体基板701内には、n⁺型ソース
領域拡散層702が形成され、また、厚い酸化膜711の下の
領域にも、ｎ型領域716が形成されており、この２つの
領域702と716とが一体となってソース領域を形成してい
る。この上部には第２ゲート酸化膜719と、交差部分の
厚い酸化膜711が形成されている。この厚い酸化膜711の
上部には、消去ゲート705が形成され、この消去ゲート7
05の上部には、Ｏ−Ｎ−O3層構造からなる絶縁膜718が
形成され、さらに全面に層間絶縁膜として、CVD酸化膜7
20が形成されている。

次に、第16図（ｃ）は、第15図に示すＪ−Ｊ′断面に
沿う断面図であり、半導体基板701内の厚い酸化膜711の
下の領域に、ｎ型領域716が形成されている。この上部
には、消去ゲート705が形成され、この消去ゲート705の
下には、フィールド酸化膜712の上部において、第２ゲ
ート酸化膜719を挟んで、浮遊ゲート704が形成されてい
る。一方、消去ゲート705の上部には、Ｏ−Ｎ−O3層構
造からなる絶縁膜718が形成され、この上部に制御ゲー
ト706が形成されている。さらに全面に層間絶縁膜とし
て、CVD酸化膜720が形成されている。

このように、３層構造のメモリセルにおいては、ソー
ス領域であるn⁺型拡散層702は、セルサイズを縮小する
ために、隣接するいくつかのメモリセルと共通であり、
制御ゲート706と平行に形成されている。また、消去ゲ
ート705は、メモリセルとメモリセルとの間に配置さ
れ、かつチャネル長手方向に形成され、隣り合うメモリ
セルの浮遊ゲート704と704′の両者に跨がるように形成
することでもセルサイズの縮小を図っている。

しかしながら、上述のような３層構造メモリセルで
は、そのメモリセルのセルサイズの縮小の為に、制御ゲ
ート706とソース拡散領域702とが平行に形成され、反対
に、消去ゲート705はメモリセルのチャネル長手方向に
形成されている。従って、制御ゲート706およびソース
領域拡散層702と、消去ゲート705とが交差する部分が形
成されることは避けがたいことである。ここで問題とな
るのは、ソース領域拡散層702と、消去ゲート705とが交
差する点にある。メモリセルから記憶データを消去する
時には、周知のように、消去ゲート705の電圧を上げ
て、浮遊ゲート704内に蓄積されている電子を薄い酸化
膜のトンネル効果を利用して、消去ゲート705に引き抜
く。この為、消去時において、消去ゲート705には、高
い電圧が印加されることとなる。例えば、この消去モー
ド時に消去ゲート705に印加される電圧を20Vとする。ま
た一方、これと交差するソース拡散領域702において
は、接地線709により、常に接地電位、例えば0Vであ
る。よって、これらのことから、メモリセルの記憶デー
タの消去モード時に、これら消去ゲート705とソース領
域702の交差部分に高い電位差20Vが生じ、これらの間に
介在する酸化膜が薄い、例えば厚さを300Å程度とする
と、約6.7MV/cmの電界が加わることとなり、酸化膜破壊
が起り易くなり、記憶装置の信頼性が低下する。

そこで消去モード時に生じる交差部分の高い電位差の
問題の対策として、従来では、この交差部分の消去ゲー
ト705とソース拡散領域702との間に介在する酸化膜711
を厚く形成している。例えば厚さ2000Å程度とし、かか
る電界を約1MV/cmと低減させて、酸化膜破壊が起りにく
くしている。

しかしながら、この交差部分の酸化膜のみを部分的に
厚くする工程においても、問題点がある。

以下、この工程上生じる問題について、第17図（ａ）
乃至第17図（ｃ）を参照して説明する。これら各々の図
面において、各参照符号は、第15図と対応するものとす
る。

第17図（ａ）および第17図（ｃ）は、第15図に示す３
層構造不揮発性半導体メモリの製造工程中の断面図であ
り、夫々第15図中のＨ−Ｈ′断面、Ｉ−Ｉ′断面、Ｊ−
Ｊ′断面に沿う断面図である。

まず、第17図（ａ）乃至第17図（ｃ）において、半導
体基板701上にフィールド酸化膜712を、例えば選択酸化
法を用いて厚さ8000Å程度形成し、次に、写真蝕刻法を
用いて、後工程にて形成される厚い酸化膜下のn⁺型ソー
ス拡散予定領域に対して、形成された図示しない所定形
状のレジストをマスクにｎ型の不純物をインプラし、ｎ
型拡散層716を形成する。次に、全面に交差部分の厚い
酸化膜形成用の酸化膜を、例えばCVD法を用いて厚さ200
0Å程度形成する。再度、写真蝕刻法を用いて、交差部
分の厚い酸化膜711用の所定形状の、図示しないレジス
トを形成し、このレジストをマスクにして、交差部分以
外の前記厚い酸化膜711をエッチング除去した時点まで
を示している。

この厚い酸化膜711を除去する際に、いくつかの問題
点がある。まず、第17図（ａ）に示すように、厚い酸化
膜711の膜厚が2000Å程度存在するために、この酸化膜7
11のエッチング除去の際、713の円内に示すフィールド
酸化膜712のバーズビーク部分の酸化膜が薄いために、
不要にエッチングされてしまい基板701表面が露出し、
えぐれ部分が形成されてしまう。このえぐれ部分により
フィールド酸化膜712の形状が変化し、ゲート幅の広が
りが生じ、設計通りのトランジスタ特性を得ることが非
常に困難になってしまう。また、第17図（ｃ）に示すよ
うに、2000Åの厚い酸化膜711を除去する際に、フィー
ルド酸化膜712にエッチングが発生し、その厚さが薄く
なることがある。フィールド酸化膜712の厚さが薄くな
ると、素子間リークが発生する恐れが高くなり、メモリ
の信頼性が低下する。

（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、そ
の目的は、消去ゲートとこれに直交する線状半導体領域
との交差部分にのみ厚い絶縁膜を残すときに発生する素
子分離用絶縁膜の無用なエッチングを解消し、設計通り
のトランジスタ特性を得易く、また、素子間リークが発
生する恐れを低減できる不揮発性半導体メモリの製造方
法を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の第１の態様に
係る製造方法では、浮遊ゲートを有するメモリセルの複
数で共通とされ、一の方向に延在されて前記メモリセル
のソースおよびドレインの一方に結合される、半導体基
板と反対導電型の線状半導体領域と、前記浮遊ゲートに
容量結合される制御ゲートと、前記線状半導体領域と直
交する他の方向に延在され、この線状半導体領域と交差
される部分を有した、前記浮遊ゲートとトンネル絶縁膜
を介して結合される消去ゲートとを具備する不揮発性半
導体メモリの製造方法であって、前記線状半導体領域を
前記半導体基板内に形成した後に素子分離用絶縁膜を形
成し、この素子分離用絶縁膜を形成した後に前記消去ゲ
ートを形成して、前記消去ゲートと前記線状半導体領域
とを前記素子分離用絶縁膜を介して交差させることを特
徴としている。

また、この発明の第２の態様に係る製造方法では、浮
遊ゲートを有するメモリセルの複数で共通とされ、一の
方向に延在されて前記メモリセルのソースおよびドレイ
ンの一方に結合される、半導体基板と反対導電型の線状
半導体領域と、前記浮遊ゲートに容量結合される制御ゲ
ートと、前記線状半導体領域と直交する他の方向に延在
され、この線状半導体領域と交差される部分を有した、
前記浮遊ゲートとトンネル絶縁膜を介して結合される消
去ゲートとを具備する不揮発性半導体メモリの製造方法
であって、前記線状半導体領域を前記消去ゲートとの交
差予定部分に対応した前記半導体基板内に、前記線状半
導体領域の一部となる前記半導体基板と反対導電型の半
導体領域を形成した後に素子分離用絶縁膜を形成し、こ
の素子分離用絶縁膜を形成した後に前記消去ゲートを形
成して、前記消去ゲートと前記線状半導体領域とを前記
素子分離用絶縁膜を介して交差させることを特徴として
いる。

また、この発明の第３の態様に係る製造方法では、浮
遊ゲートを有するメモリセルの複数で共通とされ、一の
方向に延在されて前記メモリセルのソースおよびドレイ
ンの一方に結合される、半導体基板と反対導電型の線状
半導体領域と、前記浮遊ゲートに容量結合される制御ゲ
ートと、前記線状半導体領域と直交する他の方向に延在
され、この線状半導体領域と交差される部分を有した、
前記浮遊ゲートとトンネル絶縁膜を介して結合される消
去ゲートとを具備する不揮発性半導体メモリの製造方法
であって、素子分離用絶縁膜を形成した後に前記線状半
導体領域と前記消去ゲートとの交差予定部分に対応した
前記半導体基板内に、前記線状半導体領域の一部となる
前記半導体基板と反対導電型の半導体領域を形成し、こ
の半導体領域を形成した後に前記交差予定部分を選択酸
化して前記線状半導体領域と前記消去ゲートとを絶縁す
るための酸化膜を形成し、この酸化膜を形成した後に前
記消去ゲートを形成して、前記消去ゲートと前記線状半
導体領域とを前記酸化膜を介して交差させることを特徴
としている。

（作用） 上記第１の態様に係る製造方法であると、前記線状半
導体領域を前記半導体基板内に形成した後に素子分離用
絶縁膜を形成し、この素子分離用絶縁膜を形成した後に
前記消去ゲートを形成して、前記消去ゲートと前記線状
半導体領域とを前記素子分離用絶縁膜を介して交差させ
ることで、前記消去ゲートと前記線状半導体領域との交
差部分に、堆積された厚い絶縁膜を、写真蝕刻工程を用
いて残す必要が無くなる。この結果、厚い絶縁膜を残す
ときに発生していた素子分離用絶縁膜の無用なエッチン
グが解消され、設計通りのトランジスタ特性が得易くな
り、また、素子分離用絶縁膜の膜厚低下も発生しなくな
るので、素子間リークが発生する恐れを低減できる。

また、上記第２の態様に係る製造方法では、前記線状
半導体領域と前記消去ゲートとの交差予定部分に対応し
た前記半導体基板内に、前記線状半導体領域の一部とな
る前記半導体基板と反対導電型の半導体領域を形成した
後に素子分離用絶縁膜を形成し、この素子分離用絶縁膜
を形成した後に前記消去ゲートを形成して、前記消去ゲ
ートと前記線状半導体領域とを前記素子分離用絶縁膜を
介して交差させることで、前記消去ゲートと前記線状半
導体領域との交差部分に、堆積された厚い絶縁膜を、写
真蝕刻工程を用いて残す必要が無くなるので、上記第１
の態様に係る製造方法と同様なる作用を得ることができ
る。

また、上記第３の態様に係る製造方法では、素子分離
用絶縁膜を形成した後に前記線状半導体領域と前記消去
ゲートとの交差予定部分に対応した前記半導体基板内
に、前記線状半導体領域の一部となる前記半導体基板と
反対導電型の半導体領域を形成し、この半導体領域を形
成した後に前記交差予定部分を選択酸化して前記線状半
導体領域と前記消去ゲートとを絶縁するための酸化膜を
形成し、この酸化膜を形成した後に前記消去ゲートを形
成して、前記消去ゲートと前記線状半導体領域とを前記
酸化膜を介して交差させることで、前記消去ゲートと前
記線状半導体領域との交差部分に、堆積された厚い絶縁
膜を、写真蝕刻工程を用いて残す必要が無くなるので、
上記第１、第２の態様に係る製造方法と同様なる作用を
得ることができる。

（実施例） 以下、第１図乃至第14図を参照して、この発明の実施
例に係わる不揮発性半導体メモリとその製造方法につい
て説明する。

（１） 第１図乃至第５図を参照して、この発明の第１
の実施例に係わる不揮発性半導体メモリとその製造方法
について説明する。

第１図は、この発明の第１の実施例に係わる不揮発性
半導体メモリのパターン平面図、第２図（ａ）乃至第２
図（ｄ）は、夫々第１図中に示すＡ−Ａ′乃至Ｄ−Ｄ′
断面に沿う断面図、第３図（ａ）乃至第３図（ｅ）は、
製造工程順に示した、第１図中に示すＡ−Ａ′断面に沿
う断面図、第４図（ａ）乃至第４図（ｄ）は、製造工程
順に示した、第１図中に示すＢ−Ｂ′断面に沿う断面
図、第５図（ａ）乃至第５図（ｅ）は、製造工程順に示
した、第１図中に示すＣ−Ｃ′断面に沿う断面図であ
る。

まず、第１図のパターン平面図において、102は、第
２図に図示される半導体基板101内に形成されるn⁺型ソ
ース領域、103は、同様に半導体基板101内に形成される
n⁺型ドレイン領域、104は、半導体基板101上に図示しな
い第１ゲート酸化膜を介して形成される第１層ポリシリ
コン層からなる浮遊ゲート、105は、さらに図示しない
酸化膜を介して形成される第２層ポリシリコン層からな
る消去ゲート、106は、さらに図示しない酸化膜、また
はＯ−Ｎ−Ｏ（酸化膜−窒化膜−酸化膜）３層構造から
なる絶縁膜を介して形成される第３層ポリシリコン層か
らなる制御ゲート、107は、さらに酸化膜を介して形成
されてメモリセルのドレイン領域103に接続され、かつ
図示しないセンスアンプに接続される、例えばアルミニ
ウムからなるデータ線、108は、データ線107とドレイン
領域103とを接続するために設けられたコンタクト孔で
ある。109は、前記データ線107と同様のアルミニウムか
らなるメモリセルのソース領域102に接続され、かつ接
地に至る接地線、110は、接地線109とソース領域102と
を接続するために設けられたコンタクト孔である。

次に、第２図（ａ）乃至第２図（ｄ）の断面図を参照
して、さらに第１の実施例の構造について説明する。第
２図（ａ）乃至第２（ｄ）において、各参照符号は第１
図と対応するものとする。

まず、第２図（ａ）は、第１図に示すＡ−Ａ′断面に
沿う断面図であり、半導体基板101上に選択的に素子分
離領域であるフィールド酸化膜111が形成され、このフ
ィールド酸化膜により分離された素子領域上には、第１
ゲート酸化膜112が形成され、その上部に、浮遊ゲート1
04が形成されている。さらにこの２つの浮遊ゲート104
上には、さらに、消去時のトンネル絶縁膜となる第２ゲ
ート絶縁膜113を介して、両方の浮遊ゲート104に跨がる
形で消去ゲート105が形成されている。さらにその上部
に、Ｏ−Ｎ−Ｏ（酸化膜−窒化膜−酸化膜）３層構造か
らなる絶縁膜114を介して、制御ゲート106が形成されて
いる。さらに、全面に層間絶縁膜として、CVD酸化膜115
が形成され、その上部に、アルミニウムからなる、デー
タ線107、接地線109が形成されている。

次に、第２図（ｂ）は、第１図に示すＢ−Ｂ′断面に
沿う断面図であり、半導体基板101内には、ソースコン
タクト領域および素子形成領域以外のフィールド酸化膜
111の下の領域にも、n⁺型ソース領域拡散102が形成され
ている。また、フィールド酸化膜111の上部には消去ゲ
ート105が形成されている。従って、同図に示すよう
に、消去ゲート105とソース拡散領域102との交差部分
が、フィールド酸化膜111を介している。さらに全面に
は層間絶縁膜115が形成され、この層間絶縁膜115内には
コンタクト孔110が形成されている。このコンタクト孔1
10を介して半導体基板101内のn⁺型ソース拡散領域102と
接地線109とが接続されている。また、102′は、ソース
拡散領域102と、このソース拡散領域102と直交するソー
ス領域と同じ導電型の拡散領域との交差部分である。こ
の102′は、後述するがドレイン拡散領域103と同じ工程
で形成され、同図に断面領域では、ソース領域であるこ
とは勿論である。

次に、第２図（ｃ）は、第１図に示すＣ−Ｃ′断面に
沿う断面図であり、半導体基板101上に形成されたフィ
ールド酸化膜111の下に、n⁺型ソース拡散領域102が形成
され、一方、フィールド酸化膜111の上部には、浮遊ゲ
ート104が形成され、その上部に、消去時のトンネル絶
縁膜となる第２ゲート酸化膜113を介して、消去ゲート1
05が形成されている。この消去ゲート105の上部には、
Ｏ−Ｎ−O3層構造からなる絶縁膜114が形成され、この
上部に制御ゲート106が形成されている。さらに全面に
層間絶縁膜115が形成されている。同図からも消去ゲー
ト105とソース拡散領域102との交差部分において、フィ
ールド酸化膜111が存在していることが分る。

次に、第２図（ｄ）は、第１図に示すＤ−Ｄ′断面に
沿う断面図であり、半導体基板101内には、ソース拡散
領域102と、ドレイン拡散領域103と、ソース拡散両102
と直交する方向に形成されたソース領域としての拡散層
102′が形成されている。一方、半導体基板101上には、
第１ゲート酸化膜を介して、浮遊ゲート104が形成さ
れ、さらにＯ−Ｎ−O3層構造からなる絶縁膜114を介し
て制御ゲート106が形成され、さらに全面に層間絶縁膜1
15が形成されている。この層間絶縁膜115内に、コンタ
クト孔108が形成され、ドレイン領域103とデータ線107
とが接続されている。

このような構造の不揮発性半導体メモリによれば、消
去ゲート105とソース拡散領域102との交差部分におい
て、充分な酸化膜厚を有する素子分離領域であるフィー
ルド酸化膜111が介在していることにより、両者の間に
高い電位差が生じても酸化膜破壊が起こることはない。

さらに、第３図乃至第５図の製造工程図を参照して、
この第１の実施例に係わる不揮発性半導体メモリの製造
方法について説明する。この第３図乃至第５図の各参照
符号は、第１図および第２図と対応するものとする。第
３図乃至第５図の断面は、夫々第２図（ａ）乃至第２図
（ｃ）と対応する。

まず、第３図（ａ）、第４図（ａ）、および第５図
（ａ）において、例えばｐ型の半導体基板101上に、ホ
トレジスト116を塗布し、写真蝕刻法を用いて、ソース
形成予定領域上のホトレジスト116を選択的に除去す
る。次に、このホトレジスト116をマスクに、ソース形
成予定領域に対してｎ型不純物をインプラし、n⁺型ソー
ス拡散領域102を形成する。

次に、第３図（ｂ）、第４図（ｂ）、および第５図
（ｂ）において、ホトレジスト116を除去した後、例え
ば選択酸化法により、素子分離領域であるフィールド酸
化膜111を、厚さ8000Å程度になるよう形成する。この
時、前記インプラされて形成されたソース拡散領域102
がフィールド酸化膜下に埋め込まれる。次に、このフィ
ールド酸化膜111によって分離された素子領域上に、例
えば熱酸化法により、第１ゲート酸化膜112を、厚さ300
Å程度となるように形成する。

次に、第３図（ｃ）、および第５図（ｃ）において、
全面に、例えばCVD法により、第１層ポリシリコン層を
形成する。次に、図示しないホトレジストを塗布し、写
真蝕刻法を用いて、この図示しないホトレジストの浮遊
ゲート形成予定領域上以外を選択的に除去する。この
後、この図示しないホトレジストをマスクに、第１層ポ
リシリコン層を所定の形状にパターニングすることによ
り、第１層ポリシリコン層からなる浮遊ゲート104を形
成する。

次に、第３図（ｄ）、第４図（ｃ）、および第５図
（ｄ）において、全面に、例えば熱酸化法により、第２
ゲート酸化膜113を形成する。この第２ゲート酸化膜113
は、消去時において、浮遊ゲート104と、この後形成さ
れる消去ゲートとの間にトンネル効果を有するトンネル
酸化膜となるものであり、その膜厚は、消去ゲートに印
加される電圧に合わせて、トンネル効果を有するよう、
適当に調節してよい。次に、全面に、例えばCVD法によ
り、第２層ポリシリコン層を形成し、第１層ポリシリコ
ン層と同様に、写真蝕刻法を用いて、所定形状にパター
ニングし、第２層ポリシリコン層からなる消去ゲート10
5を形成する。この時、第４図（ｃ）および第５図
（ｄ）に示すように、消去ゲート105と、ソース拡散領
域102との交差部分には、約8000Åの酸化膜厚を有する
フィールド酸化膜111が存在している。従って、メモリ
セルの消去時において、消去ゲート105とソース拡散領
域102との間に高い電位差が生じたとしても、酸化膜破
壊が起こることはない。

次に、第３図（ｅ）、第４図（ｄ）、および第５図
（ｅ）において、全面に、図示しないホトレジストを塗
布し、写真蝕刻法を用いて、第３図乃至第５図では図示
されないドレイン拡散領域上の図示しないホトレジスト
を選択的に除去し、この選択的に除去されたホトレジス
トをマスクにして、ｎ型不純物をインプラし、熱拡散さ
せることによって、ここでは図示されないドレイン拡散
領域を選択的に形成する。次に、全面に、酸化膜を形成
し、続いて窒化膜を形成し、さらに再度酸化膜を形成す
ることによって、Ｏ−Ｎ−O3層構造からなる絶縁膜114
を形成する。この後、全面に、例えばCVD法により、第
３層ポリシリコン層を形成すし、第１層、および第２層
ポリシリコン層と同様に、写真蝕刻法を用いて、所定形
状にパターニングし、第３層ポリシリコン層からなる制
御ゲート106を形成する。次に、この第３層ポリシリコ
ン層をマスクとして、全面にｎ型不純物をインプラし、
熱拡散することによって、ソース拡散領域102と交差す
る、n⁺型拡散領域102′を形成する。この後、第３図乃
至第５図には図示しないが、全面に、例えばCVD法によ
り層間絶縁膜としての酸化膜115を形成し、この層間絶
縁膜115内に、ソース拡散領域102′、およびドレイン拡
散領域103の所定の位置に対し、夫々コンタクト孔を開
孔する。さらに、全面に、例えばスパッタ法により、ア
ルミニウム層を形成し、所定の形状にパターニングする
ことにより、データ線107、および接地線109等の配線層
を形成して、この発明の第１の実施例に係わる不揮発性
半導体メモリが製造される。

尚、図示しない、ドレイン拡散領域を選択的に形成す
る工程は、浮遊ゲートである第１層ポリシリコンをマス
クとして自己整合的にドレイン拡散領域を形成するため
のもので、省略しても本発明から逸脱することはない。

このような不揮発性半導体メモリとその製造方法にあ
っては、フィールド酸化膜111の形成以前に、半導体基
板101内に対し、ソース拡散領域用の不純物をインプラ
することによって、膜厚の厚いフィールド酸化膜111の
下にソース拡散領域102が形成される。よって、ソース
拡散領域102と消去ゲート105との交差部分を、このフィ
ールド酸化膜111を介して形成できる。このフィールド
酸化膜111は、充分に厚い酸化膜圧を有しているので、
メモリセルの消去時、ソース拡散領域102と消去ゲート1
05との間に高電圧が生じたとしても、酸化膜破壊が起こ
ることはない。また、従来技術で問題であった、フィー
ルド酸化膜のバーズビーク部分に形成されるえぐれ部
分、およびフィールド酸化膜のエッチバックによる、寄
生フィールドトランジスタのしきい値低下や、素子間リ
ークの問題は、特別に厚い酸化膜を形成する必要が無
く、即ちフィールド酸化膜111を交差部分の絶縁膜とし
て用いることから解決され、信頼性が高く、また、メモ
リセルの当初の設計に忠実に製造することが可能とな
る。さらに、特別に厚い酸化膜を形成しないことから、
この厚い酸化膜を交差部分予定領域に残留させるため
の、写真蝕刻工程の削減が為され、このことから、歩留
りの向上、および製造コストの低減も併せて達成され
る。

（２） 次に、第６図および第７図を参照して、この発
明の第２の実施例について説明する。

第６図は、第２の実施例に係わる不揮発性半導体メモ
リのパターン平面図、第７図は、第６図に示すＥ−Ｅ′
断面に沿う断面図である。

まず、第６図において、202は、第７図に図示される
半導体基板201内に形成されるn⁺型ソース拡散領域で、
後述するが第１の実施例と同様にフィールド酸化膜211
形成前に不純物インプラによって形成されている。20
2′は、同様に半導体基板201内に形成されるn⁺型ソース
拡散領域で、この領域は、フィールド酸化膜211形成後
の不純物インプラによって形成され、かつ202に接続す
るように形成されている。203は、同様に半導体基板201
内に形成されるn⁺型ドレイン拡散領域、203、および20
2′の拡散領域は、この実施例においては、同時に形成
される。204は、半導体基板201上に図示しない第１ゲー
ト酸化膜を介して形成される第１層ポリシリコン層から
なる浮遊ゲート、205は、さらに図示しない酸化膜を介
して形成される第２層ポリシリコン層からなる消去ゲー
ト、206は、さらに図示しない、酸化膜、またはＯ−Ｎ
−O3層構造からなる絶縁膜を介して形成される第３層ポ
リシリコン層からなる制御ゲート、207は、さらに酸化
膜を介して形成されてメモリセルのドレイン領域203に
接続され、かつ図示しないセンスアンプに接続れる、例
えばアルミニウムからなるデータ線、208は、データ線2
07とドレイン領域203とを接続するために設けられたコ
ンタクト孔である。209は、前記データ線207と同様のア
ルミニウムからなるメモリセルのソース領域202′に接
続され、かつ接地に至る接地線、210は、接地線209とソ
ース領域202′とを接続するために設けられたコンタク
ト孔である。

次に、第７図の断面図を参照して、さらに第２の実施
例の構造について説明する。この第７図において、各参
照符号は第６図と対応するものとする。

第７図は、第６図に示すＥ−Ｅ′断面に沿う断面図で
あり、半導体基板201内には、n⁺型ソース領域拡散層20
2′と、素子分離領域であるフィールド酸化膜211の下の
領域にも、n⁺型ソース領域拡散202が形成されている。
また、フィールド酸化膜211の上部には消去ゲート205が
形成されている。従って、同図に示すように、消去ゲー
ト205とソース領域拡散層202との交差部分が、フィール
ド酸化膜211を介している。さらに全面には層間絶縁膜2
15が形成され、この層間絶縁膜215内にはコンタクト孔2
10が形成されている。このコンタクト孔210を介して半
導体基板201内のn⁺型ソース拡散領域202′と接地線209
とが接続されている。

上記のような構造の第２の実施例の製造方法として
は、フィールド酸化膜211の形成以前に、消去ゲート205
と交差する部分のソース拡散領域202の形成のため、半
導体基板201内の交差部分にのみ、ｎ型不純物をインプ
ラする。次に、選択酸化法により、半導体基板201上に
素子分離領域であるフィールド酸化膜211を形成する。
この後、図示しないが、第１ゲート酸化膜を形成し、第
１層ポリシリコン層を形成して、所定形状にパターニン
グすることにより、浮遊ゲート204を形成する。次に、
図示しないが膜厚の薄い第２のゲート酸化膜を形成し、
全面に第２層ポリシリコン層を形成し、所定形状にパタ
ーニングすることにより、消去ゲート205を形成する。
この時、この消去ゲート205と前記ソース拡散領域202と
の交差部分は、第１の実施例同様、フィールド酸化膜21
1を介することは勿論である。次に、図示はしないが全
面に、Ｏ−Ｎ−Ｏ（酸化膜、窒化膜、酸化膜）３層構造
からなる絶縁膜を形成する。この後、全面に、第３層ポ
リシリコン層を形成し、所定形状にパターニングするこ
とにより、制御ゲート206を形成する。次に、全面にｎ
型不純物をインプラ、拡散し、ソース拡散領域202′を
形成する。次に、全面に、例えばCVD法を用いた酸化膜
による層間絶縁膜215を形成し、さらにこの層間絶縁膜2
15内にコンタクト孔208、210を開孔し、このコンタクト
孔208、210を介して、例えばスパッタ法により形成され
たアルミニウム層によるデータ線207、接地線209を形成
し、この発明の第２の実施例に係わる不揮発性半導体メ
モリが製造される。

このような第２の実施例による不揮発性半導体メモリ
とその製造方法によれば、第１の実施例では、フィール
ド酸化膜111の形成前に一括してチャネル長方向に伸び
るソース拡散領域102をインプラ、および熱拡散により
形成し、フィールド酸化膜111の下に埋め込んで形成し
たが、この第２の実施例では、まず、ソース拡散領域の
交差部分である202のみフィールド酸化膜211の下に埋め
込んで形成し、フィールド酸化膜211を形成してから、
残りのソース拡散領域202′を不純物インプラ、熱拡散
して形成する。従って、第１の実施例に比較して、例え
ばフィールド酸化膜211の形成時の熱工程の影響を、チ
ャネル部分が受けることがない。よって、熱の影響によ
って、フィールド酸化膜211の下に埋め込んで形成して
いるソース領域拡散層202が広がっても、メモリセルの
チャネル長が変動することなく形成でき、かつ、従来技
術で問題であった、フィールド酸化膜のバーズビーク部
分に形成されるえぐれ部分、およびフィールド酸化膜の
エッチングによる、寄生フィールドトランジスタのしき
い値低下や、素子間リークの問題は、特別に厚い酸化膜
を形成する必要が無く、即ちフィールド酸化膜211を交
差部分の絶縁膜として用いることから解決され、信頼性
が高く、また、メモリセルの当初の設計に忠実に製造す
ることが可能となる。さらに、厚い酸化膜を形成しない
ことから、この厚い酸化膜を交差部分予定領域に残留さ
せるための、写真蝕刻工程の削減が為され、このことか
ら、歩留りの向上、および製造コストの低減も併せて達
成される。

この発明は、上記の２例に示すような、制御ゲートと
ソース拡散領域とが平行で、これらの直交して消去ゲー
トとドレイン拡散領域とが形成されているメモリセルば
かりに適用される訳ではなく、制御ゲートと消去ゲート
とが平行で、これに直交してソース、ドレインが共通の
拡散領域形成されているメモリセルにも適用できる。こ
のようなメモリセルは、ドレインのコンタクトを省略で
きることから、微細化に適している。

以下、このようなソース、ドレインが共通であるメモ
リセルに本発明を適用した実施例について説明する。

（３） 第８図は、この発明の第３の実施例を示すパタ
ーン平面図であり、上記のソース、ドレインが共通の拡
散領域にて形成されるメモリセルの構造を持つ。

まず、第８図において、302は、図示されない、例え
ばｐ型半導体基板内に形成されているn⁺型ソース、ドレ
イン共通拡散領域で、第１の実施例同様に、ここでは図
示しない素子分離領域であるフィールド酸化膜形成前に
一括してｎ型不純物のインプラ、熱拡散により形成され
ている。303は、半導体基板内に形成される前記ソー
ス、ドレイン共通拡散領域302に直交して形成されるソ
ース、ドレイン共通拡散領域で、メモリセルのチャネル
幅方向に形成されている。このソース、ドレイン共通拡
散層303は、フィールド酸化膜形成後にｎ型不純物のイ
ンプラ、熱拡散により形成されている。304は、半導体
基板上に、図示されない第１ゲート酸化膜を介して形成
された第１層ポリシリコンからなる浮遊ゲート、305
は、さらに図示されない薄い酸化膜である第２ゲート酸
化膜を介して形成された消去ゲートで、この消去ゲート
と前記ソース、ドレイン共通拡散領域302との交差部分
には、勿論ながら充分に厚い酸化膜厚を有するフィール
ド酸化膜が介在している。よって、メモリセルの消去
時、消去ゲート305と、ソース、ドレイン共通拡散領域3
02との間に、高い電位差が生じても、酸化膜破壊が起こ
ることはない。306は、さらに図示されない、例えばＯ
−Ｎ−O3層構造からなる絶縁膜を介して形成された第３
層ポリシリコンからなる制御ゲートである。

このような不揮発性半導体メモリの製造方法は、第１
の実施例と、ほぼ同様な製造工程で製造でき、即ち消去
ゲート305と直交する方向に形成されるソース、ドレイ
ン共通拡散領域302をフィールド酸化膜形成前に形成
し、この後フィールド酸化膜を形成することにより、こ
のフィールド酸化膜下にソース拡散領域302を埋め込む
ように形成する。従って、消去ゲート305との交差部分
において、間に充分な酸化膜厚を有するフィールド酸化
膜を介することができ、消去ゲート305とソース、ドレ
イン共通拡散領域302との間に高い電位差が生じたとし
ても、酸化膜破壊が起こることはなく、また製造工程に
おいても、第１の実施例同様、フィールド酸化膜のバー
ズビーク部分に形成されるえぐれ部分、およびフィール
ド酸化膜のエッチバックによる、寄生フィールドトラン
ジスタのしきい値の低下や、素子間リークの問題は、特
別に厚い酸化膜を形成する必要が無く、即ちフィールド
酸化膜211をを交差部分の絶縁膜として用いることから
解決され、信頼性が高く、また、メモリセルの当初の設
計に忠実に製造することが可能となる。さらに、厚い酸
化膜を形成しないことから、この厚い酸化膜を交差部分
予定領域に残留させるための写真蝕刻工程の削減が為さ
れ、このことから、歩留りの向上、および製造コストの
低減も併せて達成される。

尚、製造工程で、前記実施例と異なるのは、ソース、
ドレイン領域のインプラ工程を、第１層ポリシリコンの
パターニング後に行う点である。

（４） 次に、第９図は、この発明の第４の実施例を示
すパターン平面図であり、第３の実施例同様、ソース、
ドレインが共通の拡散領域にて構成されるメモリセルの
構造を持つ。

まず、第９図において、402は、図示されない、例え
ばｐ型半導体基板内に形成されているn⁺型ソース、ドレ
イン共通拡散領域で、第２の実施例の様に、ここでは図
示しない素子分離領域であるフィールド酸化膜形成前
に、消去ゲート405との交差部分予定領域のみｎ型不純
物のインプラ、熱拡散により形成されている。403は、
半導体基板内に形成されるソース、ドレイン共通拡散領
域で、メモリセルのチャネル幅方向に形成され、前記ソ
ース、ドレイン共通拡散領域402と接続して形成され
る。このソース、ドレイン共通拡散層403は、フィール
ド酸化膜形成後にｎ型不純物のインプラ、熱拡散により
形成される。404は、半導体基板上に、図示されない第
１ゲート酸化膜を介して形成された第１層ポリシリコン
からなる浮遊ゲート、405は、さらに図示されない薄い
酸化膜である第２ゲート酸化膜を介して形成された消去
ゲートで、この消去ゲートと前記ソース、ドレイン共通
拡散領域402との交差部分には、勿論ながら充分に厚い
酸化膜厚を有するフィールド酸化膜が存在している。よ
って、メモリセルの消去時、消去ゲート405と、ソー
ス、ドレイン共通拡散領域402との間に、高い電位差が
生じても、酸化膜破壊が起こることはない。406は、さ
らに図示されない、例えばＯ−Ｎ−O3層構造からなる絶
縁膜を介して形成された第３層ポリシリコンからなる制
御ゲートである。

このような不揮発性半導体メモリの製造方法は、第２
の実施例と、ほぼ同様な製造工程で製造でき、即ち、消
去ゲート405とソース、ドレイン共通領域との交差予定
領域にのみ、ｎ型不純物をインプラ、熱拡散させて交差
部分にソース、ドレイン共通拡散領域402を、図示しな
いフィールド酸化膜形成前に形成し、この後フィールド
酸化膜を形成することにより、このフィールド酸化膜下
にソース、ドレイン共通拡散領域402を埋め込むように
形成する。従って、消去ゲート405との交差部分におい
て、間に充分な酸化膜厚を有するフィールド酸化膜を介
することができ、消去ゲート405とソース、ドレイン共
通拡散領域402との間に高い電位差が生じたとしても、
酸化膜破壊が起こることはない。また製造工程において
も、第２の実施例同様、ソース、ドレイン共通拡散領域
の交差部分である402のみフィールド酸化膜の下に埋め
込んで形成し、フィールド酸化膜を形成してから、残り
のソース、ドレイン共通拡散領域403を不純物のインプ
ラ、熱拡散する。従って、第３の実施例に比較して、例
えばフィールド酸化膜の形成時の熱工程の影響を、チャ
ネル領域が受けることはない。よって、熱の影響によっ
て、フィールド酸化膜の下に埋め込んで形成しているソ
ース、ドレイン共通拡散領域402が広がっても、メモリ
セルのチャネル長が変わることなく形成できる。かつ、
フィールド酸化膜のバーズビーク部分に形成されるえぐ
れ部分、およびフィールド酸化膜のエッチバックによ
る、寄生フィールドトランジスタのしきい値の低下や、
素子間リークの問題は、厚い酸化膜を形成する必要が無
く、即ちフィールド酸化膜を交差部分の絶縁膜として用
いることから解決され、信頼性が高く、また、メモリセ
ルの当初の設計に忠実に製造することが可能となる。さ
らに、厚い酸化膜を形成しないことから、この厚い酸化
膜を交差部分予定領域に残留させるための写真蝕刻工程
の削減が為され、このことから、歩留りの向上、および
製造コストの低減も併せて達成される。

（５） 以下、第10図乃至第14図を参照して、この発明
の第５の実施例である、消去ゲートとソース拡散領域と
の交差部分に選択的に酸化膜を成長させた不揮発性半導
体メモリとその製造方法について説明する。

第10図は、この発明の第５の実施例の不揮発性半導体
メモリのパターン平面図、第11図（ａ）、および第11図
（ｂ）は、夫々第10図に示すＦ−Ｆ′断面およびＧ−
Ｇ′断面に沿う断面図、第12図（ａ）乃至第12図
（ｅ）、および第13図（ａ）乃至第13図（ｅ）は、夫々
第10図中に示すＦ−Ｆ′断面、Ｇ−Ｇ′断面に沿う製造
工程順に示した断面図である。

尚、第10図には、簡略化の為、メモリセル１個分を示
す。

まず、第10図において、502は、第11図に図示される
半導体基板501内に形成されるn⁺型拡散領域で、後述す
るが消去ゲートとの交差部分のみ選択的に形成する酸化
膜524形成前に不純物インプラによって形成されてい
る。また、529は、この不純物インプラの開孔部であ
る。502′は、同様に半導体基板内に形成されるn⁺型ソ
ース領域で、この領域は、酸化膜524形成後に不純物イ
ンプラによって形成され、かつ502に接続するように形
成されている。503は、同様に半導体基板501内に形成さ
れるn⁺型ドレイン領域、504は、半導体基板501上に、図
示しない第１ゲート酸化膜を介して形成される第１層ポ
リシリコン層からなる浮遊ゲート、505は、さらにここ
では図示しない薄い酸化膜である第２ゲート酸化膜513
を介して形成される第２層ポリシリコン層からなる消去
ゲート、506は、さらにこでは図示しないＯ−Ｎ−O3層
構造からなる絶縁膜を介して形成される、第３層ポリシ
リコン層からなる制御ゲート、507は、さらに第11図に
図示される層間絶縁膜である酸化膜515を介して形成さ
れてメモリセルのドレイン領域503に接続され、かつ図
示しないセンスアンプに接続される、例えばアルミニウ
ムからなるデータ線、508は、データ線507とドレイン領
域503とを接続するために設けられたコンタクト孔であ
る。

次に、第11図（ａ）および第11図（ｂ）の断面図を参
照して、さらにこの発明の第５の実施例について説明す
る。この第11図（ａ）および第11図（ｂ）の各参照符号
は、第10図と対応するものとする。

まず、第11図（ａ）において、半導体基板501内に
は、n⁺型ソース領域拡散層502′と、酸化膜524の下に
も、n⁺型ソース領域拡散層502が形成され、502′と502
が一体となってソース拡散領域を形成している。一方、
酸化膜524上には消去ゲート505が形成され、さらにその
上部には、層間絶縁膜515が形成されている。

次に、第11図（ｂ）において、半導体基板501内に
は、n⁺型ソース拡散領域502が形成され、その上部に
は、選択的に形成された酸化膜524が形成されている。
さらに半導体基板501上には、素子分離領域として、こ
れも選択的に形成されたフィールド酸化膜511が形成さ
れている。このフィールド酸化膜511上部には、浮遊ゲ
ート504が形成され、その上部に薄い酸化膜として、第
２ゲート酸化膜513が形成され、さらにその上部には、
消去ゲート505が形成されている。この消去ゲート505と
前記ソース拡散領域502との交差部分には、この交差部
分のみに選択的に形成された酸化膜524が介在してお
り、メモリセルの消去時の両者の間の高い電位差に耐え
られるように、充分な酸化膜厚に形成されている。消去
ゲート505の上部には、Ｏ−Ｎ−Ｏ（酸化膜、窒化膜、
酸化膜）３層構造からなる絶縁膜514が形成されてい
る。このＯ−Ｎ−O3層構造からなる絶縁膜514上には、
制御ゲート506が形成され、その上部には層間絶縁膜515
が形成されている。

このような構造の不揮発性半導体メモリによれば、消
去ゲート505とソース拡散領域502との交差部分におい
て、メモリセルの消去時、この両者の間に生じる高い電
位差に充分に耐えられるよう、充分な酸化膜厚を有する
選択的に形成された酸化膜524が介在していることによ
り、酸化膜破壊が起こることはない。

次に、第12図、および第13図の製造工程図を参照し
て、この発明の第５の実施例に係わる不揮発性半導体メ
モリの製造方法について説明する。この第12図、および
第13図の各参照符号は、第10図と対応するものとする。

まず、第12図（ａ）、および第13図（ａ）において、
例えばｐ型の半導体基板501上に、例えば選択酸化法を
用いて、素子分離領域であるフィールド酸化膜511を、
厚さ8000Å程度になるように選択的に形成する。

次に、第12図（ｂ）、および第13図（ｂ）において、
全面に、例えば熱酸化法により、酸化膜525を、厚さ500
0Å程度に形成し、さらに全面に、例えばCVD法により、
耐酸化性膜である窒化膜を、厚さ1000Å程度に形成す
る。

次に、第12図（ｃ）、および第13図（ｃ）において、
全面にホトレジスト527を塗布し、写真蝕刻法を用い
て、このホトレジスト527の消去ゲートとソース拡散領
域との交差予定領域上を除去し、開孔部529を設ける。
この後、残留したホトレジスト527をマスクに、窒化膜5
26、酸化膜525を順次除去して、半導体基板501の表面を
露出させ、さらにｎ型不純物をインプラする。この時、
第13図（ｃ）に示すように、一部、フィールド酸化膜51
1上にオーバーラップして開孔部を設け、ｎ型不純物を
インプラしてもフィールド酸化膜511下にはｎ型不純物
が導入されることはない。

次に、第12図（ｄ）、および第13図（ｄ）において、
前記ホトレジスト527を剥離した後、例えば熱酸化法に
より、半導体基板501の表面が露出している開孔部分、
即ち消去ゲートとソース拡散領域との交差予定領域に酸
化膜524を、メモリセルの消去時の両者の電位差に充分
に耐えられるように、例えば厚さ2000Å程度に形成す
る。この時、この開孔部分以外には、耐酸化性膜である
窒化膜526が残留しているので、酸化膜524は成長しな
い。従って、交差予定領域上の半導体基板501のみ選択
的にこのフィールド酸化膜524が形成される。

次に、第12図（ｅ）、および第13図（ｅ）において、
窒化膜526、酸化膜525を除去する。この後、全面に、例
えば熱酸化法により、第１ゲート酸化膜512を、厚さ300
Å程度となるように形成し、全面に、例えばCVD法を用
いて、第１層ポリシリコン層を形成する。次に、図示し
ないホトレジストを塗布し、写真蝕刻法を用いて、この
図示しないホトレジストの浮遊ゲート形成予定領域上以
外を選択的に除去する。この後、この図示しないホトレ
ジストをマスクに、第１層ポリシリコン層からなる浮遊
ゲート504を形成する。この後、再度全面に、例えば熱
酸化法により、第２ゲート酸化膜513を形成する。この
第２ゲート酸化膜513は、メモリセルの消去時、浮遊ゲ
ート504と、この後、形成される消去ゲートとの間にト
ンネル効果を有するトンネル酸化膜となるものであり、
その膜厚は、消去ゲートに印加される電圧に合わせて、
適当に調節してよい。次に、全面に、例えばCVD法によ
り、第２層ポリシリコン層を形成し、第１層ポリシリコ
ン層と同様に、写真蝕刻法を用いて、所定形状にパター
ニングし、第２層ポリシリコン層からなる消去ゲート50
5を形成する。この時、第12図（ｅ）および第13図
（ｅ）に示すように、消去ゲート505と、ソース拡散領
域502との交差部分には、メモリセルの消去時、両者の
間に高い電位差が生じても、充分に耐えられる酸化膜
厚、この例では約2000Å有する酸化膜524が存在してい
る。従って、メモリセルの消去時において、酸化膜破壊
が起こることはない。この後、ホトレジストを用い、選
択的にドレイン拡散領域のみ、ｎ型不純物をインプラ、
拡散することでドレイン拡散領域503を形成する。この
後、図示しないが、全面に酸化膜を形成し、続いて窒化
膜を形成し、さらに再度酸化膜を形成することによっ
て、Ｏ−Ｎ−O3層構造からなる絶縁膜を形成し、さらに
全面に、第３層ポリシリコン層を形成し、第１層、第２
層ポリシリコン層同様、写真蝕刻法を用いて、制御ゲー
ト506を形成する。次に、全面にｎ型不純物をインプ
ラ、拡散し、ソース拡散領域502′を形成する。次に、
全面に、例えばCVD法を用いて、酸化膜による層間絶縁
膜515を形成し、さらにこの層間絶縁膜515内に、第10図
に示すドレイン拡散領域503に対するコンタクト孔508、
および図示しないソース拡散領域502′に対するコンタ
クト孔を開孔し、これらのコンタクト孔を介して、例え
ばスパッタ法を用いて、アルミニウム層を形成し、第10
図に示すデータ線507、および図示されないソース接地
線を形成することにより、この発明の第５の実施例に係
わる不揮発性半導体メモリが製造される。

このような第５の実施例による不揮発性半導体メモリ
とその製造方法によれば、消去ゲート505とソース拡散
領域502との交差部分において、メモリセルの消去時、
両者の間に高い電位差に耐えられる充分な酸化膜厚を有
する、選択的に形成された酸化膜524が存在している。
従って、消去時、消去ゲート505とソース拡散領域502と
の間に高い電位差が生じたとしても酸化膜破壊が起こる
ことはない。また、製造工程においては、交差部分に厚
い酸化膜を写真蝕刻法でホトレジストをマスクにエッチ
ングによって形成するのではなく、交差部分に選択的に
充分に厚い酸化膜、即ち酸化膜524を形成する。従っ
て、素子分離領域であるフィールド酸化膜511のバーズ
ビーク部分にえぐれ部分が形成されたり、フィールド酸
化膜511がエッチバックされて寄生フィールドトランジ
スタのしきい値が低下して発生する、素子間リークの問
題が解決される。さらに、この第５の実施例によれば、
第１乃至第４の実施例では、フィールド酸化膜の形成前
に不純物をインプラし、このフィールド酸化膜下に交差
部分のソース拡散領域を埋め込む。よって、この埋め込
まれたソース拡散領域がフィールド酸化膜形成時の熱処
理の影響を受け、縦方向（深さ方向）、横方向（平面方
向）にも広がり、また、不純物がフィールド酸化膜中に
も取込まれるため、シート抵抗が上がりやすかった点
を、この交差部分の酸化膜をフィールド酸化膜511とは
独立して、任意の厚さに設定できるため、例えばこの例
では、フィールド酸化膜511の厚さが約8000Å、また交
差部分のみに選択的に形成される酸化膜524の厚さが約2
000Åとなっている。このことから酸化膜524下に埋め込
まれて形成されているソース拡散層502は、フィールド
酸化膜511下に形成されるよりも熱の影響を受けないこ
とが分る。よって、ソース拡散層502の縦方向、および
横方向の広がりを抑えることができ、シート抵抗を低く
することができる。

さらに、第14図（ａ）および第14（ｂ）を参照して、
この第５の実施例について説明する。

第14図（ａ）は、第１乃至第４の実施例で述べた素子
分離領域としてのフィールド酸化膜形成前に不純物をイ
ンプラしてフィールド酸化膜下に埋め込んだ時の不純物
拡散領域の平面図、第14図（ｂ）は、第５の実施例で述
べた素子分離領域としてのフィールド酸化膜形成後に不
純物をインプラして、さらに選択的に酸化膜を形成し
て、この酸化膜下に埋め込んだ時の不純物拡散領域の平
面図である。

まず、第14図（ａ）において、601は、交差部分領域
に対する不純物インプラの為のマスクの開孔部の大きさ
を示している。ここから、不純物をインプラし、ソース
拡散領域602を形成する。しかしながら、このソース拡
散領域は、素子分離領域としてのフィールド酸化膜形成
時の熱の影響を受け、最終的に、同図中の602に示すよ
うな大きさ、即ち上、下方向にx_JL1、x_JL2と広がってし
まう。また、マスクが上、下方向にずれた場合、拡散領
域602は、当然ながらそのずれの分だけずれて形成され
てしまう。従って、マスクのずれに対処する合わせ余裕
をみなければならないという問題がある。また、同図中
の603は、フィールド酸化膜形成後にインプラされて形
成される残りのソース拡散領域である。このように、チ
ャネル幅方向のソース領域を２段階に分けて形成る例
は、第２、第４の実施例に記載されているが、第１、第
３の実施例のように、１段階で形成した場合も同様な問
題が生じる。

ただし、上記の問題は、フィールド酸化膜形成のパタ
ーンを第14図（ｂ）のようにして、フィールド酸化膜を
形成する際の選択酸化時、耐酸化性膜を除去した領域、
即ち耐酸化性とならない領域に、不純物がインプラされ
ない厚さに、例えば1000Å程度の酸化膜を予め形成して
おき、不純物をインプラする部分のみ、この酸化膜を除
去し、この酸化膜の残留部分をマスクに不純物のインプ
ラを行えば、マスクの合わせずれを考えなくてよい。即
ち自己整合的に交差部分の不純物拡散領域602が形成で
きる。また、この酸化膜の除去の際、フィールド酸化膜
形成時の熱の影響による拡散領域602の広がりを考慮し
て、適切に酸化膜を除去する面積、即ち開孔部601の大
きさを決定することは勿論である。このような手段を講
じれば、上記の問題は解決される。

この発明の第５の実施例では、上記の手段を講じなく
ても、拡散領域の広がりの問題を解決できる構造となっ
ている。

次に、第14図（ｂ）を参照して、この第５の実施例の
場合について説明する。

第14図（ｂ）において、604は、交差部分領域に対す
る不純物インプラの為のマスクの開孔部の大きさを示し
ている。ここから、不純物をインプラし、ソース拡散領
域605を形成する。この場合、マスク605よりも、上、下
方向において、小さなソース拡散領域605が形成され
る。これは、不純物をインプラする以前に、既に素子分
離領域であるフィールド酸化膜が形成されており、この
フィールド酸化膜がマスクとなって、このフィールド酸
化膜下には、不純物がインプラされないからである。即
ち不純物のインプラの際、上、下方向のインプラされる
領域は、フィールド酸化膜によって決定されており、不
純物のインプラは、マスク合わせのずれを考慮しなくて
よく、自己整合的に形成できる。また、ソース拡散領域
605上に、選択的に形成される酸化膜は、フィールド酸
化膜よりも薄く形成でき、かつその酸化膜厚は、交差部
分の消去ゲートとソース拡散領域との高い電位差に耐え
られる範囲で適当に調節できる。従って、ソース拡散領
域605は、その上部に形成される酸化膜形成時の熱の影
響を低減することが可能となり、このことからソース拡
散領域605の上、下方向の広がりも、同図中に示す
x_JL1′とx_JL2′とのように低減される。よって、シート
抵抗をさらに低減することが可能となる。また、同図中
の606は、酸化膜形成後にインプラされて形成される残
りのソース拡散領域である。

尚、この第５の実施例は、第１乃至第４の実施例に記
載したような不揮発性半導体メモリのパターンの全てに
適用可能であることは言うまでもない。

［発明の効果］ 以上説明したようにこの発明によれば、消去ゲートと
これに直交する線状半導体領域との交差部分にのみ厚い
絶縁膜を残すときに発生する素子分離用絶縁膜の無用な
エッチングを解消し、設計通りのトランジスタ特性を得
易く、また、素子間リークが発生する恐れを低減できる
不揮発性半導体メモリの製造方法を提供することができ
る。

【図面の簡単な説明】

第１図は、この発明の第１の実施例に係わる不揮発性半
導体メモリのパターン平面図、第２図（ａ）乃至第２図
（ｄ）は、第１図装置の断面図、第３図（ａ）乃至第３
図（ｅ）は、第１図装置のＡ−Ａ′に沿う製造工程順に
示す断面図、第４図（ａ）乃至第４図（ｄ）は、第１図
装置のＢ−Ｂ′に沿う製造工程順に示す断面図、第５図
（ａ）乃至第５図（ｅ）は、第１図装置のＣ−Ｃ′に沿
う製造工程順に示す断面図、第６図は、この発明の第２
の実施例に係わる不揮発性半導体メモリのパターン平面
図、第７図は、第６図装置の断面図、第８図は、この発
明の第３の実施例に係わる不揮発性半導体メモリのパタ
ーン平面図、第９図は、この発明の第４の実施例に係わ
る不揮発性半導体メモリのパターン平面図、第10図は、
この発明の第５の実施例に係わる不揮発性半導体メモリ
のパターン平面図、第11図（ａ）および第11図（ｂ）
は、第10図装置の夫々、Ｆ−Ｆ′、Ｇ−Ｇ′断面に沿う
断面図、第12図（ａ）乃至第12図（ｅ）は、第10図装置
のＦ−Ｆ′に沿う製造工程順に示す断面図、第13図
（ａ）乃至第13図（ｅ）は、第10図装置のＧ−Ｇ′断面
に沿う製造工程順に示す断面図、第14図（ａ）および第
14図（ｂ）は、夫々、第１乃至第４の実施例、第５の実
施例の交差部分における不純物拡散層の平面図、第15図
は、従来技術による不揮発性半導体メモリのパターン平
面図、第16図（ａ）乃至第16図（ｃ）は、第15図装置の
断面図、第17図（ａ）乃至第17図（ｃ）は、第15図装置
の製造工程中における断面図である。 101……半導体基板、102……ソース拡散領域、102′…
…ソース拡散領域、103……ドレイン拡散領域、104……
浮遊ゲート、105……消去ゲート、106……制御ゲート、
107……データ線、108……コンタクト孔、109……接地
線、110……コンタクト孔、111……フィールド酸化膜、
112……第１ゲート酸化膜、113……第２ゲート酸化膜、
114……Ｏ−Ｎ−O3層構造からなる絶縁膜、115……層間
絶縁膜、116……レジスト、201……半導体基板、202…
…ソース拡散領域、202′……ソース拡散領域、203……
ドレイン拡散領域、204……浮遊ゲート、205……消去ゲ
ート、206……制御ゲート、207……データ線、208……
コンタクト孔、209……接地線、210……コンタクト孔、
211……フィールド酸化膜、215……層間絶縁膜、304…
…浮遊ゲート、305……消去ゲート、306……制御ゲー
ト、302……チャネル幅方向に伸びるソース、ドレイン
共通領域、303……チャネル長方向に伸びるソース、ド
レイン共通領域、404……浮遊ゲート、405……消去ゲー
ト、406……制御ゲート、402……チャネル幅方向に伸び
るソース、ドレイン共通領域、403……チャネル長方向
およびチャネル幅方向に伸びるソース、ドレイン共通領
域、501……半導体基板、502……ソース拡散領域、50
2′……ソース拡散領域、503……ドレイン拡散領域、50
4……浮遊ゲート、505……消去ゲート、506……制御ゲ
ート、507……データ線、508……コンタクト孔、511…
…フィールド酸化膜、512……第１ゲート酸化膜、513…
…第２ゲート酸化間、514……Ｏ−Ｎ−O3層構造からな
る絶縁膜、515……層間絶縁膜、524……酸化膜、525…
…酸化膜、526……窒化膜、527……ホトレジスト、529
……開孔部、601……マスクの開孔部、602……ソース拡
散領域、603……ソース拡散領域、604……マスクの開孔
部、605……ソース拡散領域、606……ソース拡散領域、
701……半導体基板、702……ソース拡散領域、703……
ドレイン拡散領域、704,704′……浮遊ゲート、705……
消去ゲート、706……制御ゲート、707……データ線、70
8……コンタクト孔、709……接地線、710……コンタク
ト孔、711……厚い酸化膜、712……フィールド酸化膜、
715……第１ゲート酸化膜、716……ソース拡散領域、71
7……ソース拡散領域、718……Ｏ−Ｎ−O3層構造からな
る絶縁膜、719……第２ゲート酸化膜、720……層間絶縁
膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金箱 和範 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 岩橋 弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭57−43470（ＪＰ，Ａ) 特開 昭61−30063（ＪＰ，Ａ) 特開 平１−293568（ＪＰ，Ａ) 特開 昭57−120296（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】浮遊ゲートを有するメモリセルの複数で共
   通とされ、一の方向に延在されて前記メモリセルのソー
   スおよびドレインの一方に結合される、半導体基板と反
   対導電型の線状半導体領域と、前記浮遊ゲートに容量結
   合される制御ゲートと、前記線状半導体領域と直交する
   他の方向に延在され、この線状半導体領域と交差される
   部分を有した、前記浮遊ゲートとトンネル絶縁膜を介し
   て結合される消去ゲートとを具備する不揮発性半導体メ
   モリの製造方法であって、 前記線状半導体領域を前記半導体基板内に形成した後に
   素子分離用絶縁膜を形成し、この素子分離用絶縁膜を形
   成した後に前記消去ゲートを形成して、前記消去ゲート
   と前記線状半導体領域とを前記素子分離用絶縁膜を介し
   て交差させることを特徴とする不揮発性半導体メモリの
   製造方法。
2. 【請求項２】浮遊ゲートを有するメモリセルの複数で共
   通とされ、一の方向に延在されて前記メモリセルのソー
   スおよびドレインの一方に結合される、半導体基板と反
   対導電型の線状半導体領域と、前記浮遊ゲートに容量結
   合される制御ゲートと、前記線状半導体領域と直交する
   他の方向に延在され、この線状半導体領域と交差される
   部分を有した、前記浮遊ゲートとトンネル絶縁膜を介し
   て結合される消去ゲートとを具備する不揮発性半導体メ
   モリの製造方法であって、 前記線状半導体領域と前記消去ゲートとの交差予定部分
   に対応した前記半導体基板内に、前記線状半導体領域の
   一部となる前記半導体基板と反対導電型の半導体領域を
   形成した後に素子分離用絶縁膜を形成し、この素子分離
   用絶縁膜を形成した後に前記消去ゲートを形成して、前
   記消去ゲートと前記線状半導体領域とを前記素子分離用
   絶縁膜を介して交差させることを特徴とする不揮発性半
   導体メモリの製造方法。
3. 【請求項３】浮遊ゲートを有するメモリセルの複数で共
   通とされ、一の方向に延在されて前記メモリセルのソー
   スおよびドレインの一方に結合される、半導体基板と反
   対導電型の線状半導体領域と、前記浮遊ゲートに容量結
   合される制御ゲートと、前記線状半導体領域と直交する
   他の方向に延在され、この線状半導体領域と交差される
   部分を有した、前記浮遊ゲートとトンネル絶縁膜を介し
   て結合される消去ゲートとを具備する不揮発性半導体メ
   モリの製造方法であって、 素子分離用絶縁膜を形成した後に前記線状半導体領域と
   前記消去ゲートとの交差予定部分に対応した前記半導体
   基板内に、前記線状半導体領域の一部となる前記半導体
   基板と反対導電型の半導体領域を形成し、この半導体領
   域を形成した後に前記交差予定部分を選択酸化して前記
   線状半導体領域と前記消去ゲートとを絶縁するための酸
   化膜を形成し、この酸化膜を形成した後に前記消去ゲー
   トを形成して、前記消去ゲートと前記線状半導体領域と
   を前記酸化膜を介して交差させることを特徴とする不揮
   発性半導体メモリの製造方法。
4. 【請求項４】第１導電型の半導体基板の表面部分に、メ
   モリセルの複数で共通とされ、一の方向に延在されて前
   記メモリセルのソースに結合される第２導電型の線状半
   導体領域を形成する工程と、 前記基板の表面部分に、素子分離絶縁膜を形成する工程
   と、 少なくとも前記素子分離絶縁膜によって分離された素子
   領域上に、第１のゲート絶縁膜を形成する工程と、 少なくとも前記素子領域上に設定された浮遊ゲート形成
   予定領域に、浮遊ゲートを形成する工程と、 少なくとも前記浮遊ゲートの上に、トンネル効果を有す
   る第２のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜上に、前記線状半導体領域と直交す
   る他の方向に延在され、前記浮遊ゲートと前記第２のゲ
   ート絶縁膜を介して重なる部分を持ち、かつ前記線状半
   導体領域と前記素子分離絶縁膜を介して交差する消去ゲ
   ートを形成する工程と、 前記素子領域の、前記浮遊ゲートのソース側端部に相対
   したドレイン側端部に隣接した部分に、第２導電型のド
   レイン領域を形成する工程と、 少なくとも前記浮遊ゲートの上と前記消去ゲートと制御
   ゲートとの交差予定領域の上とにそれぞれ、第３のゲー
   ト絶縁膜を形成する工程と、 前記素子領域の上と、前記浮遊ゲートの上と、素子分離
   絶縁膜の上に設定された制御ゲート形成予定領域に、制
   御ゲートを形成する工程と、 前記素子領域の前記制御ゲートのソース側端部に隣接し
   た領域に、前記線状半導体領域に接する第２導電型のソ
   ース領域を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
5. 【請求項５】第１導電型の半導体基板の、メモリセルの
   複数で共通とされ、一の方向に延在されて前記メモリセ
   ルのソースに結合される第２導電型の線状半導体領域と
   消去ゲートとの交差予定領域に対応した表面部分に、前
   記線状半導体領域の一部となる第２導電型の半導体領域
   を形成する工程と、 前記基板の表面部分に、素子分離絶縁膜を形成する工程
   と、 少なくとも前記素子分離絶縁膜によって分離された素子
   領域上に、第１のゲート絶縁膜を形成する工程と、 少なくとも前記素子領域上に設定された浮遊ゲート形成
   予定領域に、浮遊ゲートを形成する工程と、 少なくとも前記浮遊ゲートの上に、トンネル効果を有す
   る第２のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜上に、前記線状半導体領域と直交す
   る他の方向に延在され、前記浮遊ゲートと前記第２のゲ
   ート絶縁膜を介して重なる部分を持ち、かつ前記半導体
   領域と前記素子分離絶縁膜を介して交差する消去ゲート
   を形成する工程と、 前記素子領域の、前記浮遊ゲートのソース側端部に相対
   したドレイン側端部に隣接した部分に、第２導電型のド
   レイン領域を形成する工程と、 少なくとも前記浮遊ゲートの上と前記消去ゲートと制御
   ゲートとの交差予定領域の上とにそれぞれ、第３のゲー
   ト絶縁膜を形成する工程と、 前記素子領域の上と、前記浮遊ゲートの上と、素子分離
   絶縁膜の上に設定された制御ゲート形成予定領域に、制
   御ゲートを形成する工程と、 前記素子領域の前記制御ゲートのソース側端部に隣接し
   た部分に、前記半導体領域に接する第２導電型のソース
   領域を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
6. 【請求項６】前記第１導電型の半導体基板の表面部分
   に、素子分離絶縁膜を形成する工程と、 前記基板の、メモリセルの複数で共通とされ、一の方向
   に延在されて前記メモリセルのソースに結合される第２
   導電型の線状半導体領域と消去ゲートとの交差予定領域
   に対応した表面部分に、前記線状半導体領域の一部とな
   る第２導電型の半導体領域を形成する工程と、 前記交差予定領域を選択酸化して前記線状半導体領域と
   前記消去ゲートとを絶縁するための酸化膜を形成する工
   程と、 少なくとも前記素子分離絶縁膜によって分離された素子
   領域上に、第１のゲート絶縁膜を形成する工程と、 少なくとも前記素子領域上に設定された浮遊ゲート形成
   予定領域に、浮遊ゲートを形成する工程と、 少なくとも前記浮遊ゲートの上に、トンネル効果を有す
   る第２のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜上に、前記線状半導体領域と直交す
   る他の方向に延在され、前記浮遊ゲートと前記第２のゲ
   ート絶縁膜を介して重なる部分を持ち、かつ前記半導体
   領域と前記素子分離絶縁膜を介して交差する消去ゲート
   を形成する工程と、 前記素子領域の、前記浮遊ゲートのソース側端部に相対
   したドレイン側端部に隣接した部分に、第２導電型のド
   レイン領域を形成する工程と、 少なくとも前記浮遊ゲートの上と前記消去ゲートと制御
   ゲートとの交差予定領域の上とにそれぞれ、第３のゲー
   ト絶縁膜を形成する工程と、 前記素子領域の上と、前記浮遊ゲートの上と、素子分離
   絶縁膜の上に設定された制御ゲート形成予定領域に、制
   御ゲートを形成する工程と、 前記素子領域の前記制御ゲートのソース側端部に隣接し
   た部分に、前記半導体領域に接する第２導電型のソース
   領域を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。