JP6901831B2 - メモリシステム、及び情報処理システム - Google Patents

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Description

本発明は、メモリシステム、及び情報処理システムに関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
ランダムアクセスメモリ（ＲＡＭ）のメモリセルとして、１Ｔ１Ｃ（１トランジスタ１容量素子）型、２Ｔ型及び３Ｔ型等のメモリセルが知られている。これらのメモリセルは、書き込みトランジスタを用いて保持ノードを充放電することによって、データを記憶している。
この書き込みトランジスタに、チャネル形成領域が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」又は「ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ」と呼ぶ場合がある。）を適用することが提案されている。例えば、特許文献１には、書き込みトランジスタをＯＳトランジスタとすることで、電力が供給されない状況でもデータ保持が可能なメモリセルが記載されている。ＯＳトランジスタを用いたメモリは、不揮発性メモリとして使用することが可能である。
特開２０１１−１８７９５０号公報
Ｔ． Ｏｈｍａｒｕ ｅｔ ａｌ．， "Ｅｉｇｈｔ−ｂｉｔ ＣＰＵ ｗｉｔｈ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｇｉｓｔｅｒｓ Ｃａｐａｂｌｅ ｏｆ Ｈｏｌｄｉｎｇ Ｄａｔａ ｆｏｒ ４０ Ｄａｙｓ ａｔ ８５℃ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１２， ｐｐ． １１４４−１１４５． Ｈ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ．， "Ｐｒｏｃｅｓｓｏｒ ｗｉｔｈ ４．９−μｓ ｂｒｅａｋ−ｅｖｅｎ ｔｉｍｅ ｉｎ ｐｏｗｅｒ ｇａｔｉｎｇ ｕｓｉｎｇ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ ｔｒａｎｓｉｓｔｏｒ，" Ｃｏｏｌ Ｃｈｉｐｓ ＸＶＩ， Ｓｅｓｓｉｏｎ ＶＩ， ２０１３． Ｓ． Ｎｉｃｌａｓ ｅｔ ａｌ．， "Ｚｅｒｏ Ａｒｅａ Ｏｖｅｒｈｅａｄ Ｓｔａｔｅ Ｒｅｔｅｎｔｉｏｎ Ｆｌｉｐ Ｆｌｏｐ Ｕｔｉｌｉｚｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ３２−ｂｉｔ ＣＰＵ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１３， ｐｐ． １０８８−１０８９． Ｈ． Ｔａｍｕｒａ ｅｔ ａｌ．， "Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ ｗｉｔｈ Ｂａｃｋｕｐ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ ａ ６０−ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ｐｏｗｅｒ Ｇａｔｉｎｇ，" Ｃｏｏｌ Ｃｈｉｐｓ ＸＶＩＩ， Ｓｅｓｓｉｏｎ ＸＩＩ， ２０１４． Ａ． Ｉｓｏｂｅ ｅｔ ａｌ．， "Ａ ３２−ｂｉｔ ＣＰＵ ｗｉｔｈ Ｚｅｒｏ Ｓｔａｎｄｂｙ Ｐｏｗｅｒ ａｎｄ １．５−ｃｌｏｃｋ Ｓｌｅｅｐ／２．５−ｃｌｏｃｋ Ｗａｋｅ−ｕｐ Ａｃｈｉｅｖｅｄ ｂｙ Ｕｔｉｌｉｚｉｎｇ ａ １８０−ｎｍ Ｃ−ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏｒ，" ＩＥＥＥ Ｓｙｍｐ． ＶＬＳＩ ｃｉｒｃｕｉｔｓ， ２０１４， ｐｐ． ４９−５０． Ｔ． Ａｔｓｕｍｉ ｅｔ ａｌ．， "ＤＲＡＭ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｎｏｔ Ｒｅｑｕｉｒｉｎｇ Ｒｅｆｒｅｓｈ ｆｏｒ Ｍｏｒｅ Ｔｈａｎ Ｔｅｎ Ｄａｙｓ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１２， ｐｐ． ９９−１０２． Ｓ． Ｎａｇａｔｓｕｋａ ｅｔ ａｌ．， "Ａ ３ｂｉｔ／ｃｅｌｌ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−Ｏ ＴＦＴ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１３， ｐｐ． １８８−１９１． Ｔ． Ｉｓｈｉｚｕ ｅｔ ａｌ．， "ＳＲＡＭ ｗｉｔｈ Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ： Ｐｏｗｅｒ Ｌｅａｋａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃａｃｈｅｓ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１４， ｐｐ． １０３−１０６． Ｔ． Ｏｎｕｋｉ ｅｔ ａｌ．， "ＤＲＡＭ ｗｉｔｈ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎｃｅ ｏｆ ３．９ ｆＦ ｕｓｉｎｇ ＣＡＡＣ−ＯＳ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｌ ｏｆ ６０ ｎｍ ａｎｄ ｈａｖｉｎｇ Ｍｏｒｅ Ｔｈａｎ １−ｈ Ｒｅｔｅｎｔｉｏｎ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１４， ｐｐ． ４３０−４３１． Ｔ． Ｍａｔｓｕｚａｋｉ ｅｔ ａｌ．， "Ａ １２８ｋｂ ４ｂｉｔ／ｃｅｌｌ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｗｉｔｈ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ ｏｘｉｄｅ ＦＥＴ ｕｓｉｎｇ Ｖｔ ｃａｎｃｅｌ ｗｒｉｔｅ ｍｅｔｈｏｄ，" ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ３０６−３０７， Ｆｅｂ．， ２０１５． Ｙ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ．， "Ｓｃａｌｉｎｇ ｔｏ １００ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ Ｅｘｔｒｅｍｅｌｙ Ｌｏｗ Ｏｆｆ−Ｓｔａｔｅ Ｃｕｒｒｅｎｔ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１３， ｐｐ． ９３０−９３１． Ｙ． Ｙａｋｕｂｏ ｅｔ ａｌ．， "Ｈｉｇｈ−ｓｐｅｅｄ ａｎｄ Ｌｏｗ−ｌｅａｋａｇｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ６０−ｎｍ Ｃ−ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ ｗｉｔｈ ＧＨｚ−ｏｒｄｅｒｅｄ Ｃｕｔｏｆｆ Ｆｒｅｑｕｅｎｃｙ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１４， ｐｐ． ６４８−６４９．
１Ｔ１Ｃ型、２Ｔ型、及び３Ｔ型などのメモリセルは、保持ノードの充放電によってデータを記憶するため、原理的に劣化が起こらない。そのため、該メモリセルはフラッシュメモリより劣化に起因するエラーが発生しにくいという特徴を有する。また、書き込みトランジスタにＯＳトランジスタを適用することによって、ソフトエラーに対する耐性も高くすることができる。しかし、該メモリセルであっても、素子の電気特性のばらつきの影響によって、不良メモリセルの数が多くなる可能性がある。
ところで、近年、様々な電子機器の小型化が進んできており、それに伴い、該電子機器の有する半導体装置の微細化が求められている。また、電子機器の取り扱うデータ量も増加しているため、記憶装置の記憶容量の増加も求められている。記憶装置の記憶容量の増加する方法としては、例えば、メモリセルアレイを複数積層させた構造（３次元構造）を採用する、また、メモリセルを多値化にする、などの方法が挙げられる。
記憶装置の記憶容量を増加させる目的として、メモリセルの数を増やした場合、割合的に不良メモリセルの数も増加することがある。また、同様の目的で、メモリセルを多値化した場合、情報を示す保持電位の範囲が狭くなるので、素子の電気特性のばらつきの影響によって、書き込み時のデータと読み出し時のデータが異なる場合がある。
そのため、不良メモリセルの数が増えた場合に備え、該不良メモリセルを管理し、かつ、ＥＣＣ処理（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ、エラー検出及び訂正）が行われるシステムを構成することが求められている。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置、新規なモジュール、新規な電子機器、又は新規なシステムなどを提供することを課題の一とする。
又は、本発明の一態様は、エラー検出及び訂正を行う新規の記憶装置を提供することを課題の一とする。又は、本発明の一態様は、保持データが変化しない新規の記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力の低い新規の記憶装置を提供することを課題の一とする。又は、本発明の一態様は、記憶容量の大きい新規の記憶装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、メモリと、回路と、プロセッサと、を有するメモリシステムであって、メモリシステムは、外部から書き込みデータを受け取る機能を有し、メモリは、ユーザデータ領域と、第１管理領域と、第２管理領域と、を有し、ユーザデータ領域は、複数のユーザデータブロックを有し、ユーザデータブロックは、書き込みデータを記憶し、回路は、ユーザデータブロックから読み出された書き込みデータに対してエラー検出動作と訂正動作を順次行う機能を有し、第１管理領域は、第１データを記憶し、第１データは、ユーザデータブロックが書き込みデータを記憶したか否かを示す情報であり、第１データは、ユーザデータブロックに書き込みデータが無いことを表す第１の値か、又は、ユーザデータブロックに書き込みデータがあることを表す第２の値か、をとり、第２管理領域は、第２データを記憶し、第２データは、ユーザデータブロックから読み出された書き込みデータに対して、回路がエラー検出動作と訂正動作をしたか否かを示す情報であり、第２データは、ユーザデータブロックから読み出された書き込みデータに対して、エラー検出動作と訂正動作を行っていないことを表す第３の値か、又は、ユーザデータブロックから読み出された書き込みデータに対して、エラー検出動作と訂正動作を行ったことを表す第４の値か、をとるメモリシステムである。
（２）
又は、本発明の一態様は、前記（１）において、第１管理領域は、複数の第１ブロックを有し、複数の第１ブロックは、それぞれ複数のユーザデータブロックと関連付けられ、ユーザデータブロックに書き込みデータの記憶が行われたときに、プロセッサは、ユーザデータブロックに対応する第１ブロックに対して、第１データの値を第２の値にするメモリシステムである。
（３）
又は、本発明の一態様は、前記（１）又は前記（２）において、第２管理領域は、複数の第２ブロックを有し、複数の第２ブロックは、それぞれ複数のユーザデータブロックと関連付けられ、ユーザデータブロックから読み出した書き込みデータに対して、エラー検出動作と訂正動作が順次行われたときに、プロセッサは、ユーザデータブロックに対応する第２ブロックに対して、第２データの値を第４の値にするメモリシステムである。
（４）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一において、メモリシステムは、外部から書き込みデータの論理アドレスを受け取る機能を有し、論理アドレスは、インデックス情報と、ブロック内オフセットと、を有し、メモリは、第３管理領域を有し、第３管理領域は、複数の第３ブロックを有し、複数の第３ブロックは、インデックス情報と、第３データと、を記憶し、第３データは、ユーザデータブロックのアドレス情報を示し、ユーザデータブロックから書き込みデータを読み出すときに、プロセッサは、第３管理領域において、インデックス情報からアドレス情報を参照し、アドレス情報とブロック内オフセットから物理アドレスを算出するメモリシステムである。
（５）
又は、本発明の一態様は、前記（４）において、電源がオンになると、プロセッサは、第３管理領域の複数の第３ブロックに含まれる第３データを消去するメモリシステムである。
（６）
又は、本発明の一態様は、前記（１）乃至（５）のいずれか一において、電源がオンになると、プロセッサは、第１管理領域の複数の第１ブロックに第１の値を書き込み、第２管理領域の複数の第２ブロックに第３の値を書き込むメモリシステムである。
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、メモリは、複数のメモリセルを有し、メモリセルは、保持ノードと、保持ノードの充放電を制御できるトランジスタとを有し、トランジスタは、チャネル形成領域が酸化物半導体で形成されているメモリシステムである。
（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一において、メモリは、複数のメモリセルアレイを有し、メモリは、複数のメモリセルアレイが重畳された構成を有するメモリシステムである。
（９）
又は、本発明の一態様は、前記（１）乃至（８）のいずれか一において、メモリの記憶容量が１ＴＢ（テラバイト）以上であるメモリシステムである。
（１０）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一に記載のメモリシステムと、ホスト装置と、を有し、ホスト装置がユーザデータ領域にアクセス可能なように、ホスト装置とメモリシステムとが接続されている情報処理システムである。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な記憶装置、新規なモジュール、新規な電子機器又は新規なシステムなどを提供することができる。
又は、本発明の一態様によって、エラー検出及び訂正を行う新規の記憶装置を提供することができる。又は、本発明の一態様によって、保持データが変化しない新規の記憶装置を提供することができる。又は、本発明の一態様によって、消費電力の低い新規の記憶装置を提供することができる。又は、本発明の一態様によって、記憶容量の大きい新規の記憶装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
メモリシステムの構成例を示すブロック図。 メモリの構成例を示すブロック図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリの記憶領域の構成例を示す図。 ユーザデータ領域の構成例を示す模式図。 ＥＣＣ管理テーブルの構成例を示す模式図。 論理アドレス変換テーブルの構成例と、物理アドレスの算出方法例を示す模式図。 フリーブロック管理テーブルの構成例を示す模式図。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 リムーバブル記憶装置の構成例を示す模式図。 情報処理システムの構成例を示すブロック図。 電子部品の作製例を示すフローチャート、及び電子部品の一例を示す斜視図。 電子機器を示す図。 情報端末の構成例を示す模式図。 記憶装置の一例を示すブロック図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 メモリセルアレイの構成例を示すブロック図。 記憶装置の構成例を示す概念図、回路図、及び模式図。 記憶装置の構成例を示す回路図及び断面図。 メモリセルの積層数と記憶装置のビット面積の関係を示す図。 ＯＳ−ＦＥＴのチャネル長の変遷を示す図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
（実施の形態１）
本実施の形態では、ＯＳトランジスタが適用されたメモリシステム、及びその動作方法などについて、説明する。
＜メモリシステムの構成例＞
図１は、メモリシステムの構成例を示すブロック図である。メモリシステム１００は、ホスト装置１１０のアクセス要求に応じて、データの書き込みデータの読み出しを行う機能を有する。メモリシステム１００は、インターフェース（Ｉ／Ｆ）１０１、プロセッサ１０２、ワークメモリ１０３、メモリ１０４、及びＥＣＣ回路１０５（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）を有する。
インターフェース１０１は、ホスト装置１１０との通信を行うための制御装置である。プロセッサ１０２は、ホスト装置１１０からのアクセス要求に対して、メモリ１０４に保存されたファームウエアの記述に従ってメモリシステム１００全体の動作を制御する機能を有する。ワークメモリ１０３は、プロセッサ１０２がファームウエアの実行において必要なデータを一時的に保存するためのメモリである。ワークメモリ１０３には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリを用いることが出来る。メモリ１０４は、ＯＳトランジスタが用いられたメモリセルを有する。ＥＣＣ回路１０５は、メモリ１０４のエラー検出及び訂正を行うための回路である。例えば、ＥＣＣ回路１０５は、ＢＣＨ符号、Ｒｅｅｄ−Ｓｏｌｏｍｏｎ符号、ＣＲＣ符号（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）などを使ったエラー訂正機能を有する。
＜メモリ１０４の構成＞
図２は、メモリ１０４の構成例を示すブロック図である。メモリ１０４は、メモリセルアレイ１２０と、行ドライバ１２１、列ドライバ１２２と、を有する。メモリセルアレイ１２０は、メモリセル１２５と、配線ＷＬと、配線ＢＬと、を有する。メモリセル１２５の数はｍ×ｎ個あり、列方向にｍ個（ｍは１以上の整数）、行方向にｎ個（ｎは１以上の整数）、行列状に配置されている。同じ行のメモリセル１２５は、当該行の配線ＷＬと電気的に接続され、同じ列のメモリセル１２５は、当該列の配線ＢＬと電気的に接続されている。
配線ＷＬは、行ドライバ１２１と電気的に接続され、ワード線として機能することができる。行ドライバ１２１は、アクセス要求されたメモリセル１２５を選択状態にするための信号を配線ＷＬに出力する機能を有する。配線ＢＬは、列ドライバ１２２と電気的に接続され、ビット線として機能することができる。列ドライバ１２２は、ビット線をコンディショニングする（例えば、プリチャージする）機能、選択状態のメモリセル１２５にデータを書き込む機能、及びメモリセル１２５からデータを読み出す機能を有する。
本実施の形態に係るメモリ１０４は、図２で示した構成に限定されない。場合によって、又は、状況に応じて、メモリ１０４の構成を変更して、メモリシステム１００に適用することができる。例えば、配線ＷＬを書き込みワード線と、読み出しワード線の２本にした構成としてもよいし、また、配線ＢＬを書き込みビット線と、読み出しビット線の２本にした構成としてもよい。また、例えば、メモリセル１２５の有する回路素子（例えば、トランジスタや容量素子など）に特定の電位を与えるための配線を別途設けてもよい。また、例えば、上述した配線数の変更に伴って、行ドライバ１２１、及び列ドライバ１２２の構成に必要な機能を追加、不要な機能の削除を行ってもよい。このように、メモリセルアレイ１２０、行ドライバ１２１、列ドライバ１２２の構成や、その動作方法によって、メモリ１０４の構成を適宜変更してもよい。
＜メモリセル１２５＞
図３（Ａ）乃至図３（Ｇ）は、メモリセル１２５に適用することができるメモリセルの回路構成例である。メモリセル１５１乃至メモリセル１５５の有する書き込みトランジスタは、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて小さい特性を有するため、ＯＳトランジスタをメモリセル１５１乃至メモリセル１５５に用いることで、リーク電流が原因による保持データの劣化を抑制することができる。
ここでいう、オフ電流とは、トランジスタが非導通状態のときにソース−ドレイン間に流れる電流のことをいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ以上２Ｖ以下であれば、ゲート−ソース間電圧が負の電圧であるときの、ソース−ドレイン間に流れる電流をオフ電流と呼ぶことができる。またオフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上述したとおりオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような、酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばアルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ））が代表的である。電子供与体（ドナー）となる水分又は水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタについては実施の形態５で説明し、酸化物半導体については、実施の形態７で説明する。
図３（Ａ）のメモリセル１５１は、ノードＳＮ１と、トランジスタＴＷ１と、容量素子ＣＳ１と、を有する。ノードＳＮ１は保持ノードである。容量素子ＣＳ１は、ノードＳＮ１の電荷を保持するための保持容量である。トランジスタＴＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＴＷ１は配線ＢＬとノードＳＮ１との間の導通状態を制御する機能を有する。トランジスタＴＷ１のゲートは配線ＷＬと電気的に接続されている。
トランジスタＴＷ１をオフ状態にすることで、ノードＳＮ１が電気的に浮遊状態となるので、メモリセル１５１はデータ保持状態となる。トランジスタＴＷ１がＯＳトランジスタであることにより、ノードＳＮ１からの電荷のリークが抑えられるため、メモリセル１５１で長時間データを保持することが可能である。
図３（Ｂ）、及び図３（Ｃ）に示すように、書き込みトランジスタにバックゲートを有するトランジスタＴＷ２、ＴＷ３を適用することができる。トランジスタＴＷ２、トランジスタＴＷ３もＯＳトランジスタである。
図３（Ｂ）のメモリセル１５２では、トランジスタＴＷ２のバックゲートは、配線ＢＧＬと電気的に接続されている。配線ＢＧＬの電位によって、トランジスタＴＷ２のしきい値電圧を制御することができる。トランジスタＴＷ２のバックゲートとチャネル形成領域との間の絶縁層に電荷蓄積層を設けた場合、メモリセル１５２の作製時に、配線ＢＧＬを利用して、トランジスタＴＷ２の電荷蓄積層に電荷を注入する工程行うこともできる。この工程を行った場合は、配線ＢＧＬの電位を制御せずに、トランジスタＴＷ２のバックゲートを電気的に浮遊状態にして、メモリセル１５２を動作させてもよい。
図３（Ｃ）のメモリセル１５３では、トランジスタＴＷ３のバックゲートはゲートと電気的に接続されている。トランジスタＴＷ３をこのような構造にすることで、オン電流を大きくすることができる。また、トランジスタＴＷ３のバックゲートは、ゲート、ソース又はドレインのいずれかに電気的に接続してもよい。
図３（Ｄ）のメモリセル１５４は、配線ＷＷＬ、配線ＲＷＬ、配線ＢＬ、配線ＳＬと電気的に接続されている。配線ＷＷＬは書き込みワード線であり、行ドライバ１２１から配線ＷＷＬを経由して、メモリセル１５４にメモリセル選択信号が入力される。配線ＳＬには、列ドライバ１２２から信号が入力される。
メモリセル１５４は、ノードＳＮ１と、容量素子ＣＳ１と、トランジスタＴＷ１と、トランジスタＴＲ１と、を有する。トランジスタＴＲ１は読み出しトランジスタであり、配線ＢＬと配線ＳＬとの間の導通状態を制御する。トランジスタＴＲ１のゲートは配線ＷＷＬと電気的に接続されている。容量素子ＣＳ１はノードＳＮ１と配線ＲＷＬとの間を容量結合している。配線ＲＷＬには一定電位を入力してもよいし、メモリセル１５４の選択状態、及び非選択状態に合わせて、配線ＲＷＬの電位を制御してもよい。
また、メモリセル１５４を用いる場合、図３（Ｅ）に示すように、ビット線（配線ＢＬ）を書き込みビット線（配線ＷＢＬ）と、読み出しビット線（配線ＲＢＬ）と、に分離することもできる。この場合、トランジスタＴＷ１は配線ＷＢＬとノードＳＮ１との間の導通状態を制御し、トランジスタＴＲ１は配線ＲＷＬと配線ＳＬとの間の導通状態を制御する。
メモリセル１５４において、トランジスタＴＷ１を、トランジスタＴＷ２又はトランジスタＴＷ３と置き換えてもよい。また、トランジスタＴＲ１をｎチャネル型トランジスタとしてもよい。
図３（Ｆ）のメモリセル１５５は、配線ＷＷＬと、配線ＢＬと、配線ＳＬと、配線ＣＮＬと、に電気的に接続されている。メモリセル１５５は、ノードＳＮ１と、容量素子ＣＳ１と、トランジスタＴＷ１と、トランジスタＴＲ２と、トランジスタＴＲ３と、を有する。容量素子ＣＳ１は、ノードＳＮ１と配線ＣＮＬとの間を容量結合している。配線ＣＮＬには固定電位を入力してもよいし、メモリセル１５５の選択状態、及び非選択状態に合わせて、配線ＣＮＬの電位を制御してもよい。配線ＢＬと配線ＳＬとの間に、トランジスタＴＲ２とトランジスタＴＲ３は直列に電気的に接続されている。トランジスタＴＲ２のゲートはノードＳＮ１と電気的に接続され、トランジスタＴＲ３のゲートは配線ＲＷＬと電気的に接続されている。
また、メモリセル１５５を用いる場合、図３（Ｇ）に示すように、ビット線（配線ＢＬ）を書き込み用ビット線（配線ＷＢＬ）と、読み出しビット線（配線ＲＢＬ）とに分離することもできる。この場合、トランジスタＴＷ１は配線ＷＢＬとノードＳＮ１との間の導通状態を制御し、トランジスタＴＲ２及びトランジスタＴＲ３は配線ＲＷＬと配線ＳＬとの間に直列に電気的に接続される。
メモリセル１５５において、トランジスタＴＷ１を、トランジスタＴＷ２又はトランジスタＴＷ３と置き換えてもよい。また、トランジスタＴＲ２、トランジスタＴＲ３をｐチャネル型トランジスタとしてもよい。
メモリセル１５４のトランジスタＴＲ１、ならびにメモリセル１５５のトランジスタＴＲ２、トランジスタＴＲ３には、特段の制約は無く、例えば、シリコンウエハから形成されるＳｉトランジスタとすることができる。トランジスタＴＲ１乃至トランジスタＴＲ３をｎチャネル型トランジスタとする場合は、ＯＳトランジスタとしてもよい。
＜メモリセルの動作例＞
ここでは、代表的に、メモリセル１５５の駆動方法の一例を説明する。図４は、図３（Ｇ）のメモリセル１５５の動作例を示すタイミングチャートである。図４において、配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬ、配線ＲＢＬ、配線ＳＬ、配線ＣＮＬの低（Ｌ）レベルの電位は、ＶＳＳＨとしている。ＶＳＳＨは接地電位（ＧＮＤ）や、０Ｖとすればよい。配線ＷＷＬの高（Ｈ）レベルの電位はＶＤＤＨであり、配線ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＮＬの高（Ｈ）レベルの電位はＶＤＤＭである。ここでは、トランジスタＴＷ１のしきい値電圧がトランジスタＴＲ２、ＴＲ３よりも高いこととし、そのため、ＶＤＤＨはＶＤＤＭよりも高い。
期間Ｐ１、Ｐ３、Ｐ５はスタンバイ（Ｓｔｄｂｙ）期間である。期間Ｐ１、Ｐ３、Ｐ５では、配線ＲＷＬ、配線ＷＷＬ、配線ＣＮＬ、配線ＲＢＬ、配線ＳＬの電位はＬレベルとされる。全ての行のメモリセル１５５は非選択状態である。ここでは、メモリセル１５５の記憶容量は１ビットとする。期間Ｐ１において、“１”を保持しているノードＳＮ１の電位はＨレベルであり、“０”を保持しているノードＳＮ１はＬレベルである。
＜＜書き込み動作＞＞
期間Ｐ２は書き込み（Ｗｒｉｔｅ）期間である。選択行の配線ＷＷＬの電位をＨレベルにして、トランジスタＴＷ１をオンにする。メモリセル１５５に“１”を書き込む場合は、配線ＷＢＬの電位をＨレベルにし、“０”を書き込む場合は、配線ＷＢＬの電位をＬレベルにする。選択されたメモリセル１５５において、ノードＳＮ１の電位は、配線ＷＢＬの電位に応じて、ＶＤＤＭ又はＶＳＳＭとなる。
次に、配線ＷＷＬの電位をＬレベルにして、トランジスタＴＷ１をオフにする。ノードＳＮ１は電気的に浮遊状態となり、メモリセル１５５は保持状態となる。なお、配線ＷＷＬとノードＳＮ１とが容量結合しているため、トランジスタＴＷ１がオフ状態となることで、ノードＳＮ１の電位は若干低下する。配線ＷＢＬの電位をＬレベルにすることで、書き込み動作が終了する。ノードＳＮ１を浮遊状態にしてから、配線ＷＢＬの電位をＬレベルにすることで、ノードＳＮ１の電位の変動を抑えることができる。
＜＜読み出し動作＞＞
期間Ｐ４は読み出し（Ｒｅａｄ）期間である。まず、配線ＲＢＬをプリチャージして、Ｈレベルにする。次に、非選択行の配線ＲＷＬの電位をＬレベルのままとし、選択行の配線ＲＷＬの電位をＨレベルにする。選択されたメモリセル１５５のトランジスタＴＲ３はオンとなる。ノードＳＮ１が“０”を保持している場合は、トランジスタＴＲ２がオフであるので、配線ＲＢＬの電位はＨレベルのままである。ノードＳＮ１が“１”を保持している場合は、トランジスタＴＲ２がオンとなるので、配線ＲＢＬの電位は低下する。配線ＲＷＬの電位をＬレベルにして、トランジスタＴＲ３をオフにすることで、読み出し動作が終了する。列ドライバ１２２は、期間Ｐ４の配線ＲＢＬの電位に基づいて、メモリセル１５５から読み出したデータが“０”か“１”を決定する。
＜メモリ１０４の記憶領域＞
ここでは、メモリ１０４の記憶領域の構成を説明する。図５に、メモリ１０４の記憶領域の構成例を示す。メモリ１０４は、ユーザデータ領域１３０と、ファームウエア領域１３１と、ＥＣＣ管理領域１３２と、アドレス管理領域１３３と、フリーブロック管理領域１３４と、を有する。
ユーザデータ領域１３０は、ホスト装置１１０がアクセス可能なデータ領域である。ユーザデータ領域１３０には、ホスト装置１１０の書き込みアクセスによってデータが書き込まれる。ユーザデータ領域１３０が記憶しているデータは、ホスト装置１１０の読み出しアクセスにより、読み出される。
図６に、ユーザデータ領域１３０の構成を模式的に示す。ユーザデータ領域１３０は、ブロックと呼ばれる基本単位で複数に分割されている。ホスト装置１１０は、ブロック単位でユーザデータ領域１３０にアクセスする。ここでは、ユーザデータ領域１３０のブロックを「ブロックＵＢ」と呼ぶこととする。また、データが格納されていないブロックＵＢを、「空きブロック」と呼ぶこととする。例えば、図６に示すユーザデータ領域１３０は、複数のブロックＵＢ（ＵＢ［１］乃至ＵＢ［Ｋ］、Ｋは２以上の整数）で構成されている。なお、図６では、ブロックＵＢ［１］、ブロックＵＢ［Ｋ］に加え、ブロックＵＢ［２］、ブロックＵＢ［３］も図示しており、それ以外のブロックの記載は省略している。１のブロックＵＢの長さは、数十ビット乃至数千ビットとすることができる。
ファームウエア領域１３１は、ファームウエアを保存するための記憶領域である。ファームウエアは、プロセッサ１０２がメモリシステム１００を制御する方法を定義するプログラムである。ホスト装置１１０のアクセス要求を処理するため、プロセッサ１０２は、ファームウエア領域１３１に記憶されたファームウエアに従い、メモリシステム１００全体の動作を制御する。
ＥＣＣ管理領域１３２は、ＥＣＣ管理テーブル１３５として用いられる。ＥＣＣ管理テーブル１３５は、ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］を有し、ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］には、それぞれブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］のエラー検出及び訂正の履歴に関する情報が格納される。別言すると、ＥＣＣ管理テーブル１３５には、ユーザデータ領域１３０のエラー検出訂正の要否を判定するため、ブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］のエラー検出訂正の情報が、ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］に関連付けされて、格納されている。
図７にＥＣＣ管理テーブル１３５の一例を示す。なお、図７では、ブロックＥＣＣＢ［１］、ブロックＥＣＣＢ［Ｋ］に加え、ブロックＥＣＣＢ［２］、ブロックＥＣＣＢ［３］も図示しており、それ以外のブロックの記載は省略している。ＥＣＣ管理テーブル１３５のブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］には、それぞれブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］についての１ビットの情報が格納されている。図７には、“０”は、エラー検出訂正が不要であることを示す。また、“１”は、エラー検出訂正が必要であることを示している。
なお、ＥＣＣ管理テーブル１３５のブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］では、ブロックＵＢごとに１ビットのブロックを割り当てているが、２ビット以上のブロックを割り当てることもできる。ＥＣＣ管理テーブル１３５のビット長が小さいほど、ユーザデータ領域１３０を大きくできるので、好ましい。
アドレス管理領域１３３は、論理アドレス変換テーブル１３６として用いられる。アドレス管理領域１３３は、ブロックＡＢ［１］乃至ブロックＡＢ［Ｋ］を有し、ブロックＡＢ［１］乃至ブロックＡＢ［Ｋ］には、それぞれホスト装置１１０から指定された論理アドレス１４０をメモリ１０４の中の物理アドレスに関連付けするための情報が格納されている。
図８に論理アドレス変換テーブル１３６の一例と、関連付けの方法例を示す。論理アドレス変換テーブル１３６は、ブロック毎に論理アドレスと物理アドレスを関連付けるための情報が格納されている。インデックス情報１４１は、論理アドレス１４０のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、最上位ビット）側に格納され、ブロック内オフセット１４２は、論理アドレス１４０のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、最下位ビット）側に格納されている。図８では、ブロックＡＢ［１］乃至ブロックＡＢ［Ｋ］のいずれかからインデックス情報１４１と関連付けされている情報を読み出し、該情報と、ブロック内オフセット１４２と、をプロセッサ１０２に入力する動作を示している。そして、プロセッサ１０２は、入力された情報から計算を行い、物理アドレス１４３を算出する。
フリーブロック管理領域１３４は、フリーブロック管理テーブル１３８として用いられる。フリーブロック管理領域１３４は、ブロックＦＢ［１］乃至ブロックＦＢ［Ｋ］を有し、ブロックＦＢ［１］乃至ブロックＦＢ［Ｋ］には、それぞれブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］が使用状態であるか、又は未使用状態であるかの情報が格納されている。別言すると、フリーブロック管理テーブル１３８のブロックＦＢ［１］乃至ブロックＦＢ［Ｋ］のいずれかにアクセスすることによって、ユーザデータ領域１３０のブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］の該当するブロックが使用されているか否かを判定することができる。
図９にフリーブロック管理テーブル１３８の一例を示す。なお、図９では、ブロックＦＢ［１］、ブロックＦＢ［Ｋ］に加え、ブロックＦＢ［２］、ブロックＦＢ［３］も図示しており、それ以外のブロックの記載は省略している。フリーブロック管理テーブル１３８のブロックＦＢ［１］乃至ブロックＦＢ［Ｋ］には、それぞれブロックＵＢ［１］乃至ブロックＵＢ［Ｋ］についての１ｂｉｔの情報が格納されている。“０”は、そのブロックＵＢにデータが無いこと（未使用状態であること）を示し、“１”は、そのブロックＵＢにデータが存在すること（使用状態であること）を示している。
メモリセル１２５は、保持ノードの充放電によってデータを記憶するため、原理的に劣化しない。そのため、メモリ１０４は、フラッシュメモリよりも劣化に起因するエラーが発生しにくい。また、書き込みトランジスタにＯＳトランジスタが用いられているため、メモリセル１２５はソフトエラー耐性が高い。よって、メモリシステム１００において、読み出しアクセス毎にエラー訂正することの必要性は低い。ところで、メモリ１０４であっても、素子の電気特性のばらつきなどの影響で、保持時間が長期化することによって、エラー発生率が高くなる可能性がある。そのため、エラー訂正は、メモリ１０４の保持特性及び信頼性の向上に非常に有効である。
そこで、本実施の形態では、ＥＣＣ管理領域１３２と、アドレス管理領域１３３と、フリーブロック管理領域１３４と、を利用して、ＥＣＣ回路１０５によるエラー訂正の要否を決定できるように、メモリシステム１００を構成する。これにより、信頼性の向上、実行処理速度の高速化、及び消費電力の低減を実現する。
＜メモリシステムの動作例＞
図１０乃至図１４にそれぞれ示すフローチャートを参照して、メモリシステム１００の動作例について説明する。各フローチャートに示される動作は、ファームウエア領域１３１に記憶されているファームウエアによって定義されている。プロセッサ１０２がファームウエアを実行することで、定義されている処理が実行されるように、メモリシステム１００の各回路が動作する。
＜＜電源オン＞＞
図１０は、メモリシステム１００の電源をオンにした際のメモリシステム１００の動作例を示すフローチャートである。電源がオンになると、プロセッサ１０２は、ワークメモリ１０３、及びメモリ１０４にアクセスして、ステップＳ１１乃至ステップＳ１３の処理を行う。
ステップＳ１１では、プロセッサ１０２がメモリ１０４のアドレス管理領域１３３にアクセスして、論理アドレス変換テーブル１３６のブロックＡＢ［１］乃至ブロックＡＢ［Ｋ］を初期化する処理が行われる。
ステップＳ１２では、プロセッサ１０２がメモリ１０４のフリーブロック管理領域１３４にアクセスして、フリーブロック管理テーブル１３８のブロックＦＢ［１］乃至ブロックＦＢ［Ｋ］を“０”に初期化する処理が行われる。
ステップＳ１３では、プロセッサ１０２がメモリ１０４のＥＣＣ管理領域１３２にアクセスして、ＥＣＣ管理テーブル１３５のブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］を“０”に初期化する処理が行われる。
なお、本実施の形態のメモリシステム１００の電源をオンにした際の動作は、図１０のフローチャートに限定されない。例えば、論理アドレス変換テーブル１３６、フリーブロック管理テーブル１３８、及びＥＣＣ管理テーブル１３５を初期化する順序は特に限定せず、場合によって、又は、状況に応じてステップＳ１１乃至ステップＳ１３の順序を変更してもよい。
＜＜書き込みアクセス＞＞
図１１は、ホスト装置１１０の書き込みアクセスに対するメモリシステム１００の動作例を示すフローチャートである。ホスト装置１１０からメモリシステム１００へのデータの書き込み要求があった場合、プロセッサ１０２はステップＳ２１乃至ステップＳ２６の処理を行う。ここでは、ホスト装置１１０から送信された書き込みデータをデータＷＤＡ−１と呼ぶこととする。
ステップＳ２１では、プロセッサ１０２がメモリ１０４のフリーブロック管理領域１３４にアクセスして、フリーブロック管理テーブル１３８からデータが格納されていないブロックＵＢを検索する処理が行われる。ここで、見つかったデータの格納されていないブロックＵＢをブロックＵＢ［ｘ］とする。
なお、ここでデータが格納されていないブロックＵＢが見つからなかった場合は、図１１のＣに進む。図１１のＣに進んだ場合、図１３（Ｂ）のフローチャートのＣに移行して、処理が続行される。図１３（Ｂ）のフローチャートのＣ以降の処理については、後述する。
ステップＳ２２では、ホスト装置１１０から送信されたデータＷＤＡ−１をユーザデータ領域１３０に書き込む処理が行われる。データＷＤＡ−１が書き込まれる場所は、先の検索（ステップＳ２１、又は後述するステップＳ２４−２）で見つけた、ブロックＵＢ［ｘ］である。ブロックＵＢ［ｘ］に書き込まれたデータを、データＷＤＡ−２と呼ぶこととする。
なお、ホスト装置１１０から送信されたデータＷＤＡ−１は、ワークメモリ１０３にも一時的に書き込まれる。
ステップＳ２３では、プロセッサ１０２によって、ステップＳ２２で書き込んだデータＷＤＡ−２を読み出す処理が行われる。
ステップＳ２４−１では、プロセッサ１０２によって、ステップＳ２３で読み出したデータＷＤＡ−２と、ワークメモリ１０３によって一時的に保存されたデータＷＤＡ−１と内容が一致しているか否かの判定処理が行われる。
ステップＳ２４−１で、データＷＤＡ−１とデータＷＤＡ−２が一致していたとき、ステップＳ２５が行われる。ステップＳ２５では、プロセッサ１０２は、アドレス管理領域１３３とフリーブロック管理領域１３４にアクセスして、論理アドレス変換テーブル１３６とフリーブロック管理テーブル１３８に所定の情報を書き込む処理が行われる。具体的には、論理アドレス変換テーブル１３６において、ブロックＵＢ［ｘ］に対応するブロックＡＢ［ｘ］に、ホスト装置１１０からデータＷＤＡ−１と共に送られてきた論理アドレス１４０のインデックス情報１４１が書き込まれ、かつ、フリーブロック管理テーブル１３８において、ブロックＵＢ［ｘ］に対応するブロックＦＢ［ｘ］に“１”のデータが書き込まれる。
ステップＳ２６では、データＷＤＡ−１の書き込みが完了したことを知らせる信号を、インターフェース１０１を介して、ホスト装置１１０に送信する処理が行われる。
ステップＳ２４−１において、データＷＤＡ−１とデータＷＤＡ−２が一致しなかったとき、つまり、ブロックＵＢ［ｘ］内に不良メモリセルが存在したとき、ステップＳ２４−２が行われる。ステップＳ２４−２では、ユーザデータ領域にデータの格納されていない領域が他にあるかどうか再度検索が行われる。他に空きブロックが存在した場合は、ステップＳ２２に戻り、再度処理が行われる。他に空きブロックが無い場合は、図１１のＡに進む。図１１のＡに進んだ場合、図１２のフローチャートのＡに移行して、処理が続行される。
図１２では、図１１において、ホスト装置１１０からメモリシステム１００へのデータＷＤＡ−１の書き込みが正常に行えなかったとき（書き込むデータＷＤＡ−１と書き込んで読み出したデータＷＤＡ−２に異なっていたとき）に行われる、メモリシステム１００の動作例を示すフローチャートである。
図１２のフローチャートは、図１１のフローチャートにおいて、ユーザデータ領域に空きブロックはあるが、検索した空きブロックの全てに不良メモリが存在したときに行われる動作である。図１２のフローチャートでは、再度、ユーザデータ領域内の空きブロックを検索し、エラー検出はされるがエラー訂正が可能なブロックＵＢを探し出して、そのブロックＵＢにデータを保存する動作を示している。
ステップＳ３１では、プロセッサ１０２がメモリ１０４のフリーブロック管理領域１３４にアクセスして、フリーブロック管理テーブル１３８からデータが格納されていないブロックＵＢを検索する処理が行われる。ここで、見つかったデータの格納されていないブロックＵＢをブロックＵＢ［ｙ］とする。
ステップＳ３２では、ホスト装置１１０から送信されたデータＷＤＡ−１をユーザデータ領域１３０に書き込む処理が行われる。データＷＤＡ−１が書き込まれる場所は、ステップＳ３１で見つけた、ブロックＵＢ［ｙ］である。ブロックＵＢ［ｙ］に書き込まれたデータを、データＷＤＡ−２と呼ぶこととする。
なお、ホスト装置１１０から送信されたデータＷＤＡ−１は、ワークメモリ１０３にも一時的に書き込まれる。
ステップＳ３３では、プロセッサ１０２によって、ステップＳ３２で書き込んだデータＷＤＡ−２を読み出す処理が行われる。
ステップＳ３４では、プロセッサ１０２がＥＣＣ回路１０５にアクセスし、ＥＣＣ回路１０５によって、ステップＳ３２で読み出したデータＷＤＡ−２に対してエラー検出と訂正を行う。ここで、ＥＣＣ回路１０５によって訂正されたデータを、データＷＤＡ−３とする。
ステップＳ３５−１では、プロセッサ１０２によって、ステップＳ３４で訂正したデータＷＤＡ−３と、ワークメモリ１０３によって一時的に保存されたデータＷＤＡ−１と内容が一致しているか否かの判定処理が行われる。
ステップＳ３５−１で、データＷＤＡ−１とデータＷＤＡ−３が一致していたとき、図１２のＢに進む。図１２のＢに進んだ場合、図１３（Ａ）のフローチャートのＢに移行して、処理が続行される。
ステップＳ３５−１において、データＷＤＡ−１とデータＷＤＡ−３が一致しなかったとき、ステップＳ３５−２が行われる。ステップＳ３５−２では、ユーザデータ領域にデータの格納されていない領域が他にあるかどうか再度検索が行われる。他に空きブロックが存在した場合は、ステップＳ３２に戻り、再度処理が行われる。他に空きブロックが無い場合は、図１２のＣに進む。図１２のＣに進んだ場合、図１３（Ｂ）のフローチャートのＣに移行して、処理が続行される。
図１３（Ａ）は、図１２において、ＥＣＣ回路１０５によってエラー検出と訂正の処理を行った場合における、その後のメモリシステム１００の動作例を示すフローチャートである。加えて、図１３（Ｂ）は、図１１及び図１２において、データが格納されていないブロックＵＢが見つからなかった場合における、その後のメモリシステム１００の動作例を示すフローチャートである。
図１３（Ａ）のＢまでの処理、すなわち、ステップＳ３５−１においてエラー検出と訂正を行ったデータＷＤＡ−３が、ホスト装置１１０から書き込み要求のあったデータＷＤＡ−１と一致した場合、ステップＳ４１の処理が行われる。ステップＳ４１では、プロセッサ１０２はメモリ１０４のＥＣＣ管理領域１３２にアクセスし、ＥＣＣ管理テーブル１３５に、所定の情報を書き込む処理が行われる。具体的には、ＥＣＣ管理テーブル１３５において、ブロックＵＢ［ｙ］に対応するブロックＥＣＣＢ［ｙ］に“１”のデータが書き込まれる。
ステップＳ４２では、プロセッサ１０２は、アドレス管理領域１３３とフリーブロック管理領域１３４にアクセスして、論理アドレス変換テーブル１３６とフリーブロック管理テーブル１３８に所定の情報を書き込む処理が行われる。具体的には、論理アドレス変換テーブル１３６において、ブロックＵＢ［ｙ］に対応するブロックＡＢ［ｙ］に、ホスト装置１１０からデータＷＤＡ−１と共に送られてきた論理アドレス１４０のインデックス情報１４１が書き込まれ、かつ、フリーブロック管理テーブル１３８において、ブロックＵＢ［ｙ］に対応するブロックＦＢ［ｙ］に“１”のデータが書き込まれる。
なお、上述のステップＳ４１とステップＳ４２の処理の順序は、図１３（Ａ）のフローチャートに限定されない。例えば、ステップＳ４２の処理を先に行った後に、ステップＳ４１の処理を行ってもよい。
ステップＳ４３では、データＷＤＡ−１の書き込みが完了したことを知らせる信号を、インターフェース１０１を介して、ホスト装置１１０に送信する処理が行われる。
図１１のＣまでの処理、すなわち、ステップＳ２１において、データが格納されていないブロックＵＢが見つからなかったときに、図１３（Ｂ）のステップＳ５１の処理が行われる。また、図１２のＣまでの処理、すなわち、ステップＳ３５−１において、エラー検出と訂正を行ったデータＷＤＡ−３が、ホスト装置１１０から書き込み要求のあったデータＷＤＡ−１と一致せず、かつ、ステップＳ３５−２において、他に空きブロックが無いと判定されたとき、図１３（Ｂ）のステップＳ５１の処理が行われる。
ステップＳ５１では、データＷＤＡ−１を書き込む領域が無いことを知らせる信号を、インターフェース１０１を介して、ホスト装置１１０に送信する処理が行われる。
＜＜読み出しアクセス＞＞
図１４は、ホスト装置１１０の読み出しアクセスに対するメモリシステム１００の動作例を示すフローチャートである。ホスト装置１１０からメモリシステム１００へのデータの読み出し要求があった場合、プロセッサ１０２はステップＳ６１乃至ステップＳ６５の処理を行う。ここでは、ホスト装置１１０から要求された、メモリシステム１００から読み出すデータをデータＲＤＡ−１と呼ぶこととする。
ステップＳ６１では、プロセッサ１０２がアドレス管理領域１３３にアクセスして、ホスト装置１１０からの読み出し要求のあったデータＲＤＡ−１を格納しているブロックＵＢの物理アドレスの算出を行う。ここでは、データＲＤＡ−１を格納しているブロックＵＢをブロックＵＢ［ｚ］とする。
ステップＳ６２では、プロセッサ１０２がメモリ１０４のユーザデータ領域１３０にアクセスして、読み出した物理アドレスに基づいてブロックＵＢ［ｚ］を探して、ブロックＵＢ［ｚ］に格納されたデータＲＤＡ−１の読み出しを行う。
ステップＳ６３では、プロセッサ１０２によって、ＥＣＣ管理領域１３２からブロックＵＢ［ｚ］に該当するブロックのビットの読み出しが行われる。
ステップＳ６４−１において、ステップＳ６３で読み出したビットの判定が行われる。ＥＣＣ管理領域１３２に記録されている、ブロックＵＢ［ｚ］に該当するブロックＥＣＣＢ［ｚ］のビットが“０”であった場合は、ステップＳ６５に移行する。また、ＥＣＣ管理領域１３２に記録されている、ブロックＵＢ［ｚ］に該当するブロックＥＣＣＢ［ｚ］のビットが“１”であった場合は、ステップＳ６４−２に移行する。
ステップＳ６４−２では、プロセッサ１０２がＥＣＣ回路１０５にアクセスし、ＥＣＣ回路１０５によって、ステップＳ６１で読み出したデータＲＤＡ−１に対してエラー検出と訂正を行う。ここで、ＥＣＣ回路１０５によって訂正されたデータを、データＲＤＡ−２とする。
ステップＳ６５では、読み出したデータを、インターフェース１０１を介して、ホスト装置１１０に送信する処理が行われる。具体的には、ステップＳ６４−１からステップＳ６５に直接処理が進んだ場合、メモリシステム１００は、読み出したデータＲＤＡ−１をホスト装置１１０に送信する。また、ステップＳ６４−２を経由して、ステップＳ６５に処理が進んだ場合、メモリシステム１００は、エラー検出及び訂正したデータＲＤＡ−２をホスト装置１１０に送信する。
上掲した通り、本実施の形態では、エラー訂正のタイミング、及びその頻度の適切化が可能となり、その結果で、データ保持の信頼性を確保しつつ、アクセス速度の向上、及び消費電力の低減が可能となる。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は、例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、メモリシステム１００の応用例について説明する。メモリシステム１００は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のストレージ装置に適用できる。又は、メモリシステム１００は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。図１５に、リムーバブル記憶装置の幾つかの構成例を模式的に示す。
図１５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３及び基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。基板１１０４には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５には、メモリ１０４が組み込まれている。コントローラチップ１１０６は、プロセッサ１０２、ワークメモリ１０３、ＥＣＣ回路１０５等が組み込まれている。ＵＳＢコネクタ１１０３がインターフェース１０１を構成する。
図１５（Ｂ）はＳＤカードの外観の模式図であり、図１５（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２及び基板１１１３を有する。コネクタ１１１２がインターフェース１０１を構成する。基板１１１３は筐体１１１１に収納されている。基板１１１３には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。メモリチップ１１１４には、メモリ１０４が組み込まれている。コントローラチップ１１１５には、プロセッサ１０２、ワークメモリ１０３、ＥＣＣ回路１０５等が組み込まれている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置１１０とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。
図１５（Ｄ）はＳＳＤの外観の模式図であり、図１５（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２及び基板１１５３を有する。コネクタ１１５２がインターフェース１０１を構成する。基板１１５３は筐体１１５１に収納されている。基板１１５３には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５４には、メモリ１０４が組み込まれている。基板１１５３の裏面側にもメモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５５にはワークメモリ１０３が組み込まれている。例えば、メモリチップ１１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ１０２、ＥＣＣ回路１０５等が組み込まれている。コントローラチップ１１５６にも、ワークメモリ１０３として機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、ホスト装置１１０とメモリシステム１００とを組み合わせた情報処理システムについて説明する。
＜情報処理システムの構成例＞
図１６は、情報処理システムの構成例を示すブロック図である。情報処理システム１２００は、メモリシステム１２０１及びホスト装置１２０２を有する。
メモリシステム１２０１は、実施の形態１のメモリシステム１００を適用することができる。メモリシステム１２０１は、例えば、ホスト装置１２０２のストレージ装置として用いられており、プログラム、映像データ、音響データ等の各種のデータを記憶する。
ホスト装置１２０２は、ロジック部１２１０、表示装置１２２１、及び入力装置１２２２を備える。
ロジック部１２１０は、ホスト装置１２０２全体を制御する機能を有する。ロジック部１２１０は、プロセッサ１２１１、メモリ部１２１２、インターフェース１２１３、及びバス１２１４を有する。バス１２１４により、プロセッサ１２１１、メモリ部１２１２及びインターフェース１２１３が相互に接続されている。プロセッサ１２１１は、演算装置及び制御装置として機能し、ファームウエア等のプログラムに従って、ホスト装置１２０２内の各種装置の動作全般を制御する。プロセッサ１２１１には、ＣＰＵやマイクロプロセッサ（ＭＰＵ）等を用いることができる。メモリ部１２１２は、プロセッサ１２１１が実行するプログラムや、プロセッサ１２１１で処理したデータ等を記憶する。
ロジック部１２１０は、インターフェース１２１３を介して、表示装置１２２１、入力装置１２２２、及びメモリシステム１２０１との通信を行う。例えば、入力装置１２２２からの入力信号は、インターフェース１２１３及びバス１２１４を経てロジック部１２１０に伝送される。
表示装置１２２１は出力装置として設けられており、情報処理システム１２００の表示部を構成する。また、ホスト装置１２０２は、表示装置１２２１の他に、スピーカ、プリンタ等の他の出力装置を備えていてもよい。又は、ホスト装置１２０２は、表示装置１２２１を有さなくてもよい。
入力装置１２２２は、ロジック部１２１０にデータを入力するための装置である。使用者は入力装置１２２２を操作することにより、情報処理システム１２００を操作することができる。入力装置１２２２には、様々なヒューマンインターフェースを用いることができ、複数の入力装置１２２２を情報処理システム１２００に設けることができる。
入力装置１２２２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像システム）等がある。その他、音声、視線、ジェスチャ等を検出する装置をホスト装置１２０２に組み込んで、これらにより情報処理システム１２００を操作するようにしてもよい。例えば、入力装置１２２２としてタッチセンサを設ける場合、このタッチセンサを表示装置１２２１に組み込んでもよい。
情報処理システム１２００は、メモリシステム１２０１及びホスト装置１２０２が１つの筐体に収められている態様であってもよいし、有線又は無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウス及びモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、及びテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、及び録画用記憶装置を備える監視システム等がある。
＜電子部品＞
図１７（Ａ）では実施の形態１で説明したメモリシステムを電子部品として適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、実施の形態１で説明したメモリシステムを含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１７（Ｂ）に示す。図１７（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１７（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで上述した情報処理システムなどの電子機器の内部に搭載することができる。完成した回路基板４７０４は、情報処理システムなどの電子機器の内部に設けられる。
＜情報処理システムの具体例＞
次に上述した電子部品を適用した情報処理システムの具体例について説明する。
図１８に、情報処理システム１２００の具体例として、いくつかの電子機器を模式的に示す。図１８に示す情報処理システムの筐体にメモリシステム１２０１が内蔵されている。
図１８（Ａ）に示す携帯型ゲーム機５２００は、第１筐体５２０１、第２筐体５２０２、表示部５２０３、表示部５２０４、マイクロフォン５２０５、スピーカ５２０６、操作ボタン５２０７、スタイラス５２０８等を有する。
図１８（Ｂ）に示すビデオカメラ５２１０は、第１筐体５２１１、第２筐体５２１２、表示部５２１３、操作ボタン５２１４、レンズ５２１５、及び接続部５２１６等を有する。操作ボタン５２１４及びレンズ５２１５は第１筐体５２１１に設けられており、表示部５２１３は第２筐体５２１２に設けられている。そして、第１筐体５２１１と第２筐体５２１２とは、接続部５２１６により接続されており、第１筐体５２１１と第２筐体５２１２の間の角度は、接続部５２１６により可動となっている。表示部５２１３の画面の切り換えを、接続部５２１６における第１筐体５２１１と第２筐体５２１２との間の角度に従って行う構成としてもよい。
図１８（Ｃ）に示すタブレット型情報端末５２２０は、筐体５２２１に組み込まれた表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。
図１８（Ｄ）に示す腕時計型情報端末５２３０は、ウエアラブルコンピュータの一種であり、筐体５２３１、表示部５２３２、第１操作キー５２３３、第２操作キー５２３４、第３操作キー５２３５、及びベルト５２３６を有する。表示部５２３２、第１操作キー５２３３、第２操作キー５２３４、第３操作キー５２３５は、筐体５２３１に設けられている。なお、ベルト５２３６の内部にバッテリ、又は回路などを有する場合、筐体５２３１は、ベルト５２３６と一体型の構造体としてもよい。腕時計型情報端末５２３０の構成例は、図１８（Ｄ）に限定せず、機能を取捨して、構成を変更してもよい。例えば、表示部５２３２にタッチセンサ機能を設けて、表示部５２３２に触れることで操作できる構成としてもよい。また、例えば、第３操作キー５２３５に指紋認証センサを設けて、本人以外の使用を防ぐ構成としてもよい。
図１８（Ｅ）に示すスマートフォン５２４０は、筐体５２４１、操作ボタン５２４２、マイクロフォン５２４３、表示部５２４４、スピーカ５２４５、及びカメラ用レンズ５２４６等を有する。筐体５２４１には、撮像装置が組み込まれている。表示部５２４４と同一面上にカメラ用レンズ５２４６を備えているため、テレビ電話が可能である。表示部５２４４にはタッチセンサ機能付きのＬＣＤが適用されている。
図１８（Ｆ）に示すノート型ＰＣ５２５０は、筐体５２５１、表示部５２５２、キーボード５２５３、及びポインティングデバイス５２５４等を有する。
情報処理システム１２００において、表示装置１２２１を構成する表示パネルの基板を可とう性基板（例えば、樹脂フィルム）とすることで、表示装置１２２１を曲げることが可能となる。これにより、情報処理システム１２００を折り畳んだ状態や、曲げた状態で使用することができる。図１９に、そのような形態の情報処理システム１２００の具体例として、幾つかの情報端末を模式的に示す。
図１９（Ａ）乃至図１９（Ｃ）に示す情報端末５３００は、表示部５３０１、及びこれを支持する筐体５３０２を有する。情報端末５３００の側面及び上面に情報を表示できるように、表示部５３０１は曲げられた状態で筐体５３０２に支持されている。表示部５３０１には、タッチセンサが組み込まれており、入出力装置として機能する。使用者が表示部５３０１の触れる領域によって、情報端末５３００の操作を異ならせるようにすることができる。例えば、情報端末５３００の側面、上面、及び前面のタッチ操作によって、情報端末５３００に異なる処理を実行させればよい。
図１９（Ｄ）、図１９（Ｅ）に示す情報端末５３１０は、表示部５３１１、表示部５３１２、ベルト状の筐体５３１３を有する。筐体５３１３は表示部５３１１、５３１２を支持している。筐体５３１３は可撓性であるため、使用者は腕等に装着した状態で情報端末５３１０を使用することができる。
図１９（Ｆ）、図１９（Ｇ）に示す情報端末５３２０は、表示部５３２１、筐体５３２２及び筐体５３２３を有する。表示部５３２１及び筐体５３２２は可撓性を有する。そのため、情報端末５３２０は、筐体５３２２で二つに折り畳むことができる。
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る記憶装置の構成の一例について、図２０を用いながら説明する。
図２０に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、実施の形態１で説明した配線ＢＬ（又は、配線ＲＢＬ、配線ＷＢＬ）、配線ＳＬ（それぞれの配線は図２０に図示していない）をプリチャージする機能を有する。センスアンプ２６３３は、配線ＢＬ（又は、配線ＲＢＬ）から読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態の構成例は、図２０の構成に限定されない。場合によって、又は、状況に応じて、記憶装置２６００の構成を変更してもよい。例えば、実施の形態１で説明したメモリセル１５１乃至メモリセル１５５のいずれかを記憶装置２６００に適用する場合、そのメモリセルの種類に応じて配線数や周辺回路の構成を適宜変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
なお、本発明の一態様に係るトランジスタは、実施の形態７で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
＜トランジスタの構成例１＞
図２１（Ａ）乃至図２１（Ｃ）は、トランジスタ１４００ａの上面図及び断面図である。図２１（Ａ）は上面図である。図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２１（Ｃ）は、図２１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁膜１４０１と、絶縁膜１４０１上の導電膜１４１４と、導電膜１４１４を覆うように形成された絶縁膜１４０２と、絶縁膜１４０２上の絶縁膜１４０３と、絶縁膜１４０３上の絶縁膜１４０４と、絶縁膜１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電膜１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電膜１４２３と、導電膜１４２１上の導電膜１４２２と、導電膜１４２３上の導電膜１４２４と、導電膜１４２２、導電膜１４２４上の絶縁膜１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電膜１４２１乃至導電膜１４２４及び絶縁膜１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁膜１４０６と、絶縁膜１４０６上の導電膜１４１１と、導電膜１４１１上の導電膜１４１２と、導電膜１４１２上の導電膜１４１３と、導電膜１４１３を覆うように形成された絶縁膜１４０７と、絶縁膜１４０７上の絶縁膜１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電膜１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電膜１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電膜１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電膜１４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜１４２１、導電膜１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜１４２３、導電膜１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜１４２２は導電膜１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜１４２４は導電膜１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２３の導電率の低下を防ぐことが可能になる。
導電膜１４１１乃至導電膜１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。
導電膜１４１１、導電膜１４１３は、導電膜１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４１２の導電率の低下を防ぐことが可能になる。
絶縁膜１４０６は、トランジスタ１４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。
導電膜１４１１乃至導電膜１４１３と導電膜１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜１４１４は、場合によっては省略してもよい。
絶縁膜１４０１乃至絶縁膜１４０４は、トランジスタ１４００ａの下地絶縁膜としての機能を有する。また、絶縁膜１４０２乃至絶縁膜１４０４は、トランジスタ１４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜１４０５乃至１４０８は、トランジスタ１４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図２１（Ｃ）に示すように、金属酸化物１４３２の側面は、導電膜１４１１に囲まれている。上記構成をとることで、導電膜１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物１４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁膜１４０５などに形成された開口部１４１５を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図２１（Ｂ）に示すように、導電膜１４１１と導電膜１４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜１４１１と導電膜１４２３は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁膜１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜１４０５は、比誘電率の低い材料からなることが好ましい。
図２２（Ａ）は、トランジスタ１４００ａの中央部を拡大したものである。図２２（Ａ）において、導電膜１４１１の底面が、絶縁膜１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図２２（Ａ）において、導電膜１４２１と導電膜１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図２２（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上かつ６０ｎｍ以下、好ましくは５ｎｍ以上かつ３０ｎｍ以下とすることが可能になる。
図２２（Ａ）において、導電膜１４２１及び導電膜１４２２の厚さの合計、又は、導電膜１４２３及び導電膜１４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜１４２２と導電膜１４１１の間に形成される寄生容量、及び、導電膜１４２４と導電膜１４１１の間に形成される寄生容量の値は、絶縁膜１４０５の厚さに反比例する。例えば、絶縁膜１４０５の厚さを、絶縁膜１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ１４００ａの各構成要素について説明を行う。
＜＜金属酸化物層＞＞
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。
トランジスタ１４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上かつ４．２ｅＶ以下、好ましくは２．８ｅＶ以上かつ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
金属酸化物１４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、金属酸化物１４３１及び金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上から金属酸化物１４３１及び金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、及び金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物１４３１又は金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１又は金属酸化物１４３３が酸化ガリウムであっても構わない。
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能及びその効果について、図２２（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２２（Ｂ）は、図２２（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図２２（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図２２（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁膜１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁膜１４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜１４０４と絶縁膜１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、及びＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物１４３２は、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２として、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
そのため、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁膜１４０４との界面、あるいは、金属酸化物１４３３と絶縁膜１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁膜のように機能する。
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面又は下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物１４３２のある深さにおいて、又は、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁膜１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁膜１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上かつ６５０℃以下、好ましくは４５０℃以上かつ６００℃以下、さらに好ましくは５２０℃以上かつ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物１４３１又は金属酸化物１４３３のない２層構造としても構わない。又は、金属酸化物１４３１の上もしくは下、又は金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。又は、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜＜基板＞＞
基板１４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１４５０として好適である。
＜＜下地絶縁膜＞＞
絶縁膜１４０１は、基板１４５０と導電膜１４１４を電気的に分離させる機能を有する。
絶縁膜１４０１又は絶縁膜１４０２は、単層構造又は積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁膜１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、又は１００℃以上かつ５００℃以下の範囲が好ましい。
絶縁膜１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。
又は、絶縁膜１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４０４の成膜を行えばよい。又は、成膜後の絶縁膜１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入方法には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０３は、絶縁膜１４０４に含まれる酸素が、導電膜１４１４に含まれる金属と結びつき、絶縁膜１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜１４０２又は絶縁膜１４０３に設けることが好ましい。例えば、絶縁膜１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
＜＜ゲート電極＞＞
導電膜１４１１乃至導電膜１４１４して、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
＜＜ソース電極、ドレイン電極＞＞
導電膜１４２１乃至導電膜１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜１４２１乃至導電膜１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
＜＜低抵抗領域＞＞
領域１４４１、領域１４４２は、例えば、導電膜１４２１、導電膜１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア濃度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
＜＜ゲート絶縁膜＞＞
絶縁膜１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜１４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
また、例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁膜１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁膜１４０５は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
絶縁膜１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１４０７に適用するのに好ましい。
絶縁膜１４０７は、酸素を含む雰囲気においてスパッタリング法を用いて成膜すること、または酸素を含むプラズマＣＶＤ法を用いて成膜することで、絶縁膜１４０５、絶縁膜１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
図２３（Ａ）（Ｂ）は、絶縁膜１４０７を成膜する際に絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図２３（Ａ）は、図２１（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図２３（Ｂ）は、図２１（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図２３（Ａ）、図２３（Ｂ）に示すように、絶縁膜１４０６の側面に添加された酸素が、絶縁膜１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁膜１４０７と絶縁膜１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁膜１４０５、絶縁膜１４０４を経由し、金属酸化物１４３０に到達する。絶縁膜１４０５が酸化シリコンを含み、絶縁膜１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜１４０７は、酸素をブロックする機能を有し、酸素が絶縁膜１４０７より上方に拡散することを防ぐ。同様に、絶縁膜１４０３は、酸素をブロックする機能を有し、酸素が絶縁膜１４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁膜１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物１４３０は、絶縁膜１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜１４０７として成膜することで、絶縁膜１４０５、絶縁膜１４０６に酸素を添加してもよい。
絶縁膜１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜１４０８は上記材料の積層であってもよい。
＜トランジスタの構成例２＞
図２１に示すトランジスタ１４００ａは、導電膜１４１４及び絶縁膜１４０２、絶縁膜１４０３を省略してもよい。その場合の例を図２４に示す。
図２４（Ａ）乃至図２４（Ｃ）は、トランジスタ１４００ｂの上面図及び断面図である。図２４（Ａ）は上面図である。図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２４（Ｃ）は、図２４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
＜トランジスタの構成例３＞
図２１に示すトランジスタ１４００ａにおいて、導電膜１４２１、導電膜１４２３は、ゲート電極（導電膜１４１１乃至導電膜１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図２５に示す。
図２５（Ａ）乃至図２５（Ｃ）は、トランジスタ１４００ｃの上面図及び断面図である。図２５（Ａ）は上面図である。図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２５（Ｃ）は、図２５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
図２５（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電膜１４２１が薄膜化され、その上を導電膜１４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜１４２３が薄膜化され、その上を導電膜１４２４が覆っている。
トランジスタ１４００ｃは、図２５（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜トランジスタの構成例４＞
図２５に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図２６に示す。
図２６（Ａ）乃至図２６（Ｃ）は、トランジスタ１４００ｄの上面図及び断面図である。図２６（Ａ）は上面図である。図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｄは、図２６に示す構成にすることで、オン電流を増大させることが可能になる。
＜トランジスタの構成例５＞
図２５に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図２７に示す。
図２７（Ａ）乃至図２７（Ｃ）は、トランジスタ１４００ｅの上面図及び断面図である。図２７（Ａ）は上面図である。図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２７（Ｃ）は、図２７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
＜トランジスタの構成例６＞
図２８（Ａ）乃至図２８（Ｄ）は、トランジスタ１４００ｆの上面図及び断面図である。図２８（Ａ）は、トランジスタ１４００ｆの上面図であり、図２８（Ｂ）は図２８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２８（Ｃ）は図２８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電膜１４１２の側面に接して、絶縁膜１４０９が設けられている。絶縁膜１４０９及び導電膜１４１２が絶縁膜１４０７及び絶縁膜１４０８に覆われている。絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電膜１４１１乃至導電膜１４１３の積層としてもよい。
絶縁膜１４０６及び導電膜１４１２は、少なくとも一部が導電膜１４１４及び金属酸化物１４３２と重なる。導電膜１４１２のチャネル長方向の側面端部と絶縁膜１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜１４０６はトランジスタ１４００ｆのゲート絶縁膜として機能し、導電膜１４１２はトランジスタ１４００ｆのゲート電極として機能する。
金属酸化物１４３２は、金属酸化物１４３３及び絶縁膜１４０６を介して導電膜１４１２と重なる領域を有する。金属酸化物１４３１の外周端部が金属酸化物１４３２の外周端部と概略一致し、金属酸化物１４３３の外周端部が金属酸化物１４３１及び金属酸化物１４３２の外周端部よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周端部が金属酸化物１４３１の外周端部よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周端部が金属酸化物１４３３の外周端部より外側に位置してもよいし、金属酸化物１４３１の外周端部と、金属酸化物１４３３の外周端部とが概略一致する形状としてもよい。
図２８（Ｄ）に図２８（Ｂ）の部分拡大図を示す。図２８（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂ又は領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、又は１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物又は元素と言い換えてもよい。
図２８（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電膜１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁膜１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁膜１４０９又は絶縁膜１４０６と接する。つまり、図２８（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁膜１４０７と絶縁膜１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電膜１４１２の側面端部より距離ｄだけ導電膜１４１２の内側に位置することが好ましい。このとき、絶縁膜１４０６の膜厚ｔ４０６及び距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
このように、金属酸化物１４３０の導電膜１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄ及び領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２８（Ｄ）に示すように、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２８（Ｄ）に示すように、領域１４６１ｄと領域１４６１ａの境界は、金属酸化物１４３３の上面から金属酸化物１４３１の下面方向に深くなるにしたがって、領域１４６１ｄと領域１４６１ｂの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜１４１２の最も内側に近い、領域１４６１ｄと領域１４６１ａの境界と、導電膜１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ１側の側面端部との距離とする。同様に、領域１４６１ｅと領域１４６１ａの境界が、金属酸化物１４３３上面から金属酸化物１４３１の下面方向に深くなるにしたがって、領域１４６１ｅと領域１４６１ｃの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜１４１２の最も内側に近い、領域１４６１ｅと領域１４６１ａの境界と、導電膜１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ２側の側面端部との距離とする。
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電膜１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電膜１４１２と重なる領域に形成されることが好ましい。
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁膜１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁膜１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物１４３３は絶縁膜１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電膜１４１２と重なる領域）より、絶縁膜１４０７に含まれる元素の濃度が高い。
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ―１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、及び低抵抗領域１４５１、１４５２に絶縁膜１４０７から添加される元素が該当する。
なおトランジスタ１４００ｆでは低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
＜トランジスタの構成例７＞
図２９（Ａ）及び図２９（Ｂ）は、トランジスタ１６８０の上面図及び断面図である。図２９（Ａ）は上面図であり、図２９（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２９（Ｂ）に相当する。なお、図２９（Ａ）及び図２９（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図２９（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電膜１６８９と、第２のゲートとして機能する導電膜１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電膜１６８３及び導電膜１６８４と、絶縁膜１６８１と、絶縁膜１６８５と、絶縁膜１６８６と、絶縁膜１６８７と、を有する。
導電膜１６８９は、絶縁表面上に設けられる。導電膜１６８９と、半導体１６８２とは、絶縁膜１６８１を間に挟んで、互いに重なる。また、導電膜１６８８と、半導体１６８２とは、絶縁膜１６８５、絶縁膜１６８６及び絶縁膜１６８７を間に挟んで、互いに重なる。また、導電膜１６８３及び導電膜１６８４は、半導体１６８２に、接続されている。
導電膜１６８９及び導電膜１６８８の詳細は、図２１に示す導電膜１４１１乃至導電膜１４１４の記載を参照すればよい。
導電膜１６８９と導電膜１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電膜１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜１６８８は、場合によっては省略してもよい。
半導体１６８２の詳細は、図２１に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜１６８３及び導電膜１６８４の詳細は、図２１に示す導電膜１４２１乃至１４２４の記載を参照すればよい。
絶縁膜１６８１の詳細は、図２１に示す絶縁膜１４０６の記載を参照すればよい。
なお、図２９（Ｂ）では、半導体１６８２、導電膜１６８３及び導電膜１６８４上に、順に積層された絶縁膜１６８５乃至絶縁膜１６８７が設けられている場合を例示しているが、半導体１６８２、導電膜１６８３及び導電膜１６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体１６８２に酸化物半導体を用いた場合、絶縁膜１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜１６８６を半導体１６８２上に直接設けると、絶縁膜１６８６の形成時に半導体１６８２にダメージが与えられる場合、図２９（Ｂ）に示すように、絶縁膜１６８５を半導体１６８２と絶縁膜１６８６の間に設けると良い。絶縁膜１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁膜１６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁膜１６８６を直接形成することができるのであれば、絶縁膜１６８５は必ずしも設けなくとも良い。
例えば、絶縁膜１６８５及び絶縁膜１６８６として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水又は水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜１６８７を用いることで、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体１６８２に酸化物半導体を用いる場合、絶縁膜１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態５に示したトランジスタの構成例を実施の形態１に示したメモリセル１５１乃至メモリセル１５５（以下、総称してメモリセル１５０と呼ぶことにする）に適用したデバイスの構成例について、図３０乃至図３３を用いて説明を行う。
＜素子を積層させた構成例１＞
図３０（Ａ）、図３０（Ｂ）はメモリセル１５０の断面図の一部を示している。図３０（Ａ）は、メモリセル１５０を構成するトランジスタのチャネル長方向の断面図を表している。また、図３０（Ｂ）は、メモリセル１５０を構成するトランジスタのチャネル幅方向の断面図を表している。
図３０（Ａ）、図３０（Ｂ）に示すメモリセル１５０は、下から順に、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を有している。
層Ｌ１は、基板１７００と、基板１７００に形成されたトランジスタＴｒＡと、素子分離層１７０１と、導電体１７１０、導電体１７１１などの複数の導電体を有する。
層Ｌ２は、配線１７３０、配線１７３１などの複数の配線を有する。
層Ｌ３は、導電体１７１２、導電体１７１３などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ４は、絶縁体１７０６と、トランジスタＴｒＢと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
層Ｌ５は、配線１７３２、配線１７３３などの複数の配線を有する。
層Ｌ６は、導電体１７１６などの複数の導電体を有する。
層Ｌ７は、トランジスタＴｒＣと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
層Ｌ８は、配線１７３４、配線１７３５などの複数の配線を有する。
層Ｌ９は、導電体１７１８などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ１０は、配線１７３６などの複数の配線を有する。
層Ｌ１１は、容量素子Ｃ１と、導電体１７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
層Ｌ１２は、配線１７３７などの複数の配線を有している。
トランジスタＴｒＢ、トランジスタＴｒＣは、実施の形態５に示したＯＳトランジスタを適用することが好ましい。図３０（Ａ）、図３０（Ｂ）は、トランジスタＴｒＢ、トランジスタＴｒＣに、図２５（Ａ）及び図２５（Ｂ）に示すトランジスタ１４００ｃを適用した例を示している。
トランジスタＴｒＡは、トランジスタＴｒＢ、トランジスタＴｒＣとは異なる半導体材料で形成されることが好ましい。図３０（Ａ）、図３０（Ｂ）では、トランジスタＴｒＡにＳｉトランジスタを適用した例を示している。
なお、図３０（Ａ）、図３０（Ｂ）では、トランジスタＴｒＢ、及びトランジスタＴｒＣは、バックゲート電極として導電膜１４１４を有しているが、必ずしも設ける必要はない。
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可とう性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図３０（Ａ）、図３０（Ｂ）では、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。
図３２（Ａ）、図３２（Ｂ）を用いて、トランジスタＴｒＡの詳細について説明を行う。図３２（Ａ）はトランジスタＴｒＡのチャネル長方向の断面図を示し、図３２（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。トランジスタＴｒＡは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
図３２（Ｂ）において、トランジスタＴｒＡはチャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＴｒＡは、ＦＩＮ型トランジスタに限定されず、図３３（Ａ）、図３３（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図３３（Ａ）は、トランジスタＴｒＡのチャネル長方向の断面図を示し、図３３（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。図３３に示す符号は、図３２に示す符号と同一である。
図３０（Ａ）、図３０（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＢ及びトランジスタＴｒＣの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線１７３０乃至配線１７３７、及び、導電体１７１０乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図３０において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
実施の形態１に示すトランジスタＴＷ１乃至トランジスタＴＷ３にＯＳトランジスタを適用した場合、トランジスタＴＷ１乃至トランジスタＴＷ３は、層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態１に示すトランジスタＴＲ１乃至トランジスタＴＲ３にＳｉトランジスタを適用した場合、トランジスタＴＲ１乃至トランジスタＴＲ３は層Ｌ１に形成されることが好ましい。
実施の形態１に示すトランジスタＴＲ１乃至トランジスタＴＲ３にＯＳトランジスタを適用した場合、トランジスタＴＲ１乃至トランジスタＴＲ３は層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態１に示す容量素子ＣＳ１は、層Ｌ１１に形成されることが好ましい。
メモリセル１５０の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４又は層Ｌ７に形成してもよい。
メモリセル１５０の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
メモリセル１５０は、図３０に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
なお、実施の形態１に示すメモリセル１５０を図３０（Ａ）、図３０（Ｂ）の構造として適用する場合、図３０（Ａ）、図３０（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ７、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図３０（Ａ）、図３０（Ｂ）の構造を適宜変更すればよい。
また、図３０に示すメモリセル１５０のトランジスタＴｒＢ及びトランジスタＴｒＣは、それぞれバックゲートを有する構成となっているが、バックゲートを有さない構成であってもよい。例えば、上記実施の形態で説明した図３に示すメモリセル１５１、メモリセル１５４、メモリセル１５５の回路構成を適用する場合、バックゲートを設ける必要が無くなる。
＜素子を積層させた構成例２＞
メモリセル１５０は、メモリセル１５０が有する全てのＯＳトランジスタを、同一の層に形成する構成としてもよい。その場合の例を、図３１（Ａ）、図３１（Ｂ）に示す。図３０と同様に、図３１（Ａ）はメモリセル１５０を構成するトランジスタのチャネル長方向の断面図を表し、図３１（Ｂ）はメモリセル１５０を構成するトランジスタのチャネル幅方向の断面図を表している。
図３１（Ａ）、図３１（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図３０（Ａ）、図３０（Ｂ）に示す断面図と相違する。図３１（Ａ）、図３１（Ｂ）のその他の詳細は、図３０（Ａ）、図３０（Ｂ）の記載を参酌する。
実施の形態１に示すトランジスタＴＷ１乃至トランジスタＴＷ３にＯＳトランジスタを適用した場合、トランジスタＴＷ１乃至トランジスタＴＷ３は、層Ｌ４に形成されることが好ましい。
実施の形態１に示すトランジスタＴＲ１乃至トランジスタＴＲ３にＳｉトランジスタを適用した場合、トランジスタＴＲ１乃至トランジスタＴＲ３は層Ｌ１に形成されることが好ましい。
実施の形態１に示すトランジスタＴＲ１乃至トランジスタＴＲ３にＯＳトランジスタを適用した場合、トランジスタＴＲ１乃至トランジスタＴＲ３は層Ｌ４に形成されることが好ましい。
実施の形態１に示す容量素子ＣＳ１は、層Ｌ１１に形成されることが好ましい。
メモリセル１５０の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４に形成してもよい。
メモリセル１５０の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
メモリセル１５０は、図３１（Ａ）、図３１（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
なお、実施の形態１に示すメモリセル１５０を図３１（Ａ）、図３１（Ｂ）の構造として適用する場合、図３１（Ａ）、図３１（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図３１（Ａ）、図３１（Ｂ）の構造を適宜変更すればよい。
また、図３１に示すメモリセル１５０のトランジスタＴｒＢは、バックゲートを有する構成となっているが、バックゲートを有さない構成であってもよい。例えば、上記実施の形態で説明した図３に示すメモリセル１５１、メモリセル１５４、メモリセル１５５の回路構成を適用する場合、バックゲートを設ける必要が無くなる。
＜メモリセルアレイを積層させた構成例１＞
上述では、メモリセル１５０が有するトランジスタ及び容量素子の積層の構成例について説明したが、開示する本発明の態様は、これに限定されない。例えば、メモリセル１５０を有するメモリセルアレイ１２０を複数、積層させた構成としてもよい。
図３４に、メモリセルアレイ１２０を複数、積層させた構成を示す。このような回路構成を適用することによって、回路面積を増やすことなく、メモリ１０４の容量を増やすことができる。なお、図３４では、メモリセルアレイ１２０を２層、積層した構成を示しているが、３層以上積層した構成としてもよい。
さらに、メモリセル１２５にＯＳトランジスタを適用することで、メモリセル１２５は多値データを保持することができる。これにより、回路面積を増やすことなく、メモリ１０４の容量を増やすことができる。
つまり、メモリセルアレイ１２０を積層させた構成と、メモリセル１２５を多値のデータを保持する構成にすることによって、記憶容量の大きいメモリ１０４を実現することができる場合がある。なお、積層構造を有し、多値データを保持することができるメモリの構成については、メモリセルアレイを積層させた構成例２で詳述する。
また、上述によってメモリ１０４の回路面積を低減することによって、その周辺回路、例えばＥＣＣ回路などのエラー検出及び訂正を行う回路の面積を増やすことができる。これによって、より安定したメモリシステム１００を提供することができる。
＜メモリセルアレイを積層させた構成例２＞
図３５（Ｃ）は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳ‐ＦＥＴと呼ぶ）を用いて作製した不揮発性メモリの積層構造を示す模式図である。なお、本明細書中では、ＯＳ−ＦＥＴを用いた不揮発性メモリをＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ場合がある。
図３５（Ａ）、（Ｂ）はＮＯＳＲＡＭを積層させて多値化を実現する場合の概念図を表している。一層からなるＮＯＳＲＡＭをメモリセルの最小単位とした場合、１つのメモリセルにＪビット（２Ｊ値、Ｊは１以上の整数）のデータを格納し、これをＫ層（Ｋは２以上の整数）の積層とすることで、Ｋ層構造のＮＯＳＲＡＭは全体でＪ×Ｋビット（２Ｊ×Ｋ値）のデータを保持することが可能になる。図３５（Ｂ）は１つのメモリセルに４ビットのデータを格納する場合（Ｊ＝４）の概念図を示している。図３５（Ａ）は上記メモリセルを４層積層させ（Ｋ＝４）、４×４＝１６ビットを１ワードとした場合の概念図を示している。
図３５（Ｄ）に示す回路図は、上記Ｊビットのデータを保持することが可能なメモリセル６１００の構成例を示している。メモリセル６１００は、トランジスタＯＳ１、トランジスタＯＳ２及び容量素子Ｃ０を有することが好ましい。トランジスタＯＳ１のソース又はドレインの一方は、トランジスタＯＳ２のゲートに電気的に接続されている。また、容量素子Ｃ０の一方の端子は、トランジスタＯＳ２のゲートに電気的に接続されている。
トランジスタＯＳ１、ＯＳ２はＯＳ−ＦＥＴを用いることが好ましい。ＯＳ−ＦＥＴはオフ電流が極めて低いために、トランジスタＯＳ１をオフにすることで、トランジスタＯＳ２のゲートに書き込まれたデータを長期間保持することが可能になる。
トランジスタＯＳ１、ＯＳ２は、第１のゲート及び第２のゲート（ＢＧ）を有することが好ましい。第１のゲートと第２のゲートは、チャネル形成領域を間に介して、互いに重畳する領域を有することが好ましい。トランジスタＯＳ１、ＯＳ２は第２のゲートを有することで、トランジスタのしきい値電圧を制御することが可能になる。また、トランジスタのオン電流を増大させることが可能になる。
図３５（Ｃ）に示す模式図は、記憶装置６０００の構成例を示している。記憶装置６０００は、メモリセル６１００の積層によって構成されている。記憶装置６０００は、ＳｉトランジスタからなるＣＭＯＳ層と、ＯＳ‐ＦＥＴからなる第１乃至第４のＯＳ層を有する。ＣＭＯＳ層の上に第１乃至第４のＯＳ層が形成されている。第１乃至第４のＯＳ層は、メモリセル６１００をそれぞれ有する。また、ＣＭＯＳ層は、上記メモリセルを制御する機能を有する。
図３６は、記憶装置６０００において、第１のＯＳ層（図中では、１ｓｔ ＯＳ Ｌａｙｅｒと表記）、第２のＯＳ層（図中では、２ｎｄ ＯＳ Ｌａｙｅｒと表記）、第３のＯＳ層（図中では、３ｒｄ ＯＳ Ｌａｙｅｒと表記）、及び第４のＯＳ層（図中では、４ｔｈ ＯＳ Ｌａｙｅｒと表記）のより詳細な構成例を示している。図３６の左半分は、回路図を示し、図３６の右半分は、回路図に対応する断面図を示している。
第１のＯＳ層において、トランジスタＯＳ１のゲートは配線ＷＬ１に電気的に接続され、トランジスタＯＳ１のソース又はドレインの他方は配線ＢＬ１に電気的に接続されている。トランジスタＯＳ２のソース又はドレインの一方は、配線ＳＬ１に電気的に接続され、トランジスタＯＳ２のソース又はドレインの他方は、配線ＲＢＬ１に電気的に接続されている。また、容量素子Ｃ０の他方の端子は配線ＣＮＯＤＥ１に電気的に接続されている。
第２のＯＳ層乃至第４のＯＳ層において、配線ＷＬ２、配線ＷＬ３、及び配線ＷＬ４は上述の配線ＷＬ１の記載を参酌し、配線ＢＬ２、配線ＢＬ３、及び配線ＢＬ４は上述の配線ＢＬ１の記載を参酌し、配線ＳＬ２、配線ＳＬ３、及び配線ＳＬ４は上述の配線ＳＬ１の記載を参酌し、配線ＲＢＬ２、配線ＲＢＬ３、及び配線ＲＢＬ４は上述の配線ＲＢＬ１の記載を参酌し、配線ＣＮＯＤＥ２、配線ＣＮＯＤＥ３、及び配線ＣＮＯＤＥ４は上述の配線ＣＮＯＤＥ１の記載を参酌する。
フラッシュメモリは、書き換え回数に制限があり、記憶されたデータを更新する際に、古いデータを消去する必要がある。記憶装置６０００は、書き換え回数に制限がなく、１０１２回以上のデータ書き換えが可能である。また、記憶装置６０００は、古いデータを消去することなしに、新たなデータを書き込むことが可能である。また、記憶装置６０００は、フラッシュメモリよりも低電圧で書き込みと読み出しを行うことが可能である。また、ＯＳ−ＦＥＴは積層が容易なため、記憶装置６０００は、容易に多値化を実現することが可能である。
表１は、ＮＯＳＲＡＭに用いられるＯＳ−ＦＥＴのテクノロジーノードと、メモリセル６１００の占有面積（Ｆ２／ｃｅｌｌ、Ｃｅｌｌ Ａｒｅａ）と、メモリセル６１００の１ビットあたりの占有面積（Ｆ２／ｂｉｔ、Ａｒｅａ ｐｅｒ ｂｉｔ）を表している。なお、１ビットあたりの占有面積（以下、ビット面積と呼ぶ）は、図３５（Ｃ）、及び図３６に示すようにメモリセル６１００を４層積層させた場合の値を示している。なお、ＯＳ−ＦＥＴのテクノロジーノードとは、主にＯＳ−ＦＥＴのチャネル長のことをいう。表１には、比較として、３次元ＮＡＮＤフラッシュメモリを用いて作製した２５６ＧＢ（ギガバイト）のＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）の値を載せている。
Figure 0006901831
次に、メモリセル６１００の積層数を変化させた場合のビット面積について考える。図３７は、縦軸にビット面積、横軸にメモリセル６１００の積層数をあてはめた場合のグラフを示している。図３７より、１５ｎｍノードのＯＳ−ＦＥＴを用いて作製したメモリセル６１００は、図３５（Ｃ）、及び図３６に示す４層構成にすることで、２５６ＧＢのＳＳＤと、同等のビット面積を有することがわかる。また、１０ｎｍノードのＯＳ−ＦＥＴを用いて作製したメモリセル６１００は、６層構成にすることで、１ＴＢのＳＳＤと、同等のビット面積を有することがわかる。すなわち、１０ｎｍノードのＯＳ−ＦＥＴを用いたメモリセル６１００を６段積層して、記憶装置を構成することにより、記憶容量が１ＴＢ以上の記憶装置を構成することができる。
図３８は、非特許文献１乃至１２に記載されているＯＳ−ＦＥＴのチャネル長の変遷を示したものである。図３８において、１）乃至１２）はそれぞれ非特許文献１乃至１２で開示されたＯＳ−ＦＥＴのチャネル長を示している。図３８より、ＯＳ−ＦＥＴは半年でチャネル長が１／２になるようにスケーリングを達成していることが確認された。また、比較として、図３８にはＳｉトランジスタ（以下、Ｓｉ−ＦＥＴと呼ぶ）の例を載せている。Ｓｉ−ＦＥＴに比べて、ＯＳ−ＦＥＴはより短期間で微細化を達成していることが確認された。また、図３８より、２０１６年には、ＯＳ−ＦＥＴはＳｉ−ＦＥＴのチャネル長に追いつく可能性が示された。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３９（Ｅ）に示す。図３９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図３９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図３９（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図４０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
また、図４０（Ｂ）及び図４０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４０（Ｄ）及び図４０（Ｅ）は、それぞれ図４０（Ｂ）及び図４０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４０（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図４０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４１（Ｂ）に示す。図４１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４１（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図４２に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４２（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４２（Ａ）及び図４２（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４３より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４３より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、又は酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。又は、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、又はトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、又は酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、又は欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
なお、本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＢＬ 配線
ＷＢＬ 配線
ＲＢＬ 配線
ＷＬ 配線
ＷＷＬ 配線
ＲＷＬ 配線
ＳＬ 配線
ＣＮＬ 配線
ＢＧＬ 配線
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｐ４ 期間
Ｐ５ 期間
ＴＷ１ トランジスタ
ＴＷ２ トランジスタ
ＴＷ３ トランジスタ
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＣＳ１ 容量素子
ＳＮ１ ノード
ＵＢ［１］ ブロック
ＵＢ［２］ ブロック
ＵＢ［３］ ブロック
ＵＢ［Ｋ］ ブロック
ＥＣＣＢ［１］ ブロック
ＥＣＣＢ［２］ ブロック
ＥＣＣＢ［３］ ブロック
ＥＣＣＢ［Ｋ］ ブロック
ＡＢ［１］ ブロック
ＡＢ［Ｋ］ ブロック
ＦＢ［１］ ブロック
ＦＢ［２］ ブロック
ＦＢ［３］ ブロック
ＦＢ［Ｋ］ ブロック
Ｓ１１ ステップ
Ｓ１２ ステップ
Ｓ１３ ステップ
Ｓ２１ ステップ
Ｓ２２ ステップ
Ｓ２３ ステップ
Ｓ２４−１ ステップ
Ｓ２４−２ ステップ
Ｓ２５ ステップ
Ｓ２６ ステップ
Ｓ３１ ステップ
Ｓ３２ ステップ
Ｓ３３ ステップ
Ｓ３４ ステップ
Ｓ３５−１ ステップ
Ｓ３５−２ ステップ
Ｓ４１ ステップ
Ｓ４２ ステップ
Ｓ４３ ステップ
Ｓ５１ ステップ
Ｓ６１ ステップ
Ｓ６２ ステップ
Ｓ６３ ステップ
Ｓ６４−１ ステップ
Ｓ６４−２ ステップ
Ｓ６５ ステップ
Ｓ１ ステップ
Ｓ２ ステップ
Ｓ３ ステップ
Ｓ４ ステップ
Ｓ５ ステップ
Ｓ６ ステップ
Ｓ７ ステップ
Ｓ８ ステップ
Ｓ９ ステップ
ＴｒＡ トランジスタ
ＴｒＢ トランジスタ
ＴｒＣ トランジスタ
Ｃ１ 容量素子
Ｌ１ 層
Ｌ２ 層
Ｌ３ 層
Ｌ４ 層
Ｌ５ 層
Ｌ６ 層
Ｌ７ 層
Ｌ８ 層
Ｌ９ 層
Ｌ１０ 層
Ｌ１１ 層
Ｌ１２ 層
ＢＬ１ 配線
ＢＬ２ 配線
ＢＬ３ 配線
ＢＬ４ 配線
ＲＢＬ１ 配線
ＲＢＬ２ 配線
ＲＢＬ３ 配線
ＲＢＬ４ 配線
ＷＬ１ 配線
ＷＬ２ 配線
ＷＬ３ 配線
ＷＬ４ 配線
ＳＬ１ 配線
ＳＬ２ 配線
ＳＬ３ 配線
ＳＬ４ 配線
ＣＮＯＤＥ１ 配線
ＣＮＯＤＥ２ 配線
ＣＮＯＤＥ３ 配線
ＣＮＯＤＥ４ 配線
ＯＳ１ トランジスタ
ＯＳ２ トランジスタ
Ｃ０ 容量素子
１００ メモリシステム
１１０ ホスト装置
１０１ インターフェース
１０２ プロセッサ
１０３ ワークメモリ
１０４ メモリ
１０５ ＥＣＣ回路
１２０ メモリセルアレイ
１２１ 行ドライバ
１２２ 列ドライバ
１２５ メモリセル
１３０ ユーザデータ領域
１３１ ファームウエア領域
１３２ ＥＣＣ管理領域
１３３ アドレス管理領域
１３４ フリーブロック管理領域
１３５ ＥＣＣ管理テーブル
１３６ 論理アドレス変換テーブル
１３８ フリーブロック管理テーブル
１４１ インデックス情報
１４２ ブロック内オフセット
１４３ 物理アドレス
１５０ メモリセル
１５１ メモリセル
１５２ メモリセル
１５３ メモリセル
１５４ メモリセル
１５５ メモリセル
１１００ ＵＳＢメモリ
１１０１ 筐体
１１０２ キャップ
１１０３ ＵＳＢコネクタ
１１０４ 基板
１１０５ メモリチップ
１１０６ コントローラチップ
１１１０ ＳＤカード
１１１１ 筐体
１１１２ コネクタ
１１１３ 基板
１１１４ メモリチップ
１１１５ コントローラチップ
１１５０ ＳＳＤ
１１５１ 筐体
１１５２ コネクタ
１１５３ 基板
１１５４ メモリチップ
１１５５ メモリチップ
１１５６ コントローラチップ
１２００ 情報処理システム
１２０１ メモリシステム
１２０２ ホスト装置
１２１０ ロジック部
１２１１ プロセッサ
１２１２ メモリ部
１２１３ インターフェース
１２１４ バス
１２２１ 表示装置
１２２２ 入力装置
１４００ａ トランジスタ
１４００ｂ トランジスタ
１４００ｃ トランジスタ
１４００ｄ トランジスタ
１４００ｅ トランジスタ
１４００ｆ トランジスタ
１４０１ 絶縁膜
１４０２ 絶縁膜
１４０３ 絶縁膜
１４０４ 絶縁膜
１４０５ 絶縁膜
１４０６ 絶縁膜
１４０７ 絶縁膜
１４０８ 絶縁膜
１４０９ 絶縁膜
１４１１ 導電膜
１４１２ 導電膜
１４１３ 導電膜
１４１４ 導電膜
１４１５ 開口部
１４２１ 導電膜
１４２２ 導電膜
１４２３ 導電膜
１４２４ 導電膜
１４３０ 金属酸化物
１４３１ 金属酸化物
１４３１ａ 金属酸化物
１４３１ｂ 金属酸化物
１４３１ｃ 金属酸化物
１４３２ 金属酸化物
１４３２ａ 金属酸化物
１４３２ｂ 金属酸化物
１４３２ｃ 金属酸化物
１４３３ 金属酸化物
１４４１ 領域
１４４２ 領域
１４５０ 基板
１４５１ 低抵抗領域
１４５２ 低抵抗領域
１４６１ 領域
１４６１ａ 領域
１４６１ｂ 領域
１４６１ｃ 領域
１４６１ｄ 領域
１４６１ｅ 領域
１４６２ 領域
１４６３ 領域
１６８０ トランジスタ
１６８１ 絶縁膜
１６８２ 半導体
１６８３ 導電膜
１６８４ 導電膜
１６８５ 絶縁膜
１６８６ 絶縁膜
１６８７ 絶縁膜
１６８８ 導電膜
１６８９ 導電膜
１７００ 基板
１７０１ 素子分離層
１７０２ 絶縁体
１７０３ 絶縁体
１７０４ 絶縁体
１７０５ 絶縁体
１７０６ 絶縁体
１７１０ 導電体
１７１１ 導電体
１７１２ 導電体
１７１３ 導電体
１７１４ 導電体
１７１５ 導電体
１７１６ 導電体
１７１７ 導電体
１７１８ 導電体
１７１９ 導電体
１７３０ 配線
１７３１ 配線
１７３２ 配線
１７３３ 配線
１７３４ 配線
１７３５ 配線
１７３６ 配線
１７３７ 配線
１７５１ 第１の電極
１７５２ 第２の電極
１７５３ 絶縁体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
５２００ 携帯型ゲーム機
５２０１ 第１筐体
５２０２ 第２筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロフォン
５２０６ スピーカ
５２０７ 操作ボタン
５２０８ スタイラス
５２１０ ビデオカメラ
５２１１ 第１筐体
５２１２ 第２筐体
５２１３ 表示部
５２１４ 操作ボタン
５２１５ レンズ
５２１６ 接続部
５２２０ タブレット型情報端末
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ
５２３０ 腕時計型情報端末
５２３１ 筐体
５２３２ 表示部
５２３３ 第１操作キー
５２３４ 第２操作キー
５２３５ 第３操作キー
５２４０ スマートフォン
５２４１ 筐体
５２４２ 操作ボタン
５２４３ マイクロフォン
５２４４ 表示部
５２４５ スピーカ
５２４６ カメラ用レンズ
５２５０ ノート型ＰＣ
５２５１ 筐体
５２５２ 表示部
５２５３ キーボード
５２５４ ポインティングデバイス
５３００ 情報端末
５３０１ 表示部
５３０２ 筐体
５３１０ 情報端末
５３１１ 表示部
５３１２ 表示部
５３１３ 筐体
５３２０ 情報端末
５３２１ 表示部
５３２２ 筐体
５３２３ 筐体
６０００ 記憶装置
６１００ メモリセル

Claims (8)

  1. 不揮発性メモリと、揮発性メモリと、回路と、プロセッサと、を有するメモリシステムであって、
    前記メモリシステムは、外部から書き込みデータを受け取る機能を有し、
    前記不揮発性メモリは、ユーザデータ領域と、第１管理領域と、第２管理領域と、を有し、
    前記ユーザデータ領域は、複数のユーザデータブロックを有し、
    前記ユーザデータブロックは、前記書き込みデータを記憶し、
    前記回路は、前記ユーザデータブロックから読み出された前記書き込みデータに対してエラー検出動作と訂正動作とを順次行う機能を有し、
    前記第１管理領域は、第１データを記憶し、
    前記第１データは、前記ユーザデータブロックが前記書き込みデータを記憶したか否かを示す情報であり、
    前記第１データは、前記ユーザデータブロックに前記書き込みデータが無いことを表す第１の値か、又は、前記ユーザデータブロックに前記書き込みデータがあることを表す第２の値か、をとり、
    前記第２管理領域は、第２データを記憶し、
    前記第２データは、前記ユーザデータブロックから読み出された前記書き込みデータに対して、前記回路が前記エラー検出動作及び前記訂正動作をしたか否かを示す情報であり、
    前記第２データは、前記ユーザデータブロックから読み出された前記書き込みデータに対して、前記エラー検出動作及び前記訂正動作を行っていないことを表す第３の値か、又は、前記ユーザデータブロックから読み出された前記書き込みデータに対して、前記エラー検出動作及び前記訂正動作を行ったことを表す第４の値か、をとり、
    前記不揮発性メモリへの書き込み時に、前記第１データを用いて前記ユーザデータブロックの空きブロックを検索するステップと、前記空きブロックに書き込まれたデータと、前記揮発性メモリへ書き込まれたデータとを比較するステップと、前記空きブロックに書き込まれたデータと、前記揮発性メモリへ書き込まれたデータとが異なる場合に、再度前記第１データを用いて前記ユーザデータブロックの他の空きブロックを検索するステップとを有するメモリシステム。
  2. 請求項１において、
    前記メモリシステムは、外部から前記書き込みデータの論理アドレスを受け取る機能を有し、
    前記論理アドレスは、インデックス情報と、ブロック内オフセットと、を有し、
    前記メモリは、第３管理領域を有し、
    前記第３管理領域は、複数の第３ブロックを有し、
    前記複数の第３ブロックは、前記インデックス情報と、第３データと、を記憶し、
    前記第３データは、前記ユーザデータブロックのアドレス情報を示し、
    前記ユーザデータブロックから前記書き込みデータを読み出すときに、前記プロセッサは、前記第３管理領域において、前記インデックス情報から前記アドレス情報を参照し、前記アドレス情報と前記ブロック内オフセットから物理アドレスを算出するメモリシステム。
  3. 請求項２において、
    電源がオンになると、前記プロセッサは、前記第３管理領域の前記複数の第３ブロックに含まれる前記第３データを消去するメモリシステム。
  4. 請求項１乃至請求項３のいずれか一において、
    電源がオンになると、前記プロセッサは、前記第１管理領域の前記複数の第１ブロックに前記第１の値を書き込み、前記第２管理領域の前記複数の第２ブロックに前記第３の値を書き込むメモリシステム。
  5. 請求項１乃至請求項４のいずれか一において、
    前記メモリは、複数のメモリセルを有し、
    前記メモリセルは、保持ノードと、前記保持ノードの充放電を制御できるトランジスタとを有し、
    前記トランジスタは、チャネル形成領域が酸化物半導体で形成されているメモリシステム。
  6. 請求項１乃至請求項５のいずれか一において、
    前記メモリは、複数のメモリセルアレイを有し、
    前記メモリは、前記複数のメモリセルアレイが重畳された構成を有するメモリシステム。
  7. 請求項１乃至請求項６のいずれか一において、
    前記メモリの記憶容量が１テラバイト以上であるメモリシステム。
  8. 請求項１乃至請求項７のいずれか一に記載のメモリシステムと、ホスト装置と、を有し、
    前記ホスト装置が前記ユーザデータ領域にアクセス可能なように、前記ホスト装置と前記メモリシステムとが接続されている情報処理システム。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
US11169871B2 (en) * 2017-02-23 2021-11-09 SK Hynix Inc. Data storage device and operating method thereof
US11157360B2 (en) 2017-06-16 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, electronic device, and operation method
CN111656512A (zh) * 2018-01-25 2020-09-11 株式会社半导体能源研究所 存储装置、半导体装置及电子设备
JP2019179885A (ja) 2018-03-30 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、積和演算装置及び電子機器
US11568944B2 (en) 2018-11-08 2023-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cells
JPWO2020170069A1 (ja) * 2019-02-22 2020-08-27
US11955167B2 (en) * 2021-01-14 2024-04-09 Northwestern University Computing-in-memory accelerator design with dynamic analog RAM cell and associated low power techniques with sparsity management

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010453A (en) 1975-12-03 1977-03-01 International Business Machines Corporation Stored charge differential sense amplifier
US4547868A (en) 1984-07-26 1985-10-15 Texas Instruments Incorporated Dummy-cell circuitry for dynamic read/write memory
US5252846A (en) 1987-03-13 1993-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic
JP2515009B2 (ja) 1989-01-13 1996-07-10 株式会社東芝 不揮発性半導体メモリの製造方法
JPH03154945A (ja) 1989-11-13 1991-07-02 Hitachi Ltd 共有メモリ管理方式
US5266509A (en) 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
US6667494B1 (en) 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3233079B2 (ja) 1997-09-30 2001-11-26 ソニー株式会社 データ処理システム及びデータ処理方法
KR100266744B1 (ko) 1997-12-29 2000-09-15 윤종용 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치
NO308149B1 (no) 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP2000348488A (ja) 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
TW578028B (en) 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
US6421289B1 (en) 2000-03-31 2002-07-16 Intel Corporation Method and apparatus for charge-transfer pre-sensing
JP2001351386A (ja) 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
WO2003052829A1 (en) 2001-12-14 2003-06-26 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
JP4073799B2 (ja) 2003-02-07 2008-04-09 株式会社ルネサステクノロジ メモリシステム
JP2005078378A (ja) 2003-08-29 2005-03-24 Sony Corp データ記憶装置及び不揮発性メモリに対するデータ書き込み方法
US6982897B2 (en) 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
JP2008505476A (ja) 2004-06-30 2008-02-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ナノワイヤによってコンタクトがとられる導電性材料の層を有する電子装置を製造する方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US7605410B2 (en) 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
JP4700562B2 (ja) * 2006-05-18 2011-06-15 株式会社バッファロー データ記憶装置およびデータ記憶方法
EP1883109B1 (en) 2006-07-28 2013-05-15 Semiconductor Energy Laboratory Co., Ltd. Memory element and method of manufacturing thereof
JP2008287404A (ja) 2007-05-16 2008-11-27 Hitachi Ltd 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法
JP5130571B2 (ja) 2007-06-19 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2009087509A (ja) 2007-10-03 2009-04-23 Toshiba Corp 半導体記憶装置
US8276043B2 (en) * 2008-03-01 2012-09-25 Kabushiki Kaisha Toshiba Memory system
JP2010016100A (ja) 2008-07-02 2010-01-21 Toshiba Corp 半導体記憶装置
JP5085446B2 (ja) 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
WO2010125986A1 (en) 2009-05-01 2010-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20110271032A1 (en) * 2009-07-30 2011-11-03 Panasonic Corporation Access device and memory controller
KR20180133548A (ko) 2009-11-20 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5743407B2 (ja) 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
WO2011086846A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101787734B1 (ko) 2010-01-20 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101775180B1 (ko) 2010-02-12 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR102015762B1 (ko) 2010-02-19 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
JP5612514B2 (ja) 2010-03-24 2014-10-22 パナソニック株式会社 不揮発性メモリコントローラ及び不揮発性記憶装置
US8588000B2 (en) 2010-05-20 2013-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a reading transistor with a back-gate electrode
WO2011162147A1 (en) 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN106298794B (zh) 2010-08-27 2019-07-30 株式会社半导体能源研究所 存储器件及半导体器件
WO2012053374A1 (en) 2010-10-20 2012-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
WO2012060202A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541981B (zh) 2010-11-12 2016-07-11 半導體能源研究所股份有限公司 半導體裝置
JP5798933B2 (ja) 2011-01-26 2015-10-21 株式会社半導体エネルギー研究所 信号処理回路
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
KR101826137B1 (ko) * 2011-03-24 2018-03-22 삼성전자주식회사 메모리 컨트롤러, 이를 포함하는 장치들, 및 이의 동작 방법
JP5364807B2 (ja) * 2011-06-08 2013-12-11 パナソニック株式会社 メモリコントローラ及び不揮発性記憶装置
JP2013054409A (ja) * 2011-08-31 2013-03-21 Toshiba Corp 情報記憶装置および情報記憶方法
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
US20130254463A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system
KR20150128820A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
JP6070357B2 (ja) * 2013-03-28 2017-02-01 富士通株式会社 ストレージ装置
TWI501243B (zh) * 2013-11-12 2015-09-21 Phison Electronics Corp 資料寫入方法、記憶體儲存裝置、記憶體控制電路單元
JP6107625B2 (ja) * 2013-12-02 2017-04-05 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法
SG11201606647PA (en) 2014-03-14 2016-09-29 Semiconductor Energy Lab Co Ltd Circuit system
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
WO2016135591A1 (en) 2015-02-26 2016-09-01 Semiconductor Energy Laboratory Co., Ltd. Memory system and information processing system
US9679652B2 (en) * 2015-05-04 2017-06-13 Phison Electronics Corp. Threshold based multi-level cell programming for reliability improvement
US9728243B2 (en) 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
JP6773453B2 (ja) 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device

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