CN106298794B - 存储器件及半导体器件 - Google Patents

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Abstract

存储器件及半导体器件。提供一种能够长时间保持数据的存储器件。存储器件包括存储元件及晶体管，晶体管用作为开关元件，用以控制存储元件中的电荷的供应、存储及释出。晶体管包括用以控制阈值电压的第二栅电极以及普通栅电极。此外，由于晶体管的活性层包含氧化物半导体，因此晶体管的截止状态电流极低。在存储器件中，不通过在高电压下将电荷注入至绝缘膜围绕的浮动栅极，而是通过经由截止状态电流极低的晶体管来控制存储元件的电荷量，来存储数据。

Description

存储器件及半导体器件
本申请是申请日为2011年8月18日、申请号为201180041742.3、发明名称为存储器件及半导体器件的发明专利申请的分案申请。
技术领域
本发明涉及非易失性半导体存储器件。具体地，本发明涉及用以保持数据的存储单元(cell)的结构。
背景技术
作为半导体存储器件(在下文中简称为存储器件)，可以举出：归类为易失性存储的动态随机存储器(DRAM)及静态随机存储器(SRAM)；归类为非易失性存储的屏蔽式只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存及铁电存储器；等等。大部分上述使用单晶半导体衬底形成的存储器已进入实用。在这些半导体存储器中，闪存可以在市场上买到，其主要被用于例如USB存储器及存储卡等便携式存储介质。其原因在于闪存可以抗物理撞击，并且能方便地使用，因为它们是可以重复地写入及擦除数据并能在无电力的情况下保持数据的非易失性存储。
作为闪存，有多个存储单元串联连接的与非(NAND)闪存以及多个存储单元以矩阵形式配置的或非(NOR)闪存。每一个闪存具有用作为每一个存储单元中的存储元件的晶体管。此外，用作为存储元件的晶体管在栅电极与用作为活性层的半导体膜之间具有称为浮动栅极的用以累积电荷的电极。浮动栅极中的电荷累积使得数据能够被保存。
专利文献l及2均公开一种包括形成于玻璃衬底上的浮动栅极的薄膜晶体管。
[专利文献1]日本专利申请公开6-021478号公报
[专利文献2]日本专利申请公开2005-322899号公报
发明内容
一般而言，在写入数据时施加至非易失性存储中的存储元件的电压的绝对值约为20V，其倾向于高于施加至易失性存储中的存储元件的电压的绝对值。在能够重复地改写数据的闪存的情形中，在进行数据擦除与数据写入时，必需对用作为存储元件的晶体管施加高电压。因此，当闪存进行如数据写入及数据擦除等操作时功耗高，其是防碍包括闪存用作为存储器件的电子设备的功耗降低的因素之一。特别是，当将闪存用于例如相机或手机等便携式电子设备时，高功耗造成连续操作时间短等缺点。
此外，虽然闪存是非易失性存储，但是，数据会因少量电荷的泄漏而丢失。因此，到目前为止，数据保持周期约为5年至10年，希望实现能够确保更长的数据保持周期的闪存。
此外，虽然闪存能够重复地写入及擦除数据，但是，当电荷被累积于浮动栅极中时栅极绝缘膜容易因隧道电流而劣化。因此，一个存储元件中的数据改写频率最多为约数万至数十万次，希望实现改写数据次数能够高于数万至数十万次的闪存。
鉴于上述问题，本发明的目的在于提供一种能够降低功耗的存储器件及包括该存储器件的半导体器件。本发明的目的在于提供一种能够更长时间地保持数据的存储器件及包括该存储器件的半导体器件。本发明的目的在于提供一种能够增加数据改写频率的存储器件及包括该存储器件的半导体器件。
根据本发明的一个实施方式的存储器件包括存储元件及晶体管，该晶体管用作为用以控制存储元件中电荷的供应、存储及释出的开关元件。在存储器件中，并不是通过高电压将电荷注入绝缘膜围绕的浮动栅极，而是通过截止状态电流极低的晶体管控制存储元件中的电荷量，来存储数据。
具体而言，晶体管的带隙比硅的带隙宽，并且，晶体管的沟道形成区包含本征载流子密度低于硅的本征载流子密度的半导体材料。通过包含具有上述特性的半导体材料的沟道形成区，可以实现截止状态电流极低的晶体管。作为上述半导体材料，例如可以使用带隙约为硅的带隙的三倍宽的氧化物半导体、碳化硅、氮化镓等。包含所述半导体材料的晶体管比包含例如硅或镓等普通半导体材料的晶体管具有低得多的截止状态电流。
此外，用作为开关元件的晶体管除了包括普通栅电极之外还包括第二栅电极，用以控制阈值电压。晶体管可为任何晶体管，只要是绝缘栅极型场效晶体管即可。具体而言，晶体管包括第一栅电极、第二栅电极、位于第一栅电极与第二栅电极之间的半导体膜、位于第一栅电极与半导体膜之间的第一绝缘膜、位于第二栅电极与半导体膜之间的第二绝缘膜以及连接至半导体膜的源电极和漏电极。通过采用此结构，可以以通过控制源电极与第二栅电极之间的电位差来降低晶体管的截止状态电流的方式调整阈值电压。
当用作为开关元件的晶体管的截止状态电流显著地降低时，在数据保持周期(保持周期)中，可以防止累积于存储元件中的电荷经由晶体管泄漏出。
注意，通过降低例如成为电子供体(供体)的氢或水分等杂质以及降低氧缺陷而得到的高度纯化的氧化物半导体(纯化的氧化物半导体)是本征的(i型的)半导体或基本上本征的半导体。因此，包含氧化物半导体的晶体管具有极低的截止状态电流。具体而言，通过二次离子质谱仪(SIMS)测量的高度纯化的氧化物半导体中的氢浓度为5×l019/cm3以下，优选为5×l018/cm3以下，更优选为5×l017/cm3以下，进一步优选为l×l016/cm3以下。此外，通过霍尔效应测量测到的氧化物半导体的载流子密度小于l×l014/cm3，优选小于l×1012/cm3，更优选小于l×1011/cm3。此外，氧化物半导体的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。通过使用充分地降低例如水分或氢等杂质浓度以及通过降低氧缺陷而得到的高度纯化的氧化物半导体膜，能够降低晶体管的截止状态电流。
这里，说明氧化物半导体膜中的氢浓度的分析。通过二次离子质谱仪(SIMS)来测量氧化物半导体膜中的氢浓度。已知原理上难以通过SIMS取得样品表面附近或使用不同材料形成的层叠膜之间的界面附近的精准数据。因此，当通过SIMS分析厚度方向上膜的氢浓度的分布时，使用值未大幅改变且取得基本相同的值的膜的区域中的平均值作为氢浓度。此外，当膜的厚度较薄时，由于彼此相邻的膜的氢浓度的影响，在某些情况中无法发现可以取得基本上相同值的区域。在该情况中，使用膜的区域中的氢浓度的最大值或最小值作为膜的氢浓度。此外，当膜的区域中不存在具有最大值的山状峰值或是具有最小值的谷状峰值时，使用拐点的值作为氢浓度。
具体而言，各种实验可以证明包括高度纯化的氧化物半导体膜作为活性层的晶体管的低截止状态电流。例如，即使当元件具有1×106μm的沟道宽度及10μm的沟道长度时，截止状态电流仍然可以为小于或等于半导体参数分析仪的测量极限，即，在1V至10V的源电极与漏电极之间的电压(漏电压)下为小于或等于1×10-13A。在该情况中，可知与截止状态电流除以晶体管的沟道宽度而得到的值相对应的截止状态电流密度为小于或等于100zA/μm。此外，电容器及晶体管彼此连接，且使用其中流进或流出电容器的电荷由晶体管控制的电路来测量截止状态电流密度。在测量中，将高度纯化的氧化物半导体用作为晶体管的活性层，并且，从每单位小时电容器的电荷量的改变，测量晶体管的截止状态电流密度。结果可知，在晶体管的源电极与漏电极之间的电压为3V的情况下，得到每微米数十攸安培(yA/μm)的低截止状态电流密度。因此，在根据本发明的一个实施方式的半导体器件中，包括高度纯化的氧化物半导体膜用作为活性层的晶体管的截止状态电流密度根据源电极与漏电极之间的电压而可以为小于或等于100yA/μm，优选为小于或等于10yA/μm，更优选为小于或等于1yA/μm。因此，包括高度纯化的氧化物半导体膜作为活性层的晶体管具有比包含结晶硅的晶体管低得多的截止状态电流。
注意，作为氧化物半导体，优选使用含有铟(In)或锌(Zn)的氧化物半导体、更优选含有In和Ga的氧化物半导体或是含有In和Zn的氧化物半导体。为了得到本征的(i型)氧化物半导体膜，稍后说明的脱水或脱氢是有效的。作为用来降低包含氧化物半导体的晶体管的电特性变化的稳定剂，优选还含有镓(Ga)。优选含有锡(Sn)作为稳定剂。优选含有铪(Hf)作为稳定剂。优选含有铝(Al)作为稳定剂。
作为另一种稳定剂，可以含有例如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、或镥(Lu)等一种或多种的镧系元素。
例如，作为氧化物半导体可以使用：氧化铟；氧化锡；氧化锌；二元金属氧化物，如基于In-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Zn-Mg的氧化物、基于Sn-Mg的氧化物、基于In-Mg的氧化物、或基于In-Ga的氧化物；三元金属氧化物，如基于In-Ga-Zn的氧化物(也称为IGZO)、基于In-Al-Zn的氧化物、基于In-Sn-Zn的氧化物、基于Sn-Ga-Zn的氧化物、基于Al-Ga-Zn的氧化物、基于Sn-Al-Zn的氧化物、基于In-Hf-Zn的氧化物、基于In-La-Zn的氧化物、基于In-Ce-Zn的氧化物、基于In-Pr-Zn的氧化物、基于In-Nd-Zn的氧化物、基于In-Sm-Zn的氧化物、基于In-Eu-Zn的氧化物、基于In-Gd-Zn的氧化物、基于In-Tb-Zn的氧化物、基于In-Dy-Zn的氧化物、基于In-Ho-Zn的氧化物、基于In-Er-Zn的氧化物、基于In-Tm-Zn的氧化物、基于In-Yb-Zn的氧化物、或基于In-Lu-Zn的氧化物；或四元金属氧化物，如基于In-Sn-Ga-Zn的氧化物、基于In-Hf-Ga-Zn的氧化物、基于In-Al-Ga-Zn的氧化物、基于In-Sn-Al-Zn的氧化物、基于In-Sn-Hf-Zn的氧化物、或基于In-Hf-Al-Zn的氧化物。该氧化物半导体可以含有硅。
注意，例如，基于In-Ga-Zn的氧化物是指含有In、Ga及Zn的氧化物，但是，对于In、Ga及Zn的比例并无特别限定。此外，基于In-Ga-Zn-O的氧化物可以含有In、Ga及Zn以外的金属元素。当无电场且截止状态电流充分降低时，基于In-Ga-Zn-O的氧化物具有足够高的电阻。此外，由于具有高场效应迁移率，所以基于In-Ga-Zn-O的氧化物适用于存储器件或半导体器件中使用的半导体材料。
或者，可以使用由化学式InMO3(ZnO)m(m＞O)表示的材料作为氧化物半导体。这里，M代表选自Ga、Al、Mn或Co中的一种或多种金属元素。例如，M可为Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co，等等。可以使用由化学式In3SnO5(ZnO)n(n＞O，n是整数)表示的材料作为氧化物半导体。注意，上述组成由晶体结构导出且仅为例子。
例如，使用原子比为In：Ga：Zn＝l：1：1(＝1/3：1/3：1/3)或In：Ga：Zn＝2：2：1(＝2/5：2/5：1/5)的基于In-Ga-Zn的氧化物或是原子比接近上述原子比的氧化物。或者，优选使用原子比为In：Sn：Zn＝l：1：1(＝1/3：1/3：1/3)、In：Sn：Zn＝2：1：3(＝1/3：1/6：1/2)或In：Sn：Zn＝2：1：5(＝1/4：1/8：5/8)的基于In-Sn-Zn的氧化物或是原子比接近上述原子比的氧化物。
但是，不限于上述材料，可以根据所需的半导体特性(例如，迁移率、阈值电压及变异)而使用具有适当组成的材料。为了得到所需半导体特性，优选的是将载流子密度、杂质浓度、缺陷密度、金属元素与氧之间的原子比、原子间距离、密度等设定为适当的值。
使用截止状态电流低的晶体管作为用以存储累积于存储元件中的电荷的开关元件，由此可以防止电荷从存储元件的泄漏。因此，可以提供一种能够长时间保持数据的存储器件以及包括该存储器件的半导体器件。
此外，对存储元件写入及读取数据所需的电压，基本由用作为开关元件的晶体管的操作电压决定。因此，可以提供一种操作电压比现有的闪存的操作电压大幅降低了的存储器件以及包括该存储器件的半导体器件。
再者，由于与现有的闪存相比较能够抑制因隧道电流导致的栅极绝缘膜劣化，因此可以提供一种能够增加数据改写频率的存储器件及包括该存储器件的半导体器件。
附图简要说明
在附图中：
图1A及1B是存储单元的电路图，图1C是晶体管的截面图；
图2A是晶体管的电路图，图2B示出相对于栅电压Vgs的漏电流Id的值的曲线图；
图3是单元阵列的电路图；
图4是单元阵列的时序图；
图5是单元阵列的时序图；
图6是单元阵列的电路图；
图7示出第二字线驱动电路的结构；
图8A及8B是存储单元的电路图；
图9A至9D示出存储器件的制造方法；
图10A至10D示出存储器件的制造方法；
图11A至11C示出存储器件的制造方法；
图12A至12C示出存储器件的制造方法；
图13是存储单元的截面图；
图14是存储器件的框图；
图15是读取电路的电路图；
图16是RF标签的框图；
图17A及17B示出存储介质的结构；
图18A至18C示出电子设备。
具体实施方式
下面，将参照附图详细说明本发明的实施方式。注意，本发明不限于下述说明，而所属技术领域的普通技术人员可以很容易地理解：其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下实施方式的说明。
注意，本发明在其类别包括可以使用存储器件的所有半导体器件，例如，如微处理器及图像处理电路等集成电路、RF标签、存储介质及半导体显示器件。此外，半导体显示器件在其类别包括如液晶显示器件等的使用半导体膜的电路元件包含于像素部或驱动电路部中的半导体显示器件、设置有机发光元件(OLED)为代表的发光元件以使用于每一个像素的发光器件、电子纸、数字微镜器件(DMD)、等离子体显示面板(PDP)及场发光显示器(FED)。
(实施方式1)
图1A通过电路图示出根据本发明的一个实施方式的存储器件中的存储单元的结构例。在图1A中所示的电路图中，存储单元100包括用作为开关元件的晶体管101以及用作为存储元件的电容器102和晶体管103。在用作为存储元件的晶体管103中，电荷累积于形成在栅电极与活性层之间的栅极电容，由此存储数据。
用作为开关元件的晶体管101除了包括第一栅电极之外还包括用以控制阈值电压的第二栅电极。具体而言，晶体管101包括第一栅电极、第二栅电极、位于第一栅电极与第二栅电极之间的半导体膜、位于第一栅电极与半导体膜之间的第一绝缘膜、位于第二栅电极与半导体膜之间的第二绝缘膜以及连接至半导体膜的源电极和漏电极。可以根据对晶体管101的第一栅电极、第二栅电极、源电极和漏电极施加的电位，来控制存储器件的各种操作。
注意，在需要时，存储单元100可以进一步包括例如晶体管、二极管、电阻器、电容器或电感器等另一电路元件。
术语晶体管的“源电极”及“漏电极”可以根据晶体管的极性或施加至电极的电位电平的不同而互换。一般而言，在n沟道晶体管中，施加有低电位的电极称为源电极，施加有高电位的电极称为漏电极。此外，在p沟道晶体管中，施加有低电位的电极称为漏电极，施加有高电位的电极称为源电极。以下，源电极和漏电极中的一个称为第一端子，另一个称为第二端子，并对包括于存储单元100中的晶体管101、电容器102及晶体管103的连接关系进行说明。
在图1A中所示的存储单元100中，连接至晶体管101的第一端子的节点供应有包含数据的信号的电位。此外，晶体管101的第二端子连接至晶体管103的栅电极。电容器102的一对电极中的一个连接至晶体管103的栅电极，另一个连接至施加有预定电位的节点。
晶体管103可以是n沟道晶体管或p沟道晶体管。
注意，图1A中所示的存储单元100并非一定要包括电容器102作为其组件。当存储单元100包括电容器102时，可以使保持时间更长。相反地，当存储单元100不包括电容器102时，可以增加每单位面积的存储容量。
图1B通过电路图示出与图1A中的结构不同的存储单元的结构例。在图1B中所示的电路图中，存储单元100包括用作为开关元件的晶体管101以及用作为存储元件的电容器102。电荷累积于用作为存储元件的电容器102中，由此存储数据。
图1B中所示的晶体管101具有类似于图1A中所示的晶体管101的结构，除了包括第一栅电极之外还包括用以控制阈值电压的第二栅电极。
在图1B中所示的存储单元100中，连接至晶体管101的第一端子的节点供应有包含数据的信号的电位。此外，电容器102的一对电极中的一个连接至晶体管101的第二端子，另一个连接至施加有预定电位的节点。
注意，在本说明书中，术语“连接”是指电连接并且对应于供应或传送电流、电压或电位的状态。因此，连接状态并非总是指直接连接状态，而是包括经由例如布线、导电膜、电阻器、二极管或晶体管等元件可以供应有或传送电流、电压或电位的间接连接状态。
此外，即使在电路图中独立组件彼此连接时，仍然有其中一个导电膜具有多个组件的功能的情况，例如，部分布线用作为电极的情况。本说明书中的术语“连接”也指一导电膜具有多个组件的功能的情况。
在本发明的一个实施方式中，图1A或图1B中所示的用作为开关元件的晶体管101的沟道形成区包含带隙比硅的带隙还宽且本征载流子密度低于硅的本征载流子密度的半导体材料。通过包含具有上述特性的半导体材料的沟道形成区，可以实现截止状态电流极低的晶体管101。
注意，当如同本发明的一个实施方式中一般控制累积于存储元件中的电荷量时，在用以存储数据的存储器件的情况中，由用作为开关元件的晶体管101控制对存储元件的电荷供应、从存储元件的电荷释出及存储元件中的电荷存储。因此，数据保持时间的长度取决于累积在存储元件中的电荷经由晶体管101的泄漏量。在本发明的一个实施方式中，如上所述晶体管101的截止状态电流可极低。因此，可以防止电荷泄漏，由此可以使数据保持时间更长。
注意，除非另外指明，否则在本说明书中，在n沟道晶体管的情况中，截止状态电流是当漏电极的电位高于源电极的电位或栅电极的电位，而当基准电位是源电极的电位时栅电极的电位为小于或等于0V时，在源电极与漏电极之间流动的电流。或者，在本说明书中，在p沟道晶体管的情况中，截止状态电流是当漏电极的电位低于源电极的电位或栅电极的电位，而当基准电位是源电极的电位时栅电极的电位为大于或等于0V时，在源电极与漏电极之间流动的电流。
作为带隙比硅的带隙还宽且本征载流子密度低于硅的本征载流子密度的半导体材料的示例，可以使用例如碳化硅(SiC)或氮化镓(GaN)等化合物半导体以及氧化物半导体。与例如碳化硅或氮化镓等化合物半导体不同，由于能通过溅射法或湿法工艺等来形成氧化物半导体，氧化物半导体具有高量产率的优点。此外，与碳化硅或氮化镓不同，即使在室温下仍然能沉积氧化物半导体；因此，能够在玻璃衬底上沉积或是在使用硅的集成电路上沉积。此外，可以使用较大的衬底。因此，使用氧化物半导体，量产率高于使用碳化硅、氮化镓等的情况。在为了提高晶体管的性能(例如，场效应迁移率)而形成结晶氧化物半导体的情况中，通过250℃至800℃的热处理，能够容易地获得结晶氧化物半导体。
在下述说明中，给出具有上述优点的氧化物半导体用作为晶体管101的半导体膜的情况为例。
注意，在本发明的一个实施方式中，至少在用作为开关元件的晶体管101的活性层中，可包含例如氧化物半导体等宽带隙半导体材料。另一方面，对于用作为存储元件的晶体管103的活性层，可以使用氧化物半导体或者可以使用氧化物半导体以外的下述半导体：非晶硅、微晶硅、多晶硅、单晶硅、非晶锗、微晶锗、多晶锗、单晶锗等。通过将氧化物半导体膜用于存储单元100中的所有晶体管的活性层，可以简化工艺。此外，例如，使用如多晶硅或单晶硅等比氧化物半导体具有更高迁移率的半导体材料形成用作为存储元件的晶体管103的活性层，由此能够从存储单元100高速地读取数据。
注意，虽然在图1B中，存储单元100包括用作为开关元件的一个晶体管103，但是，本发明不限于此结构。在本发明的一个实施方式中，只要在每一个存储单元中设置一个用作为开关元件的晶体管即可，并且上述晶体管也可以为多个。在存储单元100包括多个用作为开关元件的晶体管的情况中，多个晶体管可以并联连接、串联连接或并联与串联相组合地连接。
注意，在本说明书中，例如，晶体管串联连接的状态是指第一晶体管的第一端子和第二端子中仅有一个端子连接至第二晶体管的第一端子和第二端子中的一个端子的状态。此外，晶体管并联连接的状态是指第一晶体管的第一端子连接至第二晶体管的第一端子并且第一晶体管的第二端子连接至第二晶体管的第二端子的状态。
与用作为开关元件的晶体管101不同，用作为存储元件的晶体管103可以包括仅设置于活性层的一侧上的栅电极。但是，本发明不限于此结构，与用作为开关元件的晶体管101同样地，用作为存储元件的晶体管103也可以包括在其之间设置有活性层的一对栅电极。
接着，图1C中示出图1A及图1B中的晶体管101的截面图的例子。
在图1C中，晶体管101在具有绝缘表面的衬底110上包括：第一栅电极111；第一栅电极111上的绝缘膜112；隔着绝缘膜112与第一栅电极111重叠的用作为活性层的氧化物半导体膜113；氧化物半导体膜113上的源电极114和漏电极115；氧化物半导体膜113、源电极114及漏电极115上的绝缘膜116；以及绝缘膜116上的与氧化物半导体膜113重叠的第二栅电极117。此外，在图1C中，绝缘膜118形成于第二栅电极117上，并且可以作为晶体管101的组件而包含于晶体管101中。
注意，虽然图1C示出晶体管101具有单栅结构的情况，但是，晶体管101也可以具有包括多个电连接的栅电极从而包括多个沟道形成区的多栅结构。
接着，说明由于第二栅电极的电位变化而引起的晶体管101的阈值电压变化。首先，图2A示出晶体管101的电路图。在图2A中，晶体管101的电极的电位以如下方式表示：第一栅电极的电位表示为Vcg；第二栅电极的电位表示为Vbg；源电极的电位表示为Vs；漏电极的电位表示为Vd。
图2B示出相对于栅电压Vgs的漏电流Id的值。当源电极的电位Vs为参考电压时，栅电压Vgs对应于第一栅电极的电位Vcg与源电极的电位Vs之间的差。
由实线表示的线120表示在第二栅电极的电位Vbg与源电极的电位Vs为相同电平的情况下相对于栅电压Vgs的漏电流Id的值。此外，由虚线表示的线121表示第二栅电极的电位Vbg比源电极的电位Vs的电平还低的情况下相对于栅电压Vgs的漏电流Id的值。注意，线120及121具有相同的源电极电位Vs和相同的漏电极电位Vd。
如图2B中所示，随着第二栅电极的电位Vbg变得更低，晶体管101的阈值电压正向地偏移，从而使截止状态电流降低。相反地，随着第二栅电极的电位Vbg变得更高，晶体管101的阈值电压负向地偏移，从而使截止状态电流增加，即，导通电阻降低。
在本发明的一个实施方式中，如上所述，数据保持时间的长度取决于存储元件中累积的电荷通过晶体管101的泄漏量。在本发明的一个实施方式中，通过控制第二栅电极的电位Vbg，晶体管101的截止状态电流可被显著地降低。因此，可以防止电荷泄漏，由此可使数据保持时间更长。
然后，说明包括多个存储单元的存储器件的结构例以及存储器件的驱动方法。
图3是包括多个图1A中所示的存储单元100的单元阵列200的电路图的例子。作为存储单元100的结构，可以参照实施方式1的说明。
在图3中所示的单元阵列200中，设置有如多条第一字线WLCG、多条第二字线WLBG、多条位线BL、多条电容器线CL及多条源极线SL等各种布线，并且来自驱动电路的信号或电位经由布线被供应至各存储单元100。
第一字线WLCG连接至晶体管101的第一栅电极。第二字线WLBG连接至晶体管101的第二栅电极。位线BL连接至晶体管101的第一端子及晶体管103的第一端子。源极线SL连接至晶体管103的第二端子。电容器线CL连接至电容器102的一对电极中的未连接至晶体管101的第二端子的电极。
注意，可以根据存储单元100的数目及存储单元100的配置决定布线的数目。具体而言，在图3中所示的单元阵列200中，存储单元以y行乘x列的矩阵配置，并且，第一字线WLCG1至WLCGy、第二字线WLBG1至WLBGy、电容器线CL1至CLy、源极线SLl至SLy以及位线BL1至BLx设置在单元阵列200中。
接着，参照图4中的时序图，说明图3中所示的单元阵列200的操作。注意，图4示出对第一行及第一列中的存储单元、第一行及第x列中的存储单元、第y行及第一列中的存储单元以及第y行及第x列中的存储单元进行数据写入、数据保持及数据读取的情况。图4示出晶体管103是p沟道晶体管的情况。
注意，图4中的时序图的阴影区对应于电位可以是高电位或低电位期间的周期。
首先，说明数据写入周期Ta中的单元阵列200的操作。
一行接一行地写入数据。在图4中，数据被写入第一行第一列中的存储单元以及第一行第x列中的存储单元，然后，数据被写入第y行第一列中的存储单元以及第y行第x列中的存储单元。
首先，选择写入数据的第一行中的存储单元中的第一字线WLCG1及电容器线CL1。具体而言，在图4中，高电平电位VH被施加至第一字线WLCG1，并且接地电位GND被施加至第一字线WLCG2至WLCGy。因此，仅有第一栅电极连接至第一字线WLCG1的晶体管101被选择性地导通。接地电位GND被施加至电容器线CL1，并且高电平电位VDD被施加至电容器线CL2至CLy。
在第一字线WLCG1及电容器线CL1被选择的周期中，包含数据的信号的电位被施加至位线BL1和BLx。施加至位线BL1和BLx的电位电平自然根据数据内容而不同。图4示出高电平电位VDD被施加至位线BL1及接地电位GND被施加至位线BLx的情况。施加至位线BL1和BLx的电位经由导通的晶体管101而被施加至电容器102的一个电极以及晶体管103的栅电极。当电容器102的一个电极与晶体管103的栅电极彼此连接的节点称为节点FG时，根据信号的电位控制累积于节点FG中的电荷量，由此，数据被写入至第一行第一列中的存储单元以及第一行第x列中的存储单元。
然后，接地电位GND被施加至第一字线WLCG1，其第一栅电极连接至第一字线WLCG1的晶体管101被关闭。
然后，选择被写入数据的第y行中的存储单元中的第一字线WLCGy及电容器线CLy。具体而言，在图4中，高电平电位VH被施加至第一字线WLCGy并且接地电位GND被施加至第一字线WLCG1至WLCG(y-1)。因此，仅有其第一栅电极连接至第一字线WLCGy的晶体管101被选择性地导通。接地电位GND被施加至电容器线CLy，并且，高电平电位VDD被施加至电容器线CL1至CL(y-1)。
在第一字线WLCGy及电容器线CLy被选择的周期中包含数据的信号的电位被施加至位线BL1和BLx。图4示出接地电位GND被施加至位线BL1以及高电平电位VDD被施加至位线BLx的情况。施加至位线BL1和BLx的电位经由导通的晶体管101而被施加至电容器102的一个电极以及晶体管103的栅电极。根据信号的电位控制累积于节点FG中的电荷量，由此，数据被写入至第y行及第一列中的存储单元以及第y行及第x列中的存储单元。
注意，在写入周期Ta中，接地电位GND被施加至所有的源极线SL。通过采用上述结构，当接地电位GND被施加至节点FG时，可以抑制位线BL及源极线SL中的电流的产生。
为了防止将错误数据写入存储单元，优选的是在第一字线WLCG和电容器线CL的选择周期终止后，终止包含数据的信号的电位输入至位线BL期间的周期。
然后，说明数据保持周期Ts中的单元阵列200的操作。
在保持周期Ts中，对所有第一字线WLCG施加使晶体管101截止的电位，具体而言，对其施加接地电位GND。在本发明的一个实施方式中，在保持周期Ts中，比接地电位GND还低的低电平电位VSS被施加至所有的第二字线WLBG。因此，晶体管101的阈值电压正向地偏移，以使晶体管101的截止状态电流降低。当晶体管101的截止状态电流低时累积在节点FG中的电荷不太可能泄漏，由此可以长时间地保持数据。
然后，说明数据读取周期Tr中单元阵列200的操作。
首先，选择数据被读取的第一行中的存储单元中的电容器线CL1。具体而言，在图4中，接地电位GND被施加至电容器线CL1，并且高电平电位VDD被施加至电容器线CL2至CLy。在读取周期Tr中，因施加有接地电位GND，所有的第一字线WLCG未被选择。在电容器线CL1被选择期间的周期中，高电平电位VR被施加至所有的源极线SL。注意，电位VR为等于电位VDD的电位，或者为低于电位VDD且高于接地电位GND的电位。
晶体管103的源电极与漏电极之间的电阻取决于节点FG中累积的电荷量。因此，基于累积于节点FG中的电荷量的电位被施加至位线BL1和BLx。然后，通过从电位读取电荷量差异，可以从第一行第一列中的存储单元及第一行第x列中的存储单元中读取数据。
然后，选择数据被读取的第y行中的存储单元中的电容器线CLy。具体而言，在图4中，接地电位GND被施加至电容器线CLy，并且，高电平电位VDD被施加至电容器线CL2至CL(y-1)。如上所述，在读取周期Tr中，由于施加有接地电位GND，所有的第一字线WLCG未被选择。在电容器线CLy被选择期间的周期中，高电平电位VR被施加至所有的源极线SL。
晶体管l03的源电极与漏电极之间的电阻取决于节点FG中累积的电荷量。因此，基于累积于节点FG中的电荷量的电位被施加至位线BL1和BLx。然后，通过从电位读取电荷量差异，可以从第y行第一列中的存储单元及第y行第x列中的存储单元中读取数据。
注意，读取电路被连接至每一条位线BL的末端，并且，从读取电路输出的信号包含实际上从单元阵列中读取的数据。
在图4中，在所有的写入周期Ta、保持周期Ts及读取周期Tr中，低电平电位VSS被施加至所有的第二字线WLBG。但是，在本发明的一个实施方式中，至少在保持周期Ts中低电平电位VSS可被施加至第二字线WLBG。例如，为了将数据更高速地写入存储单元，可以在被写入数据的行中使第二字线WLBG的电位高于电位VSS来降低晶体管101的阈值电压。
在图5中所示的时序图中，写入周期Ta中的第二字线WLBG的电位与图4中所示的时序图中的不同。具体而言，在图5中，在写入周期Ta中，在第一字线WLCG1被选择期间的周期中，接地电位GND施加至被写入数据的行中的存储单元中的第二字线WLBGl。此外，在第一字线WLCGy被选择期间的周期中，接地电位GND被施加至被写入数据的第y行中的存储单元中的第二字线WLBGy。通过采用上述结构，在数据被写入期间的周期中，晶体管101的阈值电压可以降低；因此，可以在抑制保持周期Ts中的电荷泄漏的同时在写入周期Ta中以更高的速度将数据写入存储单元。
然后，说明不同的包括多个存储单元的存储器件的结构以及存储器件的驱动方法的例子。
图6是包括多个图lB中所示的存储单元100的单元阵列300的电路图的例子。作为存储单元100的结构，可以参照实施方式1中的说明。
在图6中所示的单元阵列300中，设置有如多条第一字线WLCG、多条第二字线WLBG、多条位线BL及多条电容器线CL等各种布线，并且，来自驱动电路的信号或电位经由布线被供应至每一个存储单元100。
第一字线WLCG连接至晶体管101的第一栅电极。第二字线WLBG连接至晶体管101的第二栅电极。位线BL连接至晶体管101的第一端子。电容器线CL连接至电容器102的一对电极中未连接至晶体管101的第二端子的一个电极。
注意，可以根据存储单元100的数目及存储单元100的配置来决定布线的数目。具体而言，在图6中所示的单元阵列300中，存储单元以y行乘x列的矩阵方式配置，并且，第一字线WLCG1至WLCGy、第二字线WLBG1至WLBGy、电容器线CL1至CLy以及位线BL1至BLx设置在单元阵列300中。
接着，说明图6中所示的单元阵列300的操作。
首先，说明数据写入周期中单元阵列300的操作。在数据写入周期中，当具有脉冲的信号被输入至第一字线WLCG1时，脉冲的电位，具体而言，高电平电位被施加至连接至第一字线WLCG1的晶体管101的第一栅电极。因此，其第一栅电极连接至第一字线WLCG1的晶体管101被导通。
然后，包含数据的信号输入至位线BL1至BLx。输入至位线BL1及BLx的信号的电位电平自然根据数据内容而不同。输入至位线BL1至BLx的电位经由导通的晶体管101而被施加至电容器102的一个电极。固定电位被施加至所有的电容器线CL。根据信号的电位控制累积于电容器102中的电荷量，由此数据被写入至电容器102。
当具有脉冲的信号对第一字线WLCG1的输入终止时，其第一栅电极连接至第一字线WLCG1的晶体管101被截止。然后，具有脉冲的信号依序地被输入至第一字线WLCG2至WLCGy，并且，在具有第一字线WLCG2至WLCGy的存储单元100中类似地重复上述操作。
然后，说明数据保持周期中单元阵列300的操作。在保持周期中，对所有的第一字线WLCG1至WLCGy施加使晶体管101截止的电位，具体而言，对其施加低电平电位。在本发明的一个实施方式中，在保持周期中，低电平电位VSS被施加至所有的第二字线WLBG。因此，晶体管101的阈值电压正向地偏移，以使晶体管101的截止状态电流降低。当晶体管101的截止状态电流低时，累积在电容器102中的电荷不太可能泄漏，因此，可以长时间保持数据。
然后，说明数据读取周期中单元阵列300的操作。在数据读取周期中，以类似于数据写入周期中的方式，具有脉冲的信号依序地输入至第一字线WLCG1至WLCGy。当脉冲的电位，具体而言，高电平电位被施加至连接至第一字线WLCG1的晶体管101的第一栅电极时，晶体管101导通。
当每一个晶体管101导通时，累积于电容器102中的电荷经由位线BL被取出。通过从位线BL的电位读取电荷量的差异，可以读取数据。
注意，读取电路被连接至每一条位线BL的末端，并且，从读取电路输出的信号包含实际上从存储部读出的数据。
虽然在本实施方式中说明在多个存储单元100中依序地进行数据写入、数据保持和数据读取，但是，本发明不限于此。仅有具有指定地址的存储单元100可以进行上述操作。
以类似于图5中所示的时序图的方式，为了以更高速度将数据写入存储单元，可以在被写入数据的行中使第二字线WLBG的电位高于电位VSS，并且可降低晶体管101的阈值电压。
注意，根据本发明的一个实施方式的存储器件不限于图3及图6中所示的存储单元100的结构。
图8A示出存储单元100的不同结构。图8A中所示的存储单元100包括晶体管101、电容器102及晶体管l03。晶体管101的第一栅电极被连接至第一字线WLCG。晶体管101的第二栅电极被连接至第二字线WLBG。晶体管101的第一端子连接至位线BL。晶体管101的第二端子连接至晶体管103的栅电极。晶体管103的第一端子连接至数据线DL。晶体管103的第二端子连接至源极线SL。电容器102的一对电极中的一个连接至晶体管103的栅电极，另一电极连接至电容器线CL。
在图8A中所示的存储单元100的情况中，可以从数据线DL的电位读取用作为存储元件的晶体管103及电容器102中累积的电荷量。
图8B示出存储单元100的不同结构。图8B中所示的存储单元100除了包括晶体管101、电容器102及晶体管103之外，还包括晶体管104，晶体管104用作为用以控制数据读取的开关元件。晶体管101的第一栅电极连接至第一字线WLCG。晶体管101的第二栅电极连接至第二字线WLBG。晶体管101的第一端子连接至位线BL。晶体管101的第二端子连接至晶体管103的栅电极。晶体管103的第一端子连接至晶体管104的第二端子。晶体管103的第二端子连接至源极线SL。晶体管104的第一端子连接至数据线DL。晶体管104的栅电极连接至第三字线WLSW。电容器102的一对电极中的一个连接至晶体管103的栅电极，另一电极连接至电容器线CL。
在图8B中所示的存储单元100的情况中，晶体管104因读取数据时第三字线WLSW的电位变化而导通。然后，可以从数据线DL的电位读取用作为存储元件的晶体管103和电容器102中累积的电荷量。
在根据本发明的一个实施方式的存储器件中，可以通过覆盖已被写入的数据的方式写入不同的数据。因此，不同于现有的闪存，该存储器件具有在改写数据时不需要擦除已被写入的数据的优点。
在普通闪存的情况中，累积电荷的浮动栅被绝缘膜所覆盖并处于绝缘状态。因此，必需将约20V的高电压施加至存储元件中，以利用隧道效应使电荷累积于浮动栅中。但是，在本发明的一个实施方式中，可以通过包括高度纯化的氧化物半导体膜用作为活性层的晶体管进行数据的写入及读取。因此，存储器件的操作仅需要数伏特的电压，由此可以使功耗显著地降低。
注意，在包括一般闪存的半导体器件中，由于闪存的操作所需的电压(操作电压)高，因此施加至闪存的电压通常利用升压电路(升压DC-DC转换器)等来予以升高。但是，由于在根据本发明的一个实施方式的存储器件中存储器件的操作电压可降低，因此能够降低功耗。因此，可以降低半导体器件中的例如升压电路等用于存储器件的操作的外部电路的负荷，以使外部电路的功能扩展，并且可以实现更高性能的半导体器件。
此外，虽然在本实施方式中说明当使用二进制数字数据时的驱动方法，但是，本发明的存储器件也可以使用具有三个或更多个值的多值数据。注意，当具有三个或更多个值的多值数据时，例如，电荷量之间的差随着值的数目增加至四、五乃至六而越来越小。因此，如果少量的截止状态电流存在，则难以维持数据的准确性，并且，保持周期倾向于更短。但是，在本发明的一个实施方式中，由于将截止状态电流显著地降低的晶体管用作为开关元件，因此能够抑制因多值化(valuemultiplexing)导致的保持周期的缩短。
接着，说明用于控制第二字线WLBG的电位的第二字线驱动电路的结构例。图7是第二字线驱动电路150的电路图的例子。
图7中所示的第二字线驱动电路150包括用作为二极管的晶体管151(驱动电路晶体管)及电容器152(驱动电路电容器)。电位VSS经由端子A供应至晶体管151的第一端子。晶体管151的第一栅电极和第二栅电极连接至晶体管151的第二端子。电容器152包括成对的电极。电容器152的一对电极中的一个电极连接至晶体管151的第二端子。预定电位被施加至电容器152的一对电极中的另一电极。晶体管151的第二端子连接至第二字线WLBG。
具体而言，在图7中，第二字线驱动电路150包括m(m是大于或等于2的自然数)组晶体管151和电容器152。此外，n(n是大于或等于l的自然数)条第二字线WLBG连接至一个晶体管151的第二端子。
当第二字线WLBG的电位高于电位VSS时，电流从第二字线WLBG经过晶体管151流至端子A。因此，第二字线WLBG的电位设定为比电位VSS还高出晶体管151的阈值电压的电位。如果此电位可设定成远低于存储单元100中的晶体管101的源电极的电位，则晶体管101的阈值电压正向地偏移；因此，晶体管101的截止状态电流降低。因此，可以提高存储器件的保持特性。
注意，当停止对第二字线驱动电路150供应电位VSS而端子A的电位高于第二字线WLBG的电位时，反向偏压电压被施加至晶体管151，从而仅有截止状态电流流经晶体管151。通过该截止状态电流电力被存储于电容器152中，并且，第二字线WLBG的电位随着时间而增加。最终，晶体管101的源电极与第二栅电极之间的电位差变小，以使晶体管101的阈值电压无法偏移，从而可以使截止状态电流充分地降低。但是，由于电容器152可以设置在单元阵列之外，因此相较于设置在存储单元中的电容器102，能够确保更大的电容。由此，例如，当电容器152的电容为设置于存储单元中的电容器102的电容的100倍时，第二字线WLBG的电位要达到上限的时间可以延长100倍。因此，当电位VSS的供应停止期间的周期短时，可以防止存储于存储器件中的数据丢失。
注意，晶体管151并非必需包括第二栅电极。但是基于后述理由，优选的是如图7所示那样使晶体管151包括第二栅电极并且第二栅电极连接至晶体管151的第二端子。通过采用上述结构，当正向偏压电压被施加至用作为二极管的晶体管151时，由于晶体管151的阈值电压降低，因此导通状态电流增加。由此，可以提高对第二字线WLBG供应电流的能力。此外，通过采用上述结构，当反向偏压电压被施加至晶体管151时，由于晶体管151的阈值电压升高，因此截止状态电流降低。由此，可以延长第二字线WLBG的电位达到上限所花费的时间。
如图4中的时序图所示那样，图7也示出固定电位VSS被供应至第二字线WLBG时的第二字线驱动电路150的结构。当在如图5的时序图中所示的写入周期中电位VSS及接地电位GND被供应至第二字线WLBG时，端子A未连接至DC电源、但连接至图7中的信号源。
(实施方式2)
在本实施方式中，说明包括包含氧化物半导体的晶体管101及包含硅的晶体管103的存储器件的制造方法。
例如锗、硅锗或单晶碳化硅以及硅可以被用于晶体管103。例如，可以使用例如硅片等单晶半导体衬底、通过SOI法所形成的硅薄膜、通过汽相沉积法形成的硅薄膜等形成包含硅的晶体管103。或者，在本发明的一个实施方式中，包括于存储单元中的所有晶体管可以包含氧化物半导体。
在本实施方式中，首先，如图9A中所示，在衬底700上形成绝缘膜701及与单晶半导体衬底分离开的岛状半导体膜702。
虽然对于可作为衬底700的材料并无特别限制，但是，材料必需具有至少足以耐受稍后进行的热处理的耐热性。例如，可使用通过熔融法工艺或浮法工艺所形成的玻璃衬底、石英衬底、半导体衬底、陶瓷衬底等作为衬底700。当稍后要被进行的热处理温度高时，作为玻璃衬底优选使用应变点是大于或等于730℃的玻璃衬底。
在本实施方式中，作为形成晶体管103的方法举出使用单晶硅形成半导体膜702的例子。注意，将简要地说明形成单晶半导体膜702的方法的具体例子。首先，包含由电场加速的离子的离子束进入键合衬底及易脆层，键合衬底是单晶半导体衬底，易脆层是由于形成在离键合衬底的表面特定深度处的区域中的晶体结构的局部失序而为易脆的。可以通过离子束的加速能量及离子束进入的角度调整易脆层所形成的深度。然后，键合衬底及设置有绝缘膜701的衬底700彼此贴合，以使绝缘膜701夹于其间。在键合衬底与衬底700彼此重叠之后，对部分键合衬底及部分衬底700施加约1N/cm2至500N/cm2，优选为11N/cm2至20N/cm2的压力，以使衬底彼此贴合。当对部分键合衬底及部分衬底700施加压力时，键合衬底与绝缘膜701从该部分开始接合，从而导致使键合衬底与绝缘膜701彼此紧密接触的整个表面接合。之后，进行热处理，以使存在于易脆层中的微孔扩大，并且，微孔彼此结合。因此，作为键合衬底的一部分的单晶半导体膜沿着易脆层与键合衬底分离开。热处理的温度设定为不超过衬底700的应变点的温度。然后，利用蚀刻等将单晶半导体膜加工为所需形状，从而形成岛状半导体膜702。
为了控制阈值电压，可以对半导体膜702添加例如硼、铝或锗等赋予p型导电性的杂质元素，或者添加例如磷或砷等赋予n型导电性的杂质元素。用来控制阈值电压的杂质元素可以被添加至未经图案化的半导体膜或是可以被添加至经图案化的半导体膜702。或者，用来控制阈值电压的杂质元素可以被添加至键合衬底。或者，为了粗略地控制阈值电压可以将杂质元素添加至键合衬底，并且，为了精密地控制阈值电压可以将杂质元素进一步添加至未经图案化的半导体膜或经图案化的半导体膜702。
注意，虽然在本实施方式中说明使用单晶半导体膜的例子，但是，本发明不限于此结构。例如，可以使用通过汽相沉积法形成于绝缘膜701上的多晶、微晶或非晶半导体膜。或者，可以通过己知的技术使半导体膜结晶。作为已知的结晶技术，可以使用利用激光束的激光结晶或是利用催化元素的结晶。或者，可结合地使用利用催化元素的结晶及激光结晶。当使用例如石英衬底等耐热衬底时，可以使用组合了使用电热炉的热结晶、使用红外光的灯退火结晶、使用催化元素的结晶、约950℃的高温退火的结晶。
接着，如图9B中所示，栅极绝缘膜703形成于半导体膜702上。然后，掩模705形成于栅极绝缘膜703上，并且，对部分半导体膜702添加赋予导电性的杂质元素，从而形成杂质区704。
通过高密度等离子体处理、热处理等使半导体膜702的表面氧化或氮化，以形成栅极绝缘膜703。例如，通过使用例如He、Ar、Kr、或Xe等稀有气体以及氧、氧化氮、氨、氮、氢等的混合气体进行高密度等离子体处理。在此情况中，通过导入微波以激发等离子体，可以产生具有低电子温度及高密度的等离子体。通过使用此高密度等离子体产生的氧自由基(在某些情况中包含OH自由基)或氮自由基(在某些情况中包含NH自由基)，使半导体膜的表面氧化或氮化，可形成与半导体膜接触的厚度为1nm至20nm，优选为5nm至10nm的绝缘膜。例如，以1至3倍(流速比)的Ar稀释氧化亚氮(N2O)且在10Pa至30Pa的压力下施加3kW至5kW的微波电力(2.45GHz)，来使半导体膜702的表面氧化或氮化。通过此处理，形成厚度为1nm至10nm(优选地，2nm至6nm)的绝缘膜。此外，导入氧化亚氮(N2O)及硅烷(SiH4)且在10Pa至30Pa的压力下施加3kW至5kW的微波电力(2.45GHz)，来通过汽相沉积法形成氧氮化硅膜，由此形成栅极绝缘膜。通过结合固相反应与汽相沉积法，可以形成具有低界面状态密度及高耐受电压的栅极绝缘膜。
通过高密度等离子体处理的半导体膜的氧化或氮化经由固相反应进行。由此，可以使栅极绝缘膜703与半导体膜702之间的界面状态密度极低。此外，通过高密度等离子体处理直接氧化或氮化半导体膜702，可以抑制将形成的绝缘膜的厚度不均匀。此外，当半导体膜具有结晶性时，利用高密度等离子体处理通过固相反应使半导体膜的表面氧化，可以防止晶粒边界快速地局部氧化。由此，可以形成具有低界面状态密度的均匀的栅极绝缘膜。栅极绝缘膜的一部分或全部包括通过高密度等离子体处理而形成的绝缘膜的晶体管的特性变化可以得到抑制。
可以通过等离子体增强CVD法、溅射法等，使用包含氧化硅、氮氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞O，y＞O))、添加氮的硅酸铪(HfSixOy(x＞O，y＞O))、添加氮的铝酸铪(HfAlxOy(x＞O，y＞O))等的膜的单层或叠层形成栅极绝缘膜703。
注意，在本说明书中，氧氮化物是包含的氧比氮更多的物质，氮氧化物是包含的氮比氧更多的物质。
例如，栅极绝缘膜703的厚度可以为1nm至100nm，优选为10nm至50nm。在本实施方式中，作为栅极绝缘膜703通过等离子体增强CVD法形成含有氧化硅的单层绝缘膜。
然后，在去除掩模705之后，如图9C所示地去除部分栅极绝缘膜703，并通过蚀刻等在与杂质区704重叠的区域中形成开口706。之后，形成栅电极707及导电膜708。
形成导电膜以覆盖开口706，然后，导电膜被加工(图案化)成预定形状，从而可形成栅电极707和导电膜708。导电膜708在开口706中接触杂质区704。通过CVD法、溅射法、汽相沉积法、旋转涂敷法等，可形成导电膜。作为导电膜，可以使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等。可以使用含有金属作为主要成分的合金或含有金属的化合物。或者，也可以使用掺杂有赋予半导体膜导电性的如磷等杂质元素的如多晶硅等半导体来形成导电膜。
注意，虽然在本实施方式中使用单层导电膜来形成栅电极707及导电膜708，但是，本实施方式不限于此结构。栅电极707和导电膜708可以由多个层叠的导电膜形成。
作为两个导电膜的组合，可以将氮化钽或钽用于第一导电膜并将钨用于第二导电膜。除了此示例之外，可以使用下述任何组合:氮化钨和钨；氮化钼和钼；铝和钽；铝和钛；等等。由于钨及氮化钽具有高耐热性，因此可以在形成两个导电膜后的工艺中进行用于热激活的热处理。或者，作为两个导电膜的组合，例如，可以使用掺杂有赋予n型导电性的杂质元素的硅及硅化镍、掺杂有赋予n型导电性的杂质元素的硅及硅化钨等。
在层叠三层或更多层导电膜的三层结构的情况中，优选使用钼膜、铝膜及钼膜的叠层结构。
作为栅电极707和导电膜708，可以使用氧化铟、氧化铟和氧化锡的混合物、氧化铟和氧化锌的混合物、氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等透光氧化物导电膜。
或者，栅电极707和导电膜708也可以不使用掩模而通过液滴喷出法选择性地形成。液滴喷出法是通过从孔口排放或喷射含有预定成分的液滴来形成预定图案的方法，并且，依其类别包括喷墨法。
此外，栅电极707和导电膜708也可以通过形成导电膜来形成，并通过感应耦合等离子体(ICP)蚀刻在适当控制条件(例如，施加至线圈化电极层的电力的量、施加至衬底侧上的电极层的电力的量及衬底侧上的电极温度)下将该导电膜蚀刻成具有所需的锥形形状。此外，可以通过掩模的形状控制锥形形状的角度等。注意，作为蚀刻气体，可以适当地使用例如氯、氯化硼、氯化硅或四氯化碳等基于氯的气体；例如四氟化碳、氟化硫或氟化氮等基于氟的气体；或者氧。
接着，如图9D所示，当以栅电极707和导电膜708为掩模对半导体膜702添加赋予一导电性的杂质元素时，在半导体膜702中形成与栅电极707重叠的沟道形成区710、将沟道形成区710夹于其间的一对杂质区709、以及通过进一步对部分的杂质区704添加杂质元素而得到的杂质区711。
在本实施方式中，说明对半导体膜702添加赋予p型导电性的杂质元素(例如，硼)时的例子。
注意，图12A是完成上述步骤时的存储单元的俯视图。沿着图12A中的虚线A1-A2的截面图对应于图9D。
接着，如图10A中所示，以覆盖栅极绝缘膜703、栅电极707及导电膜708的方式形成绝缘膜712和713。具体而言，可以使用氧化硅、氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝的无机绝缘膜等作为绝缘膜712和713。特别是，绝缘膜712和713优选使用低介电常数(低k)材料形成，因为可以充分地降低因电极或布线重叠引起的电容。注意，可以使用包含此材料的多孔绝缘膜作为绝缘膜712和713。由于多孔绝缘膜具有比致密绝缘层更低的介电常数，因此可以进一步降低因电极或布线引起的寄生电容。
在本实施方式中，说明作为绝缘膜712使用氧氮化硅及作为绝缘膜713使用氮氧化硅的例子。此外，在本实施方式中，虽然说明在栅电极707及导电膜708上形成绝缘膜712和713的例子，但是，在本发明中，既可以仅在栅电极707和导电膜708上形成一层绝缘膜，也可以在栅电极707和导电膜708上层叠三层或更多层的多个绝缘膜。
接着，如图10B中所示，通过使栅电极707和导电膜708的表面露出的方式，对绝缘膜712和713进行CMP(化学机械抛光)或蚀刻。注意，为了提高之后形成的晶体管101的特性，优选使绝缘膜712和713的表面尽可能地平坦。
经由上述步骤，可形成晶体管l03。
接着，说明晶体管101的形成方法。首先，如图10C所示，在绝缘膜712或绝缘膜713上形成栅电极714。可以使用类似于栅电极707和导电膜708的材料及层叠结构形成栅电极714。
栅电极714的厚度为10nm至400nm，优选为100nm至200nm。在本实施方式中，在使用钨靶材通过溅射法形成用于栅电极的150nm厚的导电膜之后，通过蚀刻将导电膜加工(图案化)成所需形状，从而形成栅电极714。注意，当形成的栅电极的端部是逐渐变细时，可以提高层叠于其上的栅极绝缘膜的覆盖范围，因此是优选的。通过喷墨法可形成抗蚀剂掩模。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模；由此可以降低制造成本。
接着，如图10D所示，在栅电极714上形成栅极绝缘膜715，然后，在栅极绝缘膜715上以覆盖栅电极714的方式形成岛状氧化物半导体膜716。
使用类似于栅极绝缘膜703的材料及层叠结构形成栅极绝缘膜715。注意，优选的是栅极绝缘膜715尽可能少地含有如水分或氢等杂质。当利用溅射法形成氧化硅膜时，使用硅靶材或石英靶材作为靶材，并使用氧或氧和氩的混合气体作为溅射气体。
通过去除杂质及降低氧缺陷而被高度纯化的氧化物半导体对于界面状态及界面电荷高度敏感；由此，高度纯化的氧化物半导体膜716与栅极绝缘膜715之间的界面的特性是重要的。由此，要求接触高度纯化的氧化物半导体膜716的栅极绝缘膜715具有高品质。
例如，优选使用微波(2.45GHz的频率)的高密度等离子体增强CVD法，因为能够形成具有耐高电压的致密高品质绝缘膜。这是因为当高度纯化的氧化物半导体紧密地接触高品质的栅极绝缘膜时，可以降低界面状态且界面特性可以是有利的。
当然，只要能够形成高品质的绝缘膜作为栅极绝缘膜715，也可以使用例如溅射法或等离子体增强CVD法等不同的沉积法。此外，还可以使用通过沉积后的热处理与氧化物半导体之间的界面特性及膜品质得到改善的任何绝缘膜。在任一情形中，只要是作为栅极绝缘膜的膜品质高、可以降低与氧化物半导体之间的界面状态密度并可以形成良好的界面的绝缘膜都可以被使用。
栅极绝缘膜715可以具有如下结构：使用具有高阻挡性的材料形成的绝缘膜与如氧化硅膜或氧氮化硅膜等具有低比例氮的绝缘膜相层叠。在该情况中，在具有高阻挡性的绝缘膜与氧化物半导体膜716之间形成例如氧化硅膜或氧氮化硅膜等绝缘膜。作为具有高阻挡性的绝缘膜，例如，可以使用氮化硅膜、氮氧化硅膜、氮化铝膜、氧化铝膜、氮氧化铝膜等。具有高阻挡性的绝缘膜能够防止气氛中的如水分或氢等杂质或如碱金属或重金属等衬底中的杂质进入氧化物半导体膜716、栅极绝缘膜715或氧化物半导体膜716与另一绝缘膜之间的界面以及其附近。此外，通过以接触氧化物半导体膜716的方式形成如氧化硅膜或氧氮化硅膜等具有低比例氮的绝缘膜，可以防止具有高阻挡性的绝缘膜直接接触氧化物半导体膜716。
例如，可通过溅射法形成50nm至200nm厚的氮化硅膜(SiNy(y＞O))作为第一栅极绝缘膜并在第一栅极绝缘膜上层叠5nm至300nm厚的氧化硅膜(SiOx(x＞O))作为第二栅极绝缘膜，来形成100nm厚的栅极绝缘膜715。可以根据晶体管所需的特性适当地设定栅极绝缘膜715的厚度，并且可以为约350nm至400nm。
在本实施方式中，形成具有如下结构的栅极绝缘膜715：通过溅射法形成的100nm厚的氧化硅膜层叠于利用溅射法形成的50nm厚的氮化硅膜上。
注意，栅极绝缘膜715接触稍后形成的氧化物半导体膜716。当氢包含于氧化物半导体膜716中时，对晶体管的特性有不利影响；由此，优选的是栅极绝缘膜715不含有氢、羟基及水分。为了使栅极绝缘膜715尽可能少地含有氢、羟基及水分，优选的是作为沉积的预处理在溅射设备的预热室中对其上形成有栅电极714的衬底700进行预热，以去除及排出吸附于衬底700上的如氢或水分等杂质。预热温度为100℃至400℃，优选为150℃至300℃。作为设置在预热室中的排气装置，低温泵是优选的。注意，可以省略预热处理。
通过将形成于栅极绝缘膜715上的氧化物半导体膜加工成所需形状，可形成岛状氧化物半导体膜716。氧化物半导体膜的厚度是2nm至200nm，优选为3nm至50nm，更优选为3nm至20nm。使用氧化物半导体作为靶材，通过溅射法沉积氧化物半导体膜。或者，在稀有气体(例如，氩)气氛、氧气气氛或稀有气体(例如，氩)与氧的混合气氛中，可通过溅射法形成氧化物半导体膜。
注意，在通过溅射法沉积氧化物半导体膜之前，优选通过导入氩气且产生等离子体的逆向溅射来去除附着于栅极绝缘膜715的表面上的灰尘。逆向溅射为这样一种方法：不对靶材侧施加电压，而在氩气气氛中使用RF电源对衬底侧施加电压，在衬底附近产生等离子体来使衬底表面改性。注意，也可以使用氮、氦等取代氩气气氛。或者，可以使用添加有氧、氧化亚氮等的氩气气氛。或者，可以使用添加有氯、四氯化氮等的氩气气氛。
如上所述，作为氧化物半导体膜，可以使用氧化铟；氧化锡；氧化锌；例如基于In-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Zn-Mg的氧化物、基于Sn-Mg的氧化物、基于In-Mg的氧化物或基于In-Ga的氧化物等二元金属氧化物；例如基于In-Ga-Zn的氧化物(也称为IGZO)、基于In-Al-Zn的氧化物、基于In-Sn-Zn的氧化物、基于Sn-Ga-Zn的氧化物、基于Al-Ga-Zn的氧化物、基于Sn-Al-Zn的氧化物、基于In-Hf-Zn的氧化物、基于In-La-Zn的氧化物、基于In-Ce-Zn的氧化物、基于In-Pr-Zn的氧化物、基于In-Nd-Zn的氧化物、基于In-Sm-Zn的氧化物、基于In-Eu-Zn的氧化物、基于In-Gd-Zn的氧化物、基于In-Tb-Zn的氧化物、基于In-Dy-Zn的氧化物、基于In-Ho-Zn的氧化物、基于In-Er-Zn的氧化物、基于In-Tm-Zn的氧化物、基于In-Yb-Zn的氧化物或基于In-Lu-Zn的氧化物等三元金属氧化物；或例如基于In-Sn-Ga-Zn的氧化物、基于In-Hf-Ga-Zn的氧化物、基于In-Al-Ga-Zn的氧化物、基于In-Sn-Al-Zn的氧化物、基于In-Sn-Hf-Zn的氧化物或基于In-Hf-Al-Zn的氧化物等四元金属氧化物。
在本实施方式中，作为氧化物半导体膜使用30nm厚的基于In-Ga-Zn的氧化物半导体薄膜，该基于In-Ga-Zn的氧化物半导体薄膜是通过使用包含铟(In)、镓(Ga)及锌(Zn)的靶材的溅射法得到的。当利用溅射法形成基于In-Ga-Zn的氧化物半导体薄膜时，优选的是使用原子比为In：Ga：Zn＝1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的基于In-Ga-Zn的氧化物靶材。当使用具有上述原子比的基于In-Ga-Zn的氧化物的靶材形成氧化物半导体膜时，有可能形成多晶或c轴取向晶体(CAAC)。包含In、Ga及Zn的靶材的填充率为高于或等于90％至低于或等于100％，优选为高于或等于95％至低于或等于100％。通过使用具有高填充率的靶材形成致密的氧化物半导体膜。
当作为氧化物半导体使用基于In-Zn的材料时，使用的靶材的原子比为In：Zn＝50：1至1：2(In2O3：ZnO＝25：1至1：4摩尔比)，优选为In：Zn＝20：1至1：1(In2O3：ZnO＝10：1至1：2摩尔比)、更优选为In：Zn＝1.5：1至15：1(In2O3：ZnO＝3：4至15：2摩尔比)。例如，当用于沉积使用基于In-Zn的氧化物形成的氧化物半导体膜的靶材的原子比为In：Zn：O＝X：Y：Z时，Z＞1.5X+Y。通过将Zn的比例保持在上述范围之内，可以提高迁移率。
在本实施方式中，将衬底保持于维持降压状态的处理室中，去除残留在处理室中的水分，导入去除了氢及水分的溅射气体，并使用靶材沉积氧化物半导体膜。在沉积时，衬底温度可为100℃至600℃，优选为200℃至400℃。通过在加热衬底的同时沉积氧化物半导体膜，可以降低沉积的氧化物半导体膜中所包括的杂质的浓度。此外，可以降低溅射所造成的伤害。为了去除残留在处理室中的水分，优选使用吸附型真空泵。例如，优选使用低温泵、离子泵或钛升华泵。作为排气装置也可以使用设置有冷阱的涡轮泵。例如，通过使用低温泵，从处理室中抽除氢离子、例如水等含有氢原子的化合物(优选为含有碳原子的化合物)等。由此，可以降低在处理室中沉积的氧化物半导体膜中所包含的杂质的浓度。
作为沉积条件的一个例子，采用下述条件：衬底与靶材之间的距离为100mm，压力为0.6Pa，直流(DC)功率为0.5kW，气氛为氧气气氛(氧流量比例为100％)。注意，由于可以降低沉积时产生的尘屑并使膜厚度均匀，因此优选的是使用脉冲式直流(DC)电源。
注意，为了在氧化物半导体膜中含有尽可能少的氢、羟基及水分，优选的是作为沉积的预处理，在溅射设备的预热室中对其上形成有栅极绝缘膜715的衬底700进行预热，以去除及排出吸附于衬底700上的如氢或水分等杂质。预热的温度为100℃至400℃，优选为150℃至300℃。作为设置在预热室中的排气装置，低温泵是优选的。注意，也可以省略预热处理。同样地，在形成栅极绝缘膜721之前，可对其上形成有导电膜719和720的衬底700进行上述预热。
注意，用于形成岛状氧化物半导体膜716的蚀刻可以采用干法蚀刻、湿法蚀刻或者干法蚀刻及湿法蚀刻。作为用于干法蚀刻的气体，优选使用含氯的气体(例如氯(Cl2)、三氯化硼(BCI3)、四氯化硅(SiCI4)或四氯化碳(CCI4)等基于氯的气体)。或者，可以使用含有氟的气体(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)或三氟甲烷(CHF3)等基于氟的气体)、溴化氢(HBr)、氧(O2)、上述气体中任何添加有例如氦(He)或氩(Ar)等稀有气体的气体等。
作为干法蚀刻，可以使用平行板RIE(反应离子蚀刻)或ICP(感应耦合等离子体)蚀刻。为将膜蚀刻成具有所需形状，适当地调整蚀刻条件(例如，施加至线圈电极的电力的量、施加至衬底侧上的电极的电力的量、衬底侧上电极的温度)。
作为用于湿法蚀刻的蚀刻剂，可以使用如磷酸、醋酸及硝酸的混合溶液、如柠檬酸或草酸等有机酸等。在本实施方式中，使用ITO-07N(关东化学株式会社(Kanto ChemicalCO.，Inc.)的产品)。
作为用以形成岛状氧化物半导体膜716的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模；由此可以降低制造成本。
注意，优选的是在后续步骤中在形成导电膜之前进行逆向溅射以去除附着于岛状氧化物半导体膜716及栅极绝缘膜715的表面上的抗蚀剂残留物等。
注意，在某些情况中，通过溅射法等沉积的氧化物半导体膜含有大量的作为杂质的水分或氢(包含羟基)。水分或氢容易形成供体能级，由此作为氧化物半导体中的杂质。因此，在本发明的一个实施方式中，为了减少氧化物半导体膜中如水分或氢等的杂质(进行脱氢或脱水)，在降压气氛，氮、稀有气体等的惰性气体气氛，氧气气氛或超干空气(当使用光腔衰荡光谱(CRDS)法通过露点仪进行测量时，水分量是小于或等于20ppm(转换成露点，-55℃))，优选为小于或等于1ppm，更优选为小于或等于10ppb)下对岛状氧化物半导体膜716进行热处理。
通过对岛状氧化物半导体膜716进行热处理，可去除岛状氧化物半导体膜716中的水分或氢。具体而言，在高于或等于250℃至低于或等于750℃，优选为在高于或等于400℃且低于衬底的应变点的温度下进行热处理。例如，可在500℃进行热处理约3分钟至6分钟。当利用RTA法进行热处理时，可以在短时间内进行脱水或脱氢；由此，即使在高于玻璃衬底的应变点的温度下，仍然可以进行处理。
在本实施方式中，使用作为热处理设备的其中之一的电热炉。
注意，热处理设备不限于电热炉，并且可以设置有通过利用如电阻加热器等加热器的热传导或热辐射来加热物品的设备。例如，可以使用如GRTA(气体快速热退火)设备或LRTA(灯快速热退火)设备等RTA(快速热退火)设备。LRTA设备是通过例如卤素灯、金卤灯、氙电弧灯、碳电弧灯、高压钠灯或高压水银灯等灯发射的光(电磁波)的辐射，来加热物体。GRTA设备是使用高温气体进行热处理的设备。使用不会因热处理而与物体反应的惰性气体作为气体，例如氮或稀有气体(例如，氩)。
在热处理中，优选的是水分、氢等不包含于氮或如氦、氖或氩等稀有气体中。或者，导入热处理设备中的氮或如氦、氖或氩等稀有气体的纯度优选为高于或等于6N(99.9999％)，更优选为高于或等于7N(99.99999％)(即，杂质浓度为低于或等于1ppm，优选为低于或等于0.lppm)。
注意，已有文献指出：氧化物半导体对于杂质不敏感，即使大量的金属杂质含于膜中也不会有问题，并可以使用含有大量例如钠等碱金属的廉价钠钙玻璃(Kamiya，Nomura及Hosono等人所著的)“Carrier Transport Properties and E1ectronic Structures ofAmorphous Oxide Semiconductors：The present status”，KOTAIBUTSURI(SOLID STATEPHYSICS)，2009，Vol.44，pp.621-633)。但是这种考虑并不适当。碱金属不是包含于氧化物半导体中的元素，因此是杂质。当碱土金属不是包含于氧化物半导体中的元素时，碱土金属也是杂质。在碱金属中，特别是，当接触氧化物半导体膜的绝缘膜是氧化物且Na扩散至绝缘层中时Na变成Na+。此外，在氧化物半导体膜中，Na进入或切断包含于氧化物半导体中的金属与氧之间的键。结果，例如，发生如因阈值电压在负方向上偏移而导致的晶体管常导通状态或迁移率降低等晶体管特性的劣化。也发生特性变异。当氧化物半导体膜中的氢浓度极低时，上述因杂质而导致的特性变异及晶体管特性劣化显著出现。由此，当氧化物半导体膜中的氢浓度为低于或等于5×1019cm-3时，特别是，低于或等于5×1018cm-3时，优选降低杂质浓度。具体而言，优选的是二次离子质谱仪对Na浓度的测量值为低于或等于5×1016/cm3，更优选为低于或等于1×1016/cm3，进一步优选为低于或等于1×1015/cm3。同样地，Li浓度的测量值优选为低于或等于5×1015/cm3，更优选为低于或等于1×1015/cm3。同样地，K浓度的测量值优选为低于或等于5×1015/cm3，更优选为低于或等于1×1015/cm3。
经由上述步骤，可以降低岛状氧化物半导体膜716中的氢浓度。此外，通过在低于或等于玻璃转变温度的温度下的热处理能够形成因氢而导致的载流子密度较低并具有宽带隙的氧化物半导体膜。由此，可以使用大衬底形成晶体管，由此可以提高量产率。该热处理可以在沉积氧化物半导体膜之后的任何时间进行。
注意，在氧化物半导体膜被加热的情况中，根据氧化物半导体膜的材料或加热条件，有时在氧化物半导体膜的表面形成有板状晶体。板状晶体优选为在基本上垂直于氧化物半导体膜的表面的方向上呈c轴取向的单晶。即使板状晶体不是单晶体，也优选每一个晶体为在基本上垂直于氧化物半导体膜的表面的方向上呈c轴取向的多晶体。此外，优选的是多晶体呈c轴取向并且各晶体的a-b面一致或各晶体的a轴或b轴彼此对齐。注意，当氧化物半导体膜的基底表面不平坦时，板状晶体是多晶体。因此，优选基底表面尽可能平坦。
接着，如图11A所示，去除栅极绝缘膜715的一部分来形成开口717和718。由此，栅电极707的一部分和导电膜708的一部分露出。然后，形成经由开口717及氧化物半导体膜716与栅电极707相接触的导电膜719，以及经由开口718及氧化物半导体膜716与导电膜708相接触的导电膜720。导电膜719和720用作为源电极和漏电极。
具体而言，通过溅射法或真空汽相沉积法以覆盖开口717和718的方式形成导电膜，然后将导电膜加工(图案化)成预定形状，来形成导电膜719和720。
用作为导电膜719和720的导电膜可以使用任何下述材料：选自铝、铬、铜、钽、钛、钼或钨的元素；含有任何这些元素的合金；包含上述元素的组合的合金膜；等等。或者，可以使用例如铬、钽、钛、钼或钨等耐熔金属膜层叠于铝、铜等金属膜之上或之下的结构。铝或铜优选与耐熔金属材料结合使用，以避免耐热性及腐蚀的有关问题。作为耐熔金属材料，可以使用钼、钛、铬、钽、钨、钕、钪、钇等。
此外，用作为导电膜719和720的导电膜可以具有单层结构或二层或更多层的叠层结构。例如，可以采用含有硅的铝膜的单层结构、钛膜层叠于铝膜上的双层结构、钛膜、铝膜及钛膜依序层叠的三层结构等。
对于用作为导电膜719和720的导电膜，可以使用导电金属氧化物。作为导电金属氧化物，可以使用氧化铟、氧化锡、氧化锌、氧化铟及氧化锡的混合物、氧化铟及氧化锌的混合物或含硅或氧化硅的导电金属氧化物材料。
当在形成导电膜之后进行热处理时，导电膜优选具有足以耐受热处理的耐热性。
注意，以在对导电膜进行蚀刻时尽可能地不去除氧化物半导体膜716的方式，适当地调整各材料及蚀刻条件。根据蚀刻条件，有时岛状氧化物半导体膜716的露出部分被部分地蚀刻，从而形成沟槽(凹部)。
在本实施方式中，使用钛膜作为导电膜。因此，使用含有氨及过氧化氢水的溶液(过氧化氢氨混合物)，通过湿法蚀刻选择性地蚀刻导电膜；但是，有时氧化物半导体膜716被部分地蚀刻。作为过氧化氢氨混合物，具体而言，使用31wt％的含氧水、28wt％的氨水及水以5:2:2的体积比混合的溶液。或者，通过使用含氯(Cl2)、三氯化硼(BC13)等的气体，对导电膜进行干法蚀刻。
注意，为了减少光刻工艺中所使用的光掩模数目及减少工艺数目，可使用多级灰度掩模进行蚀刻工艺，多级灰度掩模是透射光从而具有多种强度的掩模。使用多级灰度掩模所形成的抗蚀剂掩模具有多种厚度并可以通过蚀刻改变形状；由此，该抗蚀剂掩模可以在用来将膜加工成不同图案的多个蚀刻工艺中使用。因此，通过一个多级灰度掩模，可以形成对应于至少二种或更多种不同图案的抗蚀剂掩模。由此，可以减少曝光掩模的数目及对应的光刻工艺的数目，从而可简化工艺。
此外，可以将用作为源区和漏区的氧化物导电膜设置在氧化物半导体膜716与用作为源电极和漏电极的导电膜719和720之间。氧化物导电膜的材料优选含有氧化锌作为其成分并且其优选不含有氧化铟。作为这种氧化物导电膜，可以使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等。
例如，当形成氧化物导电膜时，可以同时进行用来形成氧化物导电膜的图案化及用来形成导电膜719和720的图案化。
通过设置用作为源区和漏区的氧化物导电膜，可以降低氧化物半导体膜716与导电膜719和720之间的电阻，以使晶体管能够高速地操作。此外，通过设置用作为源区和漏区的氧化物导电膜，可以增加晶体管的耐受电压。
接着，使用例如N2O、N2或Ar等气体进行等离子体处理。通过此等离子体处理，去除附着于曝露出的氧化物半导体膜的表面的水等。或者，也可以使用氧及氩的混合气体进行等离子体处理。
注意，图12B是当完成上述步骤时存储单元的俯视图。沿着图12B中的虚线A1-A2的截面图对应于图11A。
在等离子体处理之后，如图11B中所示，以覆盖导电膜719和720以及氧化物半导体膜716的方式形成栅极绝缘膜721。然后，以与氧化物半导体膜716重叠的方式在栅极绝缘膜721上形成栅电极722，并且，以与导电膜719重叠的方式在导电膜719上形成导电膜723。
栅极绝缘膜721可以使用类似于栅极绝缘膜703的材料及层叠结构来形成。注意，栅极绝缘膜721优选包含尽可能少的水分或氢等杂质，并且，栅极绝缘膜721可以使用单层绝缘膜或多个绝缘膜的叠层来形成。当栅极绝缘膜721中含有氢时，氢进入氧化物半导体膜716或者氧化物半导体膜716中的氧被氢提取出，从而使氧化物半导体膜716具有较低的电阻(n型导电性)；由此，可形成寄生沟道。由此，重要的是采用不使用氢的沉积方法以形成含有尽可能少的氢的栅极绝缘膜721。优选将具有高阻挡性的材料用于栅极绝缘膜721。作为具有高阻挡性的绝缘膜，例如，可以使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。当使用层叠的多个绝缘膜时，在比具有高阻挡性的绝缘膜更接近氧化物半导体膜716的一侧上，形成例如氧化硅膜或氧氮化硅膜等具有低比例氮的绝缘膜。以隔着具有低比例氮的绝缘膜与导电膜719和720以及氧化物半导体膜716重叠的方式形成具有高阻挡性的绝缘膜。当使用具有高阻挡性的绝缘膜时，可以防止例如水分或氢等杂质进入氧化物半导体膜716、栅极绝缘膜721或氧化物半导体膜716与另一绝缘膜之间的界面及其附近。此外，以接触氧化物半导体膜716的方式形成例如氧化硅膜或氧氮化硅膜等具有低比例氮的绝缘膜，由此能够防止具有高阻挡性的绝缘膜直接接触氧化物半导体膜716。
在本实施方式中，形成具有如下结构的栅极绝缘膜721：在通过溅射法形成的200nm厚的氧化硅膜上层叠通过溅射法形成的100nm厚的氮化硅膜。沉积时的衬底温度在室温至300℃的范围，在本实施方式中为100℃。
在形成栅极绝缘膜721之后，可以进行热处理。在氮气气氛、超干空气或稀有气体(例如，氩或氦)中，优选为在200℃至400℃的温度下，例如250℃至350℃的温度下，进行热处理。优选的是，气体中的水含量是低于或等于20ppm，优选为低于或等于1ppm，更优选为低于或等于10ppb。在本实施方式中，例如，在氮气气氛中，在250℃下进行热处理l小时。或者，以类似于对氧化物半导体膜进行的用以降低水分或氢的热处理的方式，在形成导电膜719和720之前，进行短时间的高温RTA处理。即使因对氧化物半导体膜716进行的热处理而在氧化物半导体膜716中产生氧缺陷，通过在设置含有氧的栅极绝缘膜721之后进行热处理，可以从栅极绝缘膜721向氧化物半导体膜716供应氧。通过向氧化物半导体膜716供应氧，可以降低氧化物半导体膜716中作为供体的氧缺陷，从而可以满足化学计量比例。其结果是，可以使氧化物半导体膜716高度纯化而成为基本上本征并可以降低因氧缺陷导致的晶体管的电特性变动；由此可以提高电特性。对于进行此热处理的时机并无特别限定，只要在形成栅极绝缘膜721之后进行即可。当将该热处理用作另一步骤中的热处理(例如，形成树脂膜时的热处理或用来降低透明导电膜的电阻的热处理)时，可以使氧化物半导体膜716基本上成为本征而不增加步骤数目。
或者，可以通过在氧气气氛中对氧化物半导体膜716进行热处理对氧化物半导体添加氧，来降低氧化物半导体膜716中作为供体的氧缺陷。例如，在高于或等于100℃且低于350℃的温度下，优选为在高于或等于150℃以上且低于250℃的温度下，进行热处理。优选的是，在氧气气氛中的用于热处理的氧气不含有水、氢等。或者，优选导入至热处理设备的氧气的纯度为高于或等于6N(99.9999％)，更优选为7N高于或等于(99.99999％)(即，氧中的杂质浓度为低于或等于1ppm，优选为低于或等于0.1ppm)。
或者，也可以通过离子注入法、离子掺杂法等将氧添加至氧化物半导体膜716，由此降低作为供体的氧缺陷。例如，可以通过2.45GHz的微波使氧成为等离子体而添加至氧化物半导体膜716。
栅电极722和导电膜723可以通过在栅极绝缘膜721上形成导电膜然后对其进行图案化来形成。栅电极722和导电膜723可以使用类似于栅电极714以及导电膜719和720的材料及层叠结构来形成。
栅电极722和导电膜723各自的厚度为10nm至400nm，优选为100nm至200nm。例如，通过形成钛膜、铝膜及钛膜层叠的导电膜，经由光刻法等形成抗蚀剂掩模，并且通过蚀刻去除不必要的部分来将导电膜加工(图案化)成所需形状，来形成栅电极722和导电膜723。
经由上述步骤，形成晶体管101。
注意，导电膜719及导电膜723的隔着栅极绝缘膜721彼此重叠的部分对应于电容器102。
注意，图12C是当完成上述步骤时存储单元的俯视图。沿着图12C中的虚线A1-A2的截面图对应于图11B。
虽然以单栅极晶体管为例对晶体管101进行了说明，但是，可以在需要时，通过包括电连接的多个栅电极714形成包括多个沟道形成区的多栅极晶体管。
注意，可以使用含有氧及属于族13的元素的绝缘材料，形成与氧化物半导体膜716接触的绝缘膜(在本实施方式中，对应于栅极绝缘膜715及栅极绝缘膜721)。很多氧化物半导体材料含有属于族13的元素，并且，含有属于族13的元素的绝缘材料与氧化物半导体良好地作用。通过将含有属于族13的元素的绝缘材料用于接触氧化物半导体膜的绝缘膜，可以使与氧化物半导体膜之间的界面状态保持良好。
含有属于族13元素的绝缘材料是指含有属于族13的一种以上元素的绝缘材料。作为含有属于族13元素的绝缘材料的例子，可以举出氧化镓、氧化铝、氧化铝镓及氧化镓铝。这里，氧化铝镓是以原子百分比而言铝含量大于镓含量的材料，氧化镓铝是以原子百分比而言镓含量为大于或等于铝含量的材料。
例如，当以接触含镓的氧化物半导体膜的方式形成绝缘膜时，通过将含氧化镓的材料用于绝缘膜，可以使氧化物半导体膜与绝缘膜之间保持良好的界面特性。例如，当氧化物半导体膜及含有氧化镓的绝缘膜被设置成彼此接触时，能够降低氧化物半导体膜与绝缘膜之间的界面处的氢累积。另外，通过将与氧化物半导体的构成元素属于相同族的元素用于绝缘膜，可以得到类似的效果。例如，使用含有氧化铝的材料来形成绝缘膜也是有效的。氧化铝不易透水。因此，优选的是使用包含氧化铝的材料来防止水进入氧化物半导体膜。
优选通过在氧气气氛中的热处理或氧掺杂使与氧化物半导体膜716接触的绝缘膜含有的氧的比例高于化学计量组成中的氧比例。氧掺杂是氧被添加至块体。注意，使用术语“块体”是为了清楚说明氧不仅被添加至薄膜的表面，也被添加至薄膜的内部。此外，术语“氧掺杂”包含“氧等离子体掺杂”，其中，成为等离子体的氧被添加至块体。可以通过离子注入或离子掺杂来进行氧掺杂。
例如，当使用氧化镓形成接触氧化物半导体膜716的绝缘膜时，可以通过在氧气气氛中的热处理或氧掺杂，将氧化镓的组成设定为Ga2Ox(X＝3+α，0＜α＜1)。
当使用氧化铝形成接触氧化物半导体膜716的绝缘膜时，可以通过在氧气气氛中的热处理或氧掺杂，将氧化铝的组成设定为Al2Ox(X＝3+α，0＜α＜1)。
当使用氧化镓铝(氧化铝镓)形成接触氧化物半导体膜716的绝缘膜时，可以通过在氧气气氛中的热处理或氧掺杂，将氧化镓铝(氧化铝镓)的组成设定为GaxAl2_x03+α(0＜X＜2，0＜α＜1)。
通过进行氧掺杂，形成包括氧的比例高于化学计量组成的氧比例的区域的绝缘膜。当包括此区域的绝缘膜与氧化物半导体膜接触时，绝缘膜中过量存在的氧被供应至氧化物半导体膜，并且氧化物半导体膜中以及氧化物半导体与绝缘膜之间的界面处的氧缺陷降低。因此，氧化物半导体膜可以被形成为本征的或基本上本征的氧化物半导体。
包括氧的比例高于化学计量组成的氧比例的区域的绝缘膜也可以用于与氧化物半导体膜716接触的绝缘膜中的设置于氧化物半导体膜的上侧上的绝缘膜或者设置于氧化物半导体膜的下侧上的绝缘膜；但是，优选的是与氧化物半导体膜716接触的两个绝缘膜都采用该绝缘膜。通过采用下述结构可以增强上述效果：氧化物半导体膜716夹置于包括氧的比例高于化学计量组成的氧比例的区域的绝缘膜之间，这些绝缘膜都与氧化物半导体膜716接触并位于氧化物半导体膜716的上侧及下侧上。
氧化物半导体膜716的上侧及下侧上的绝缘膜可以含有相同的构成元素或不同的构成元素。例如，上侧及下侧上的绝缘膜可以都使用组成为Ga2Ox(X＝3+α，0＜α＜1)的氧化镓来形成。或者，可以使用Ga2Ox(X＝3+α，0＜α＜1)形成在上侧及下侧上的绝缘膜中的一个，且可使用组成为Al2Ox(X＝3+α，0＜α＜1)的氧化铝形成另一个。
与氧化物半导体膜716接触的绝缘膜可以由各自包括氧的比例高于化学计量组成的氧比例的区域的绝缘膜的叠层形成。例如，可以如下所述地形成氧化物半导体膜716的上侧上的绝缘膜：形成组成为Ga2Ox(X＝3+α，0＜α＜1)的氧化镓并在其上形成组成为GaxA12_ xO3+α(0＜X＜2，0＜α＜1)的氧化镓铝(氧化铝镓)。注意，也可以由各自包括其中氧的比例高于化学计量组成的氧比例的区域的绝缘膜的叠层形成氧化物半导体膜716的下侧上的绝缘膜。或者，氧化物半导体膜716的上侧及下侧上的绝缘膜都可以由各自包括其中氧的比例高于化学计量组成的氧比例的区域的绝缘膜的叠层形成。
接着，如图11C中所示地，以覆盖栅极绝缘膜721、导电膜723和栅电极722的方式形成绝缘膜724。可以通过PVD法、CVD法等形成绝缘膜724。例如可以使用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化镓或氧化铝等无机绝缘材料的材料形成绝缘膜724。注意，作为绝缘膜724，优选使用具有低介电常数的材料或采用介电常数低的结构(例如，多孔结构)。当绝缘膜724的介电常数降低时，可以降低产生于布线或电极之间的寄生电容，由此可以实现高速操作。注意，虽然在本实施方式中，绝缘膜724具有单层结构，但是，本发明的一个实施方式不限于此结构。绝缘膜724可以具有二层或更多层的叠层结构。
接着，在栅极绝缘膜72l和绝缘膜724中形成开口725，从而使部分导电膜720露出。之后，在绝缘膜724上形成经由开口725与导电膜720接触的布线726。
通过PVD法或CVD法形成导电膜，然后对导电膜进行图案化来形成布线726。作为导电膜的材料，可以使用选自铝、铬、铜、钽、钛、钼、或钨的元素；含有任何这些元素作为成分的合金；等等。可以使用包含锰、镁、锆、铍、钕及钪中的一种或者多种上述元素的组合的材料。
具体而言，例如可以采用以下方法：通过PVD法在包括绝缘膜724的开口的区域中形成较薄的钛膜，通过PVD法形成较薄的钛膜(具有约5nm的厚度)，之后以嵌入于开口725中的方式形成铝膜。这里，通过PVD法形成的钛膜具有使其上形成有钛膜的表面上的氧化物膜还原的功能(例如，自然的氧化物膜)，由此可以降低与下方电极等(这里，导电膜720)之间的接触电阻。此外，可以防止铝膜的小丘。也可以在形成钛、氮化钛等的阻挡膜之后，通过电镀法形成铜膜。
形成于绝缘膜724中的开口725优选形成于与导电膜708重叠的区域中。通过在此区域中设置开口725，可以防止因接触区域而导致的元件面积的增加。
这里，对在不使用导电膜708的情况下杂质区704与导电膜720的连接位置以及导电膜720与布线726的连接位置彼此重叠的情况进行说明。在该情况中，开口(也称为下部开口)形成于形成在杂质区704上的绝缘膜712和713中，并且，导电膜720以覆盖下部中的开口的方式形成。之后，在与下部中的开口重叠的区域中的栅极绝缘膜721与绝缘膜724中形成开口(也称为上部开口)，而形成布线726。当在与下部中的开口重叠的区域中形成上部开口时，形成于下部开口中的导电膜720可能因蚀刻而断开。为了避免断开，将下部中及上部中的开口形成为不彼此重叠，从而导致发生元件面积增加的问题。
如本实施方式所述，通过使用导电膜708，可以在不使导电膜720断开的情况下形成上部开口。因此，下部中及上部中的开口可以彼此重叠地形成，由此可以抑制由于开口导致的元件面积的增加。也就是说，半导体器件可以高度地集成。
接着，以覆盖布线726的方式形成绝缘膜727。经由上述一系列的步骤，可以制造存储器件。
注意，在上述制造方法中，在形成氧化物半导体膜716之后，形成用作为源电极和漏电极的导电膜719和720。因此，如图11B中所示，在以上述制造方法获得的晶体管101中，导电膜719和720形成在氧化物半导体膜716上。但是，在晶体管101中，可以将用作为源电极和漏电极的导电膜形成于氧化物半导体膜716的下方，即，氧化物半导体膜716与栅极绝缘膜715之间。
图13示出当用作为源电极和漏电极的导电膜719和720设置于氧化物半导体膜716与栅极绝缘膜715之间时的存储单元的截面图。在形成栅极绝缘膜715之后形成导电膜719和720，然后，形成氧化物半导体膜716，由此可以得到图13中示出的晶体管101。
本实施方式可以与上述实施方式结合。
(实施方式3)
对根据本发明的一个实施方式的存储单元器件中的驱动电路的具体结构的例子进行说明。
图14示出根据本发明的一个实施方式的存储器件的具体结构的框图。注意，在图14所示的框图中，按功能归类存储单元中的电路并以独立的区块表示。但是，实际的电路难以完全依功能来归类，在某些情况中，一个电路具有多种功能。
图14中示出的存储器件800包括单元阵列801及驱动电路802。驱动电路802包括：产生包含读取自单元阵列801的数据的信号的读取电路803；控制第一字线的电位的第一字线驱动电路804；控制第二字线的电位的第二字线驱动电路820；以及控制单元阵列801中被选择的存储单元的数据写入的位线驱动电路805。驱动电路802还包括控制读取电路803、第一字线驱动电路804、第二字线驱动电路820及位线驱动电路805的操作的控制电路806。
在图14所示的存储器件800中，第一字线驱动电路804包括解码器807、电平转移器808及缓冲器809。位线驱动电路805包括解码器810、电平转移器811及选择器812。
注意，根据本发明的一个实施方式的存储器件800至少包括单元阵列801即可。此外，根据本发明的一个实施方式的存储器件800依其类别还包括如下存储模块，在该存储模块中部分驱动电路802或整个驱动电路802连接至单元阵列801。存储模块可以设置有安装于印刷线路板等上的连接端子，并且可以被树脂等所保护，即，被封装。
单元阵列801、读取电路803、第一字线驱动电路804、第二字线驱动电路820、位线驱动电路805及控制电路806可以使用一个衬底形成。或者，单元阵列801、读取电路803、第一字线驱动电路804、第二字线驱动电路820、位线驱动电路805及控制电路806中的任一电路可以使用与用于其他电路的衬底不同的衬底形成，或者所有电路都可以使用彼此不同的衬底形成。
在使用不同衬底的情况中，通过使用FPC(柔性印刷电路)等确保电连接。在该情况中，可以利用COF(膜上芯片)法，将部分的驱动电路802连接至FPC。或者，可以利用COG(玻璃上芯片)法确保电连接。
当包含单元阵列801的地址(Ax，Ay)作为数据的信号AD输入至存储器件800时，控制电路806将地址中与列方向有关的数据Ax以及地址中与列方向有关的数据Ay分别传送至位线驱动电路805和第一字线驱动电路804。此外，控制电路806将包含输入至存储器件800的数据的信号DATA(数据)传送至位线驱动电路805。
根据供应至控制电路806的信号RE(读启用(read enable))、信号WE(写启用(write enable))等，选择单元阵列801中的写入数据操作及读取数据操作。此外，当设置有多个单元阵列801时，可以将用来选择单元阵列801的信号CE(芯片启用(chip enable))输入至控制电路806。在该情况中，在根据信号CE选择的单元阵列801中，进行根据信号RE或信号WE选择的操作。
在单元阵列801中，当根据信号WE选择写入操作时，响应来自控制电路806的指令，在包括于第一字线驱动电路804中的解码器807中，产生用于选择对应于地址Ay的存储单元的信号。通过电平转移器808调整信号的振幅，然后，在缓冲器809中处理信号的波形，且经过处理的信号输入至单元阵列801。在位线驱动电路805中，响应来自控制电路806的指令，产生用于选择解码器810中被选择的存储单元中的对应于地址Ax的存储单元的信号。通过电平转移器811调整信号的振幅，然后，经过处理的信号被输入至选择器812。在选择器812中，根据被输入的信号，对信号DATA进行取样，并且，经过取样的信号被输入至对应于地址(Ax，Ay)的存储单元。
在单元阵列801中，当根据信号RE而选择读取操作时，通过响应来自控制电路806的指令，在包括于第一字线驱动电路804中的解码器807中产生用于选择对应于地址Ay的存储单元的信号。通过电平转移器808调整信号的振蝠，然后在缓冲器809中处理信号的波形，经过处理的信号被输入至单元阵列801。在读取电路803中，通过响应来自控制电路806的指令，产生用于选择解码器807被选择的存储单元中的对应于地址Ax的存储单元的信号。读取存储在对应于地址(Ax，Ay)的存储单元中的数据，生成包含数据的信号。
第二字线驱动电路820将第二字线的电位供应至单元阵列801。
本实施方式可以与任何上述实施方式适当地结合。
(实施方式4)
在本实施方式中，对读取电路的具体结构的例子进行说明。
从单元阵列读出的电位电平由写入存储单元的数据决定。因此，理想地，当多个存储单元中存储有具有相同数字值的数据时，应从多个存储单元读取具有相同电平的电位。但是，实际上，在读取数据时作为存储元件的晶体管的特性或作为开关元件的晶体管的特性在存储单元间不同。在该情况中，即使所有要被读取的数据具有相同的数字值，实际被读取的电位仍会不同，由此电位电平分布广泛。因此，优选的是在驱动电路中设置读取电路，在读取电路中，即使读自单元阵列的电位略有变化，仍可产生包含更准确的数据及具有根据所需的规格处理的振幅和波形的信号。
图15是读取电路的电路图的一个例子。图15中所示的读取电路包括用作为开关元件的晶体管260以及用作为电阻器的晶体管261，其中晶体管260用以控制将由单元阵列读取的电位Vdata输入读取电路。图15中所示的读取电路还包括运算放大器262。
具体而言，晶体管261的栅电极被连接至晶体管261的漏电极(或漏区)。此外，高电平电源电位Vdd被施加至晶体管261的栅电极以及漏电极。此外，晶体管261的源电极被连接至运算放大器262的非反相输入端(+)。因此，晶体管261用作为连接于施加有电源电位Vdd的节点与运算放大器262的非反相输入端(+)之间的电阻器。注意，虽然图15中将其栅电极被连接至漏电极的晶体管用作为电阻器，但是，本发明不限于此。还可以使用能够用作为电阻器的元件。
用作为开关元件的晶体管260根据施加至晶体管260的栅电极的信号Sig的电位来控制电位Vdata向晶体管260的源电极的供应。
例如，当晶体管260被导通时，通过使用晶体管260与晶体管261以将电位Vdata及电源电位Vdd电阻式分压(resistive division)而取得的电位被施加至运算放大器262的非反相输入端(+)。由于电源电位Vdd的电平固定，因此通过电阻式分压而取得的电位电平反映电位Vdata的电平，即，读取数据的数字值。
相反地，基准电位Vref被施加至运算放大器262的反相输入端(-)。输出端的电位Vout的电平可以根据相对于基准电位Vref的施加至反相输入端(-)的电位电平而改变。因此，可以得到间接包含数据的信号。
注意，即使具有相同值的数据被存储于存储单元中时，由于存储单元的特性变化，读取电位Vdata的电平也会发生波动，从而电位电平可能广泛分布。因此，虑及节点的电位Vdata的波动而决定基准电位Vref的电平，以便准确地读取数据的值。
由于图15示出当使用二进制数字值时读取电路的例子，一个施加有电位Vdata的节点使用一个用以读取数据的运算放大器。但是，运算放大器的数目不限于此。当使用n值数据(n是2以上的自然数)时，用于一个施加有电位Vdata的节点的运算放大器的数目为(n-1)。
本实施方式可以任何上述实施方式适当地结合。
(实施方式5)
在本实施方式中，说明作为本发明的半导体器件之一的RF标签的结构例。
图16是框图，示出本发明的RF标签的一个方面。在图16中，RF标签550包括天线电路551及集成电路552。集成电路552包括电源电路553、解调电路554、调制电路555、调节器556、运算电路557、存储器件558及升压电路559。
然后，说明RF标签550的工作例。当无线电波从询问器传送时，无线电波在天线电路551中被转换成AC电压。在电源电路553中，来自天线电路551的AC电压被整流并产生电源电压。在电源电路553中产生的电源电压被施加至运算电路557及调节器556。在稳定来自电源电路553的电源电压之后或是在调整电压电平之后，调节器556将电压供应至如集成电路552中的解调电路554、调制电路555、运算电路557、存储器件558或升压电路559等电路。
解调电路554将天线电路551接收到的AC信号解调并将其输出至下一级的运算电路557。运算电路557根据自解调电路554输入的信号进行运算处理并产生另一信号。在运算处理中，可使用存储器件558作为主高速缓冲存储器或次高速缓冲存储器。此外，运算电路557分析自解调电路554输入的信号，并输出存储器件558中的数据或响应于自询问器传送的指令执行存储器件558中的指令。自运算电路557输出的信号被编码并传送至调制电路555。调制电路555根据信号将天线电路551收到的无线电波调制。在天线电路551中受调制的无线电波由询问器接收。
以此方式，通过调制作为载体(载波)的无线电波，进行RF标签550与询问器之间的通信。载波的频率是125kHz、13.56MHz、950MHz等，其根据规格而改变。根据规格而有不同的调制方法，例如振幅调制、频率调制及相位调制，但是，任何调制方法只要是基于标准，就均可被使用。
信号传输方法根据载波的波长分为如电磁耦合法、电磁感应法、微波法等不同种类。
升压电路559将调节器556输出的电压升压并将该电压供应至存储器件558。
注意，当RF标签550是无源标签时，DC电位未从外部电源供应至RF标签550。因此，在图7中所示的第二字线驱动电路150被设置在无源RF标签550中的情况中，电位VSS未从外部供应至端子A。因此，在本发明的一个实施方式中，在RF标签550是无源标签的情况中，在电源电路553中设置例如电荷泵等用以产生负电位的电路。通过所述结构，电位VSS可以从电源电路553被供应至图7中所示的第二字线驱动电路150中的端子A；由此，可以提高存储器件的数据保持特性。
在本发明的一个实施方式中，存储器件558具有上述实施方式中所述的结构；因此，可以长时间保持数据并可以增加数据改写的频率。因此，在根据本发明的一个实施方式的RF标签550中，通过使用存储器件558，可以提高数据的可靠度。
此外，在本发明的一个实施方式中，存储器件558具有上述实施方式中所述的结构；由此，可以降低功耗。因此，在根据本发明的一个实施方式的RF标签550中，可以降低RF标签550中的功耗；因而，可以延长询问器与RF标签550之间的通信距离。
在本实施方式中，说明包括天线电路551的RF标签550的结构；但是，根据本发明的一个实施方式的RF标签并非一定要包括天线电路。此外，图16中所示的RF标签可以包括振荡电路或蓄电池。
本实施方式可以与任何上述实施方式适当地结合。
(实施方式6)
在本实施方式中，对根据本发明的一个实施方式的包括存储器件的半导体器件之一的便携式存储介质的例子进行说明。
图17A示出根据本发明的一个实施方式的存储介质的结构。在图17A中所示的存储介质中，下述组件被安装于印刷线路板756上：根据本发明的一个实施方式的存储器件751；进行驱动电路与存储介质之间的电连接的连接器752；根据各种信号对经由连接器752输入或输出的每一个信号进行信号处理的接口753；根据存储介质等的操作而发光的发光二极管754；以及，控制如存储器件751、接口753及发光二极管754等存储介质中的电路及半导体元件的操作的控制器755。此外，可以设置用以产生用以控制控制器755的操作的时钟信号的石英振荡器、用以控制存储介质中的电源电位电平的调节器等。
如图17B中所示，图17A中的印刷线路板756可以以使部分连接器752及部分发光二极管754露出的方式由使用树脂等的覆盖材料757覆盖而受保护。
由于在根据本发明的一个实施方式的存储器件751中可以降低操作功耗，因此可以降低使用存储器件751的存储介质的功耗以及连接至记录介质的驱动器件的功耗。此外，由于在根据本发明的一个实施方式的存储器件751中，能够长时间地保持数据并能够增加数据的改写频率，因此可以提高存储介质的可靠度。
本实施方式可以与任何上述实施方式适当地结合。
(实施例1)
通过使用根据本发明的一个实施方式的半导体器件，可以提供高可靠性的电子设备、低功耗的电子设备以及高速驱动的电子设备。尤其是在难以连续接收电力的便携式电子设备的情况中，当添加根据本发明的一个实施方式的低功耗半导体器件作为器件的组件时，可以取得连续操作时间增加的优点。
根据本发明的一个实施方式的半导体器件可以用于显示设备、便携式电脑或设置有记录介质的图像再现设备(典型地，再现例如数字通用磁盘(DVD)等记录介质内容且具有用于显示再现图像的显示器的设备)。此外，作为可以包括根据本发明的一个实施方式的半导体设备的电子设备，可以举出蜂窝电话、便携式游戏机、个人数字助理、电子书读取器、如摄影机及数字静态相机等像机、护目镜型显示器(头戴式显示器)、导航系统、声音再现设备(例如，汽车音频系统及数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动取款机(ATM)、自动贩卖机等。图18A至18C示出这些电子设备的具体实施方式。
图18A示出便携式游戏机，其包括机壳7031、机壳7032、显示部7033、显示部7034、麦克风7035、扬声器7036、操作键7037、触笔7038等。根据本发明的一个实施方式的半导体设备可以用于用以控制便携式游戏机的驱动的集成电路。通过将根据本发明的一个实施方式的半导体设备用于用以控制便携式游戏机的驱动的集成电路，可以提供高可靠性的便携式游戏机以及多功能便携式游戏机。虽然图18A中所示的便携式游戏机具有两个显示部7033和7034，但是，包含于便携式游戏机中的显示部的数目不限于此。
图18B示出蜂窝电话，其包括机壳7041、显示部7042、音频输入部7043、音频输出部7044、操作键7045、光接收部7046等。在光接收部7046中收到的光被转换成电信号，由此来加载外部图像。根据本发明的一个实施方式的半导体设备可以用于用以控制蜂窝电话的驱动的集成电路。通过将根据本发明的一个实施方式的半导体设备用于用以控制蜂窝电话的驱动的集成电路，可以提供高可靠性的蜂窝电话以及多功能蜂窝电话。
图18C示出个人数字助理，其包括机壳7051、显示部7052、操作键7053等。在图18C中所示的个人数字助理中，调制解调器可以被并入于机壳7051中。可以将根据本发明的一个实施方式的半导体设备用于用以控制个人数字助理的驱动的集成电路。通过根据本发明的一个实施方式的半导体设备被用于用以控制个人数字助理的驱动的集成电路，可以提供高可靠性的个人数字助理以及多功能个人数字助理。
本实施例可以与任何上述实施方式适当地结合。
附图标记说明
100：存储单元,101：晶体管,102：电容器,103：晶体管,104：晶体管,110：衬底,111：栅电极,112：绝缘膜,113：氧化物半导体膜,114：源电极,115：漏电极,116：绝缘膜,117：栅电极,118：绝缘膜,120：线,121：线,150：第二字线驱动电路,151：晶体管,152：电容器,200：单元阵列,260：晶体管,261：晶体管,262：运算放大器,300：单元阵列,550：RF标签,551：天线电路,552：集成电路,553：电源电路,554：解调电路,555：调制电路,556：调节器,557：运算电路,558：存储器件,559：升压电路,700：衬底,701：绝缘膜,702：半导体膜,703：栅极绝缘膜,704：杂质区,705：掩模,706：开口,707：栅电极,708：导电膜,709：杂质区,710：沟道形成区,711：杂质区,712：绝缘膜,713：绝缘膜,714：栅电极,715：栅极绝缘膜,716：氧化物半导体膜,717：开口,718：开口,719：导电膜,720：导电膜,721：栅极绝缘膜,722：栅电极,723：导电膜,724：绝缘膜,725：开口,726：布线,727：绝缘膜,751：存储器件,752：连接器,753：接口,754：发光二极管,755：控制器,756：印刷线路板,757：覆盖材料,800：存储器件,801：单元阵列,802：驱动电路,803：电路,804：第一字线驱动电路,805：位线驱动电路,806：控制电路,807：解码器,808：电平转移器,809：缓冲器,810：解码器,811：电平转移器,812：选择器,820：第二字线驱动电路,7031：机壳,7032：机壳,7033：显示部,7034：显示部,7035：麦克风,7036：扬声器,7037：操作键,7038：触笔,7041：机壳,7042：显示部,7043：音频输入部,7044：音频输出部,7045：操作键,7046：光接收部,7051：机壳,7052：显示部,7053：操作键。
本申请基于2010年8月27日提交到日本专利局的日本专利申请No.2010-190344，其完整内容通过引用结合在此。

Claims (24)

1.一种存储器件，包括：
存储单元，该存储单元包括：
包含氧化物半导体层、第一栅电极和第二栅电极的晶体管；以及
电连接至所述氧化物半导体层的电容器，
其中，信号被供应至所述晶体管的第一端子，
其中，所述电容器的电极与所述晶体管的第二端子直接连接，
其中，所述第二栅电极配置成通过改变施加至所述第二栅电极的电位控制所述晶体管的阈值电压，以及
其中，所述氧化物半导体层置于所述第一栅电极与所述第二栅电极之间。
2.一种存储器件，包括：
存储单元，该存储单元包括：
包含氧化物半导体层、第一栅电极和第二栅电极的第一晶体管；
包括电连接至所述氧化物半导体层的第三栅电极的第二晶体管；以及
电容器，
其中，所述电容器的电极与所述第三栅电极直接连接，
其中，所述第二栅电极配置成通过改变施加至所述第二栅电极的电位控制所述第一晶体管的阈值电压，以及
其中，所述氧化物半导体层置于所述第一栅电极与所述第二栅电极之间。
3.如权利要求2所述的存储器件，其特征在于还包括电连接至所述第一栅电极的电容器。
4.一种电子器件，包括：
第一晶体管和第二晶体管，其每一个包括氧化物半导体层、第一栅电极、第二栅电极、源电极和漏电极；
包括第一电极和第二电极的第一电容器；以及
存储元件，
其中所述存储元件电连接到所述第二晶体管的所述源电极和所述漏电极中的一个，
其中所述第一晶体管的所述源电极和所述漏电极电连接到所述第一晶体管的所述氧化物半导体层，
其中所述第二晶体管的所述源电极和所述漏电极电连接到所述第二晶体管的所述氧化物半导体层，
其中所述第一晶体管的所述第一栅电极、所述第二栅电极、和所述源电极和所述漏电极中的一个电连接到所述第一电容器的所述第一电极，以及
其中所述第二晶体管的所述第二栅电极电连接到所述第一电容器的所述第一电极。
5.一种电子器件，包括：
包括第一晶体管和第一电容器的驱动电路；以及
包括第二晶体管和存储元件的存储单元，
其中所述第一晶体管和所述第二晶体管的每一个包括氧化物半导体层、第一栅电极、第二栅电极、源电极和漏电极；以及
其中所述第一电容器包括第一电极和第二电极；
其中所述存储元件电连接到所述第二晶体管的所述源电极和所述漏电极中的一个，
其中所述第一晶体管的所述源电极和所述漏电极电连接到所述第一晶体管的所述氧化物半导体层，
其中所述第二晶体管的所述源电极和所述漏电极电连接到所述第二晶体管的所述氧化物半导体层，
其中所述第一晶体管的所述第一栅电极、所述第二栅电极、和所述源电极和所述漏电极中的一个电连接到所述第一电容器的所述第一电极，以及
其中所述第二晶体管的所述第二栅电极电连接到所述第一电容器的所述第一电极。
6.如权利要求4或5所述的电子器件，其特征在于：
所述存储元件是第二电容器。
7.如权利要求4或5所述的电子器件，其特征在于：
所述存储元件包括第三晶体管，
所述第三晶体管包括栅电极，以及
所述第二晶体管的所述源电极和所述漏电极中的一个电连接到所述第三晶体管的所述栅电极。
8.如权利要求4或5所述的电子器件，其特征在于：
所述第一电容器的所述第一电极的电位总是低于所述第二晶体管的所述第二栅电极的最低电位。
9.如权利要求4或5所述的电子器件，其特征在于：
所述第一晶体管的所述氧化物半导体层置于所述第一晶体管的所述第一栅电极和所述第二栅电极之间，以及
所述第二晶体管的所述氧化物半导体层置于所述第二晶体管的所述第一栅电极和所述第二栅电极之间。
10.一种半导体器件，包括：
第一晶体管；
第一电容器；和
第一存储单元，
其中所述第一存储单元包括第二晶体管和第二电容器，
其中所述第二晶体管包括包含氧化物半导体的沟道形成区，
其中所述第二晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到第一位线
其中所述第二晶体管的第一栅极电连接到第一字线，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的第二栅极，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到第一电容器，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第一晶体管的栅极，以及
其中所述第一电容器的电容值大于所述第二电容器的电容值。
11.如权利要求10所述的半导体器件，其特征在于还包括第二存储单元，
其中所述第二存储单元包括第三晶体管和第三电容器，
其中所述第三晶体管包括包含氧化物半导体的沟道形成区，
其中所述第三晶体管的源极和漏极中的一个电连接到所述第三电容器，
其中所述第三晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第三晶体管的第一栅极电连接到所述第一字线，以及
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶体管的第二栅极。
12.一种半导体器件，包括：
第一晶体管；
第一电容器；和
第一存储单元，
其中所述第一存储单元包括第二晶体管和第二电容器，
其中所述第二晶体管包括包含氧化物半导体的沟道形成区，
其中所述第二晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到第一位线
其中所述第二晶体管的第一栅极电连接到第一字线，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的第二栅极，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到第一电容器，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第一晶体管的栅极，
其中向所述第一晶体管的所述源极和所述漏极中的另一个供应第一电位，以及
其中所述第一电位低于供应给所述第一字线的第二电位以使所述第二晶体管截止。
13.如权利要求12所述的半导体器件，其特征在于还包括第二存储单元，
其中所述第二存储单元包括第三晶体管和第三电容器，
其中所述第三晶体管包括包含氧化物半导体的沟道形成区，
其中所述第三晶体管的源极和漏极中的一个电连接到所述第三电容器，
其中所述第三晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第三晶体管的第一栅极电连接到所述第一字线，以及
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶体管的第二栅极。
14.一种半导体器件，包括：
包括第一晶体管和第一电容器的第一存储单元；
包括第二晶体管和第二电容器的第二存储单元；和
第三晶体管，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第一电容器，
其中所述第二晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第一晶体管的所述源极和所述漏极中的另一个电连接到第一位线，
其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第一晶体管的第一栅极电连接到第一字线，
其中所述第二晶体管的第一栅极电连接到所述第一字线，
其中所述第一晶体管的第二栅极电连接到所述第二晶体管的第二栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第三晶体管的栅极，以及
其中所述第一晶体管的所述第二栅极电连接到所述第三晶体管的源极和漏极中的一个。
15.一种半导体器件，包括：
包括第一晶体管、第二晶体管和第一电容器的第一存储单元；
包括第三晶体管、第四晶体管和第二电容器的第二存储单元；和
第五晶体管，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第一电容器，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第二晶体管的栅极，
其中所述第三晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第三晶体管的所述源极和所述漏极中的所述一个电连接到所述第四晶体管的栅极，
其中所述第一晶体管的所述源极和所述漏极中的另一个电连接到第一位线，
其中所述第三晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第一晶体管的第一栅极电连接到第一字线，
其中所述第三晶体管的第一栅极电连接到所述第一字线，
其中所述第一晶体管的第二栅极电连接到所述第三晶体管的第二栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第五晶体管的栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第五晶体管的源极和漏极中的一个。
16.一种半导体器件，包括：
包括第一晶体管和第一电容器的第一存储单元；
包括第二晶体管和第二电容器的第二存储单元；和
第三晶体管，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第一电容器，
其中所述第二晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第一晶体管的所述源极和所述漏极中的另一个电连接到第一位线，
其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第一晶体管的第一栅极电连接到第一字线，
其中所述第二晶体管的第一栅极电连接到所述第一字线，
其中所述第一晶体管的第二栅极电连接到所述第二晶体管的第二栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第三晶体管的第一栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第三晶体管的第二栅极，以及
其中所述第一晶体管的所述第二栅极电连接到所述第三晶体管的源极和漏极中的一个。
17.一种半导体器件，包括：
包括第一晶体管、第二晶体管和第一电容器的第一存储单元；
包括第三晶体管、第四晶体管和第二电容器的第二存储单元；和
第五晶体管，
其中所述第一晶体管的源极和漏极中的一个电连接到所述第一电容器，
其中所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第二晶体管的栅极，
其中所述第三晶体管的源极和漏极中的一个电连接到所述第二电容器，
其中所述第三晶体管的所述源极和所述漏极中的所述一个电连接到所述第四晶体管的栅极，
其中所述第一晶体管的所述源极和所述漏极中的另一个电连接到第一位线，
其中所述第三晶体管的所述源极和所述漏极中的另一个电连接到第二位线，
其中所述第一晶体管的第一栅极电连接到第一字线，
其中所述第三晶体管的第一栅极电连接到所述第一字线，
其中所述第一晶体管的第二栅极电连接到所述第三晶体管的第二栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第五晶体管的第一栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第五晶体管的第二栅极，
其中所述第一晶体管的所述第二栅极电连接到所述第五晶体管的源极和漏极中的一个。
18.如权利要求14或16所述的半导体器件，其特征在于：
所述第一晶体管和所述第二晶体管的每一个包括包含氧化物半导体的沟道形成区。
19.如权利要求15或17所述的半导体器件，其特征在于：
所述第一晶体管和所述第三晶体管的每一个包括包含氧化物半导体的沟道形成区。
20.一种半导体器件，包括：
包括第一栅电极和第二栅电极的第一晶体管；以及
二极管连接的第二晶体管，
其中通过经所述第二晶体管对所述第一晶体管的所述第二栅电极施加低于接地电位的电位使所述第一晶体管的阈值电压向正侧偏移。
21.一种半导体器件，包括：
包括第一栅电极和第二栅电极的第一晶体管；以及
包括第一栅电极的第二晶体管，
其中所述第二晶体管的所述第一栅电极电连接到所述第二晶体管的源极和漏极中的一个，以及
其中通过经所述第二晶体管对所述第一晶体管的所述第二栅电极施加低于接地电位的电位使所述第一晶体管的阈值电压向正侧偏移。
22.一种半导体器件，包括：
包括第一栅电极和第二栅电极的第一晶体管；以及
包括第一栅电极的第二晶体管，
其中所述第二晶体管的所述第一栅电极电连接到所述第二晶体管的源极和漏极中的一个，
其中所述第二晶体管的所述第一栅电极电连接到所述第一晶体管的所述第二栅电极，以及
其中通过对所述第二晶体管的所述源极和所述漏极中的另一个施加低于接地电位的电位使所述第一晶体管的阈值电压向正侧偏移。
23.如权利要求21或22所述的半导体器件，其特征在于：
所述第二晶体管还包括第二栅电极，以及
所述第二晶体管的所述第二栅电极电连接到所述第二晶体管的所述第一栅电极。
24.如权利要求20－22之一所述的半导体器件，其特征在于：
所述第一晶体管还包括所述第一栅电极与所述第二栅电极之间的氧化物半导体层。
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