JP6012263B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6012263B2
JP6012263B2 JP2012125587A JP2012125587A JP6012263B2 JP 6012263 B2 JP6012263 B2 JP 6012263B2 JP 2012125587 A JP2012125587 A JP 2012125587A JP 2012125587 A JP2012125587 A JP 2012125587A JP 6012263 B2 JP6012263 B2 JP 6012263B2
Authority
JP
Japan
Prior art keywords
oxide
signal
transistor
insulating layer
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012125587A
Other languages
English (en)
Other versions
JP2013016244A (ja
Inventor
黒川　義元
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012125587A priority Critical patent/JP6012263B2/ja
Publication of JP2013016244A publication Critical patent/JP2013016244A/ja
Application granted granted Critical
Publication of JP6012263B2 publication Critical patent/JP6012263B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に関する。特に、キャッシュに用いることができる半導体記憶装置およびその駆動方法に関する。
中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）の多くが演算装置の他に制御回路とキャッシュメモリと呼ばれる記憶回路を備える。中央処理装置に高速なキャッシュメモリを設けると、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の外部に設けられた低速なメインメモリにアクセスする頻度を減らすことができる。その結果、中央処理装置の処理速度を高めることができる。
キャッシュメモリの構成およびその駆動方法を、ｎウエイセット連想方式のキャッシュメモリを例に説明する。
ｎウエイセット連想方式のキャッシュメモリはセットをｎ個（ｎは自然数）と、タグを比較する比較回路をｎ個と、データを選択する選択回路と、を備える。なお、一のセットと一の比較回路は対をなしている。また、各セットはラインと呼ばれる複数領域を備え、各ラインはメインメモリのアドレスの第１のビット列で一意に特定しうるように、それぞれ第１のビット列があらかじめ割り当てられている。従って、ラインの数はメインメモリのアドレスの第１のビット列で特定し得る数ｍ（ｍは２以上の自然数）以下となる。なお、各ラインはアドレスの第２のビット列を格納するタグフィールドと、メインメモリのコピーデータを格納するデータフィールドと、を備える。
まず、ｎウエイセット連想方式のキャッシュメモリに、アドレスで特定される一のデータを格納する方法の一例を説明する。中央処理装置の制御回路は、当該データのアドレスの第１のビット列を参照し、その格納先の候補として、それぞれのセットにあらかじめ１つずつ割り当てられたラインを選定する。すなわち、ｎウエイセット連想方式のキャッシュメモリでは、一のデータに対して合計ｎ個のラインが選定されることになる。
次いで、制御回路は当該ｎ個のラインの中から、最も古いデータが保存されたラインを特定し、当該ラインに一のデータを上書きする。具体的には、アドレスの第２のビット列をタグフィールドに格納し、メインメモリのコピーデータをデータフィールドに格納する。
次に、ｎウエイセット連想方式のキャッシュメモリから特定のデータを取り出す方法の一例を説明する。演算装置が特定のデータを制御回路に要求すると、制御回路はデータを特定するアドレスの第１のビット列と第２のビット列を用いて、該当するデータが格納されているラインを検索する。
具体的には、制御回路は、当該データを特定するアドレスの第１のビット列にあらかじめ割り当てられているｎ行のラインを選択する。次いで、それぞれのセットに接続された比較回路が、選択されたラインのタグフィールドに格納された第２のビット列と、当該データを特定するアドレスの第２のビット列を比較し、両者が一致する場合（キャッシュヒットという）に、選択回路がキャッシュヒット信号と共にキャッシュヒットしたラインのデータフィールドに格納されたデータを制御回路に出力する。なお、要求されたデータがｎ個のラインに見つからない場合（キャッシュミスという）は、選択回路がキャッシュミス信号を制御回路に出力し、中央処理装置の演算処理装置はメインメモリにデータを要求する。
また、チャネル形成領域に酸化物半導体を用いたトランジスタが知られている（特許文献１）。酸化物半導体層はスパッタリング法などを用いて比較的容易に作製できるため、チャネル形成領域に酸化物半導体を用いたトランジスタは作製が容易であるという特徴を備える。
特開２００７−１２３８６１公報
キャッシュミスが発生すると、中央処理装置はＤＲＡＭ等の外部に設けられた低速なメインメモリにアクセスするため処理速度が遅くなる。そこで、キャッシュミスを防ぎ、キャッシュヒットし易い構成が検討されている。その方策の一例として、セットの数を増やして、記憶容量を大きくする構成が挙げられる。
しかしながら、セットの数を増やすと、一のデータを取り出す際に検索するラインの数が増え、読み出し動作や比較動作に消費される電力が大きくなるという問題も生じる。
本発明の一態様は、このような技術的背景のもとでなされたものである。したがって、外部に設けられた低速な記憶装置へのアクセス頻度が低減され、処理速度が速く、消費電力が低減された半導体記憶装置を提供することを課題の一とする。または、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置の駆動方法を提供することを課題の一とする。
上記課題を解決するために、本発明の一態様はセットのそれぞれに設けるラインの総数と、一回の検索が対象とするラインの数に着眼して創作されたものである。そして、あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインを（ｋは２以上の自然数）行備えるアレイがｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部、比較部並びに制御回路を有する半導体記憶装置の構成に想到した。また、比較部を用いて、目的とするアドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインのタグフィールドと、目的とするアドレスの第２のビット列を１回以上ｊ回以下比較することにより、当該アドレスで特定されるデータが格納されているラインを検索し、比較部からキャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する半導体記憶装置の駆動方法に想到し、上記課題の解決に至った。
すなわち、本発明の一態様は、タグフィールドとデータフィールドを含むラインをｋ（ｋは２以上の自然数）行備えるアレイが、ｊ（ｊは２以上の自然数）個設けられたセットを、ｉ（ｉは自然数）個備える記憶部と、ｉ個の比較回路並びにｉ個の比較回路およびｉ個のセットが接続される選択回路を備える比較部と、選択回路と接続され、アドレスまたは／およびアドレスで特定されるメインデータが入力される外部入力端子と、キャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する外部出力端子を備える制御回路と、を有する半導体記憶装置である。そして、ｉ個のセットとｉ個の比較回路はいずれも制御回路と接続され、セットと比較回路は互いに接続されてｉ個の対をなし、ラインはアドレスの第１のビット列のいずれかにあらかじめ割り当てられ、タグフィールドはアドレスの第２のビット列を格納し、データフィールドはアドレスで特定されるメインデータを格納するものである。そして、比較部は、制御回路が選択するラインのタグフィールドと、制御回路から入力されるアドレスの第２のビット列を比較して、一致しない場合はキャッシュミス信号を、一致する場合はキャッシュヒット信号とラインのデータフィールドに格納されたメインデータを、制御回路に出力するものである。そして、制御回路は、外部入力端子から入力されるアドレス信号または比較部から入力されるキャッシュミス信号に応じて、入力されるアドレスの第１のビット列に割り当てられたラインを選択するライン選択信号およびｊ個のアレイから一を順番に選択するアレイ選択信号を記憶部に出力し、入力されたアドレスの第２のビット列を比較回路に出力するものである。そして、制御回路は、アレイ選択信号をｊ個のアレイの全てについて出力した後に、比較部から入力されるキャッシュミス信号が入力された場合には、キャッシュミス信号を外部出力端子に出力するものである。または、制御回路は、比較部から入力されるキャッシュヒット信号が入力された場合には、キャッシュヒット信号およびメインデータを外部出力端子に出力するものである。
上記本発明の一態様の半導体記憶装置は、アドレスの第１のビット列のいずれかがあらかじめ割り当てられたｋ（ｋは２以上の自然数）行のラインを備えるアレイが、１つのセットにｊ（ｊは２以上の自然数）個設けられ、当該セットをｉ（ｉは自然数）個用いて記憶部が構成されている。また、制御回路が、キャッシュヒットもしくはキャッシュミスの判定に伴い、アドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインを１回以上ｊ回以下検索して、該当するデータを格納しているラインを特定する。
これにより、記憶部に設けたラインの検索をキャッシュヒット信号に応じて終了できる。そして、キャッシュヒットするまでに検索するラインの数を低減し、読み出し動作や比較動作に伴う消費電力を抑制することができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
また、本発明の一態様は、トランジスタを用いた開閉器を介して直列に接続されたｊ個のアレイが設けられたセットを有する上記の半導体記憶装置である。
これにより、信号線の長さを不要に長くすることなく、必要な長さの信号線を用いて複数のアレイを接続でき、配線の長さの延長に伴う容量の増加を抑制できる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
また、本発明の一態様は、トランジスタ用いた開閉器を介して並列に接続されたｊ個のアレイが設けられたセットを有する上記の半導体記憶装置である。
これにより、信号線の長さを不要に長くすることなく、必要な長さの信号線を用いて複数のアレイを接続できる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
また、本発明の一態様は、チャネル形成領域に酸化物半導体層を備えるトランジスタを用いた開閉器を有する上記の半導体記憶装置である。
上記本発明の一態様の半導体記憶装置は、チャネル形成領域に酸化物半導体層を備え、オフリーク電流が極めて小さいトランジスタを用いた開閉器を有する。
これにより、複数のアレイを完全に切断できる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
また、本発明の一態様は、アレイが備えるラインが、複数のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含む上記の半導体記憶装置である。
これにより、高速に読み出しおよび書き込みをすることができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
また、本発明の一態様は、半導体記憶装置の駆動方法である。具体的には、外部入力端子と外部出力端子を備える制御回路の外部入力端子にアドレスを入力し、当該制御回路が、タグフィールドとデータフィールドを含み、外部入力端子に入力されるアドレスの第１のビット列にあらかじめ割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイを、ｊ（ｊは２以上の自然数）個設けたセットを、ｉ（ｉは自然数）個有する記憶部の一のアレイを選択するアレイ選択信号と、ラインからアドレスに該当するラインを選択するライン選択信号を記憶部に出力し、ｉ個の比較回路並びにｉ個の比較回路およびｉ個のセットが接続される選択回路を備え、ｉ個のセットとｉ個の比較回路はいずれも制御回路と接続され、セットと比較回路は互いに接続されてｉ個の対をなしている比較部に、アドレスの第２のビット列を出力する第１のステップを有する。
次いで、比較部のｉ個の比較回路のそれぞれが、選択されたｉ個のラインのタグフィールドと第２のビット列とを比較して、一致した比較回路はキャッシュヒット信号を、一致しない比較回路はキャッシュミス信号を選択回路に出力する第２のステップを有する。
次いで、ｉ個の比較回路のいずれかがキャッシュヒット信号を出力したときに、選択回路が、キャッシュヒット信号を出力した比較回路に接続されたセットの第２のビット列と一致するタグフィールドを含むラインのデータフィールドに格納されたメインデータを制御回路に出力して、第６のステップに進み、そのとき以外は、第４のステップに進む第３のステップを有する。
次いで、ｉ個の比較回路のいずれもがキャッシュミス信号を出力したときに、比較部がキャッシュミス信号を制御回路に出力する第４のステップを有する。
次いで、記憶部のｉ個のアレイのうち未だ選択されていないアレイがあるときには、制御回路が、選択されていないアレイから一を選択するアレイ選択信号と、ライン選択信号を記憶部に出力し、比較部にアドレスの第２のビット列を出力して第２のステップに進み、記憶部のｉ個のアレイが全て選択された後には、第６のステップに進む第５のステップを有する。
次いで、制御回路が、選択回路から入力されたキャッシュヒット信号およびメインデータ若しくはキャッシュミス信号を外部出力端子に出力する第６のステップを有する。
上記本発明の一態様の半導体記憶装置の駆動方法は、制御回路が、キャッシュヒットもしくはキャッシュミスの判定に伴い、アドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインを１回以上ｊ回以下検索して、該当するデータを格納しているラインを特定する。
これにより、記憶部に設けたラインの検索をキャッシュヒット信号に応じて終了できる。そして、キャッシュヒットするまでに検索するラインの数を低減し、読み出し動作や比較動作に伴う消費電力を抑制することができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置の駆動方法を提供できる。
なお、本明細書において、キャッシュとは演算装置がアドレスで特定可能なデータを最初に検索する記憶装置をいう。
また、本明細書において”Ｌｏｗ”（Ｌまたはロウ）とは、”Ｈｉｇｈ”（Ｈまたはハイ）よりも低い電位、例えば接地電位もしくはそれと同等の低い電位の状態をいう。また、”Ｈｉｇｈ”とは、”Ｌｏｗ”より高い電位の状態をいい、任意の値に設定できる。
本発明の一態様によれば、外部に設けられた低速な記憶装置へのアクセス頻度が低減され、処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。または、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置の駆動方法を提供できる。
実施の形態に係る半導体記憶装置の構成を説明する図。 実施の形態に係る半導体記憶装置に設けられるセットの構成を説明する図。 実施の形態に係る半導体記憶装置に設けられるセットの構成を説明する図。 実施の形態に係る半導体記憶装置に設けられるセットの構成を説明する図。 実施の形態に係る半導体記憶装置の動作を説明するタイミングチャート。 実施の形態に係る半導体記憶装置に用いることができる記憶部の構成を説明する図。 実施の形態に係るトランジスタの作製方法を説明する図。 実施の形態に係るトランジスタの作製方法を説明する図。 実施の形態に係る酸化物材料の構造を説明する図。 実施の形態に係る酸化物材料の構造を説明する図。 実施の形態に係る酸化物材料の構造を説明する図。 実施の形態に係る半導体記憶装置の動作を説明するフローチャート。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイがｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部、比較部並びに制御回路を有する半導体記憶装置について図１乃至図３を参照して説明する。具体的には、比較部を用いて、目的とするアドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインのタグフィールドと、目的とするアドレスの第２のビット列を１回以上ｊ回以下比較することにより、当該アドレスで特定されるデータが格納されているラインを検索し、比較部からキャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する半導体記憶装置について説明する。
＜半導体記憶装置の構成＞
本発明の一態様の半導体記憶装置の構成を図１に示す。図１に例示する半導体記憶装置５００は、記憶部５１０と、比較部５２０と、制御回路５３０と、を有する。なお、半導体記憶装置５００は、例えばメインメモリである主記憶装置５６０と共に演算装置５５０に接続して用いることができる。
記憶部５１０はメインデータを格納するものである。外部入力端子と外部出力端子を備える制御回路５３０には、メインデータを特定可能なアドレス１０が演算装置５５０等から外部入力端子を介して入力される。なお、アドレス１０は、ｋ（２以上の自然数）個に分別可能な第１のビット列と、第２のビット列を含むものである。
記憶部５１０は、ｉ（ｉは自然数）個のセット４００＿１〜セット４００＿ｉを備える。セットは各々ｊ（ｊは２以上の自然数）個のアレイ３００＿１〜アレイ３００＿ｊを備える。アレイは各々ｋ個のラインを備える。そして、ラインは各々タグフィールドとデータフィールドを備える。
なお、ｋ個のラインの各々は、ｋ個に分別可能なアドレスの第１のビット列のいずれか一つに対応しており、一のアドレスの第１のビット列に対応するラインを選択して、当該アドレスの第２のビット列をそのタグフィールドに格納することにより、当該アドレスの第１のビット列と第２のビット列を格納することができる。
また、当該アドレスで特定可能なメインデータは、当該ラインのデータフィールドに格納する。
比較部５２０は、ｉ個の比較回路５２２＿１〜比較回路５２２＿ｉと選択回路５２５を備える。また、比較回路とセットは互いに接続され、計ｉ組の対をなしている。
制御回路５３０は、アドレス１０の第１のビット列に対応するラインを選択するライン選択信号と、ｊ個のアレイから一を選択するアレイ選択信号を記憶部５１０に設けられたｉ個のセット全てに出力する。上述のライン選択信号とアレイ選択信号により、記憶部５１０に設けられたｉ個のセットから、計ｉ個のラインが特定される。また、制御回路５３０はアドレス１０の第２のビット列１２を比較部５２０に設けられた比較回路に出力する。
比較部に設けられた比較回路５２２＿１〜比較回路５２２＿ｉの各々は、接続されたセットにおいて、ライン選択信号とアレイ選択信号により特定されるラインが備えるタグフィールドに格納された第２のビット列と、制御回路５３０が出力する第２のビット列１２と、を比較する。両者が一致する場合はキャッシュヒット信号を、一致しない場合はキャッシュミス信号を選択回路５２５に出力する。
キャッシュヒット信号が入力された選択回路５２５は、当該キャッシュヒット信号を出力した比較回路に接続されたセットにおいて、ライン選択信号とアレイ選択信号により特定されるラインが備えるデータフィールドに格納されたメインデータを、キャッシュヒット信号と共に制御回路５３０に出力する。
キャッシュヒット信号を入力された制御回路５３０は、メインデータ３０を、キャッシュヒット信号２０と共に外部出力端子を介して演算装置５５０等に出力して動作を終了する。
なお、第１のアレイ選択信号を出力した後の制御回路５３０は、選択回路５２５からキャッシュミス信号を受け取る度にアレイ選択信号を、第２のアレイ選択信号から第ｊのアレイ選択信号まで順番に比較部５２０に、第１ビット列に対応するライン選択信号と共に出力する。
そして、比較部５２０が第ｊのアレイ選択信号に応じて出力するキャッシュミス信号より、制御回路はキャッシュミス信号を演算装置に出力する。
＜セットの構成例１＞
本発明の一態様の半導体記憶装置に用いることができるセットの構成を図２に示す。具体的には、トランジスタを用いた開閉器を介して複数のアレイが直列に接続されたセットの構成について説明する。
図２に例示するセット４１０は、第１のアレイ３１０ａ、第２のアレイ３１０ｂおよび第３のアレイ３１０ｃを備える。アレイは各々ｋ個のラインを備える。そして、ラインは複数のセルを備える。例えばライン２１０はセル１１０を複数備える。
セルは記憶回路の単位であり、ラインに設けられるタグフィールドとデータフィールドは、いずれもセルを含む。なお、セルはさまざまな記憶素子を用いて構成することができ、極めてオフ電流の少ないトランジスタ（例えば酸化物半導体を用いたトランジスタ）と容量を用いて構成したＤＲＡＭや、例えば実施の形態２において説明するＳＲＡＭを用いることができる。
セット４１０の一方向にはワード線が複数配設され、他方向にはビット線が複数配設され、その交点にマトリクス状にセルが設けられている。例えば、セル１１０はワード線４１２とビット線４１１に接続され、ワード線４１２とビット線４１１を選択して、データの読み出しまたは書き込みを行う。なお、一のラインを構成する複数のセルは、一のワード線に接続される。具体的には、ライン２１０を構成する複数のセルは、ワード線４１２に接続される。
セット４１０に設けられた第１のアレイ３１０ａ、第２のアレイ３１０ｂおよび第３のアレイ３１０ｃは、トランジスタを用いた開閉器を介して互いにビット線を共有する。
具体的には、第１のアレイ３１０ａと第２のアレイ３１０ｂの互いに対応するビット線が、複数のトランジスタを用いた開閉器４１５ａで互いに接続され、第２のアレイ３１０ｂと第３のアレイ３１０ｃの互いに対応するビット線が、複数のトランジスタを用いた開閉器４１５ｂで互いに接続される。
このような構成を備えるセット４１０において、第２のアレイ３１０ｂに設けられた一のセルを選択する方法について説明する。まず、ライン選択信号と共に第２のアレイ３１０ｂを選択するアレイ選択信号をセット４１０に入力する。これにより、セット駆動回路４１９は、アレイ選択信号に応じて開閉器４１５ａをオン状態にする信号をゲート線４１６ａに出力し、ライン選択信号に応じて第２のアレイ３１０ｂに配設された一のワード線を選択する。
また、第３のアレイ３１０ｃに設けられた一のセルを選択する方法について説明する。まず、ライン選択信号と共に第３のアレイ３１０ｃを選択するアレイ選択信号をセット４１０に入力する。これにより、セット駆動回路４１９は、アレイ選択信号に応じて開閉器４１５ａと開閉器４１５ｂをオン状態にする信号をゲート線４１６ａとゲート線４１６ｂに出力し、ライン選択信号に応じて第３のアレイ３１０ｃに配設された一のワード線を選択する。
複数のアレイを直列に接続してビット線を共有すると、配線を簡略化できる。その結果、配線が占有する面積を抑制できるため、セットの小型化が容易になる。
また、アレイの間に開閉器を設けて共有されるビット線を分断可能な構成とすることができる。これにより、直列に接続されるビット線の長さを必要に応じて変えることができる。その結果、直列に接続されて長くなるビット線に生じる配線容量の影響を抑制して、例えばプリチャージにともなう電力の消費を低減できる。
＜セットの構成例２＞
本発明の一態様の半導体記憶装置に用いることができるセットの構成を図３に示す。具体的には、トランジスタを用いた開閉器で複数のアレイが並列に接続されたセットの構成について説明する。
図３に例示するセット４２０は、第１のアレイ３２０ａ、第２のアレイ３２０ｂおよび第３のアレイ３２０ｃを備える。アレイは各々ｋ個のラインを備える。そして、ラインは複数のセルを備える。例えばライン２２０はセル１２０を複数備える。
セット４２０の一方向にはワード線が複数配設され、他方向にはビット線が複数配設され、その交点にマトリクス状にセルが設けられている。例えば、セル１２０はワード線４２２とビット線４２１に接続され、ワード線４２２とビット線４２１を選択して、データの読み出しまたは書き込みを行う。なお、一のラインを構成する複数のセルは、一のワード線に接続される。具体的には、ライン２２０を構成する複数のセルは、ワード線４２２に接続される。
セット４２０に設けられた第１のアレイ３２０ａ、第２のアレイ３２０ｂおよび第３のアレイ３２０ｃは各々トランジスタを用いた開閉器を介して、セット駆動回路４２９と互いに並列に接続される。
具体的には、第１のアレイ３２０ａはトランジスタを用いた開閉器４２５ａを介してセット駆動回路４２９と接続され、第２のアレイ３２０ｂはトランジスタを用いた開閉器４２５ｂを介してセット駆動回路４２９と接続され、第３のアレイ３２０ｃはトランジスタを用いた開閉器４２５ｃを介してセット駆動回路４２９と接続される。
このような構成を備えるセット４２０において、第１のアレイ３２０ａに設けられた一のセルを選択する方法について説明する。まず、ライン選択信号と共に第１のアレイ３２０ａを選択するアレイ選択信号をセット４２０に入力する。これにより、セット駆動回路４２９は、アレイ選択信号に応じて開閉器４２５ａをオン状態にする信号をゲート線４２６ａに出力し、ライン選択信号に応じて第１のアレイ３２０ａに配設された一のワード線を選択する。
また、第２のアレイ３２０ｂに設けられた一のセルを選択する方法について説明する。まず、ライン選択信号と共に第２のアレイ３２０ｂを選択するアレイ選択信号をセット４２０に入力する。これにより、セット駆動回路４２９は、アレイ選択信号に応じて開閉器４２５ｂをオン状態にする信号をゲート線４２６ｂに出力し、ライン選択信号に応じて第２のアレイ３２０ｂに配設された一のワード線を選択する。
また、第３のアレイ３２０ｃに設けられた一のセルを選択する方法について説明する。まず、ライン選択信号と共に第３のアレイ３２０ｃを選択するアレイ選択信号をセット４２０に入力する。これにより、セット駆動回路４２９は、アレイ選択信号に応じて開閉器４２５ｃをオン状態にする信号をゲート線４２６ｃに出力し、ライン選択信号に応じて第３のアレイ３２０ｃに配設された一のワード線を選択する。
複数のアレイをセット駆動回路に並列に接続すると、いずれのアレイに配設された配線も同程度の容量となる。その結果、誤動作が抑制され信頼性の高い半導体記憶装置を提供できる。
なお、セット４２０がアレイとセット駆動回路を接続するビット線に開閉器を設ける構成を備える構成について説明したが、アレイとセット駆動回路を接続するワード線に開閉器を設ける構成とすることもできる。
上記本発明の一態様の半導体記憶装置は、あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイが、ｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部、比較部並びに制御回路を有する。また、比較部を用いて、目的とするアドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインのタグフィールドと、目的とするアドレスの第２のビット列を１回以上ｊ回以下比較することにより、当該アドレスで特定されるデータが格納されているラインを検索し、比較部からキャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する。
これにより、キャッシュヒット信号の出力に応じて記憶部に設けられたラインの検索を終了できる。そして、キャッシュヒットするまでに検索するラインの数を低減し、読み出し動作や比較動作に伴う消費電力を抑制することができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイがｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部、比較部並びに制御回路を有する半導体記憶装置の駆動方法について、説明する。具体的には、実施の形態１で説明した半導体記憶装置の比較部を用いて、目的とするアドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインのタグフィールドと、目的とするアドレスの第２のビット列を１回以上ｊ回以下比較することにより、当該アドレスで特定されるデータが格納されているラインを検索し、比較部からキャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する半導体記憶装置の駆動方法について図４、図５および図１２を参照して説明する。特に、ＳＲＡＭを用いて構成されたセルを備える本発明の一態様の半導体記憶装置の動作について説明する。
＜セルの構成＞
本実施の形態で例示する半導体記憶装置が備えるセルの構成を図４（Ａ）に示す。セル１１１は、ＳＲＡＭを用いて構成される。セル１１１は第１のインバータ１０１と、第２のインバータ１０２と、第１のトランジスタ１０３と、第２のトランジスタ１０４と、を有する。第１のインバータ１０１と第２のインバータ１０２とは、インバータ・ループを構成している。また、セル１１１はワード線４５１と、ワード線４５１と交差する一対のビット線４０１ａおよび反転ビット線４０１ｂに接続されている。
＜セットの構成＞
本実施の形態で例示する半導体記憶装置が備えるセットの構成を図４（Ｂ）に示す。セット４００はトランジスタを用いた開閉器で複数のアレイが直列に接続されている。セットには並行するワード線が複数配設され、該ワード線と交差する一対のビット線と反転ビット線が複数配設されている。そして、その交点にマトリクス状にセルが設けられている。
例えば、セル１１１はワード線４５１と一対のビット線４０１ａおよび反転ビット線４０１ｂに接続され、セル１１２はワード線４５１と一対のビット線４０２ａおよび反転ビット線４０２ｂに接続されている。また、セル１２１はワード線４６１と一対のビット線４０１ａおよび反転ビット線４０１ｂに接続され、セル１２２はワード線４６１と一対のビット線４０２ａおよび反転ビット線４０２ｂに接続されている。
セット４００に設けられた第１のアレイ３００ａと第２のアレイ３００ｂは、トランジスタを用いた開閉器を介して互いにビット線および反転ビット線を共有する。
具体的には、第１のアレイ３００ａと第２のアレイ３００ｂの互いに対応するビット線および反転ビット線が、複数のトランジスタを用いた開閉器で互いに接続される。
また、セット４００はセット駆動回路４９０を備える。セット駆動回路４９０は、アレイ選択信号に応じて開閉器をオン状態にする信号をゲート線に出力し、ライン選択信号に応じて選択されたアレイに配設された一のワード線を選択する。
なお、セット駆動回路４９０には、ラインを特定する行デコーダの他、読み出し用にプリチャージ回路や差動増幅回路や、書き込み用にバッファ回路を、設けることができる。
＜第１のステップ＞
はじめに、演算装置が第１のビット列と、第２のビット列を含むアドレスを本発明の一態様の半導体記憶装置に出力する。
制御回路は、第１のビット列に対応するラインを選択するライン選択信号と、第１のアレイを選択する第１のアレイ選択信号を記憶部に出力する。また、第２のビット列を比較部に設けられたｉ個の比較回路に出力する。
記憶部に設けられたｉ個のセットのそれぞれにおいて、第１のアレイが、第１のアレイ選択信号により選択される。また、第１のアレイ選択信号により選択されたアレイの第１のラインが、ライン選択信号により選択される。
セット４００の動作を、図５に示すタイミングチャートおよび図１２に示すフローチャートを用いて説明する。なお、図５において、信号１５０１は第１のワード線４５１を、信号１５０２は第２のワード線４６１を、信号１５０３は第１のゲート線４５０ａを流れる信号に対応する。また、信号１５０４は第１のビット線４０１ａを、信号１５０５は第１の反転ビット線４０１ｂを、信号１５０６は第２のビット線４０２ａを、信号１５０７は第２の反転ビット線４０２ｂを流れる信号に対応する。また、信号１５０８は第１の出力信号線１１８から、信号１５０９は第２の出力信号線１１９から出力される信号に、信号１５１０は第１の入力信号線１２５、信号１５１１は第２の入力信号線１２６に入力される信号に対応する。
また、初期状態として、図４（Ａ）に例示されるセル１１１の第１のノード１０５には”Ｈｉｇｈ”（Ｈ）（第２のノード１０６には”Ｌｏｗ”（Ｌ））のデータが格納され、セル１１２の第１のノード１０５にはＬ（第２のノード１０６にはＨ）のデータが格納され、セル１２１の第１のノード１０５にはＬ（第２のノード１０６がＨ）のデータが格納され、セル１２２の第１のノード１０５にはＨ（第２のノード１０６がＬ）のデータが、格納されている場合について説明する。
時刻Ｔ１以前に、あらかじめ第１のビット線４０１ａ（信号１５０４）と第１の反転ビット線４０１ｂ（信号１５０５）および第２のビット線４０２ａ（信号１５０６）と第２の反転ビット線４０２ｂ（信号１５０７）を中間電位に設定（プリチャージともいう）しておく。
時刻Ｔ１から時刻Ｔ２の間、第１のワード線４５１（信号１５０１）をＨとする。これにより、第１のセル１１１の第１のノード１０５の電位（Ｈ）に対応して第１のビット線４０１ａ（信号１５０４）がＨに、第２のノード１０６の電位（Ｌ）に対応して第１の反転ビット線４０１ｂ（信号１５０５）がＬに変化する。また、第２のセル１１２の第１のノード１０５の電位（Ｌ）に対応して、第２のビット線４０２ａ（信号１５０６）がＬに、第２のノード１０６の電位（Ｈ）に対応して、第２の反転ビット線４０２ｂ（信号１５０７）がＨに変化する。
時刻Ｔ２において、セット駆動回路４９０は第１のビット線４０１ａ（信号１５０４）と第１の反転ビット線４０１ｂ（信号１５０５）の信号を取り込み、対応するデータ（Ｈ）を第１の出力信号線１１８（信号１５０８）に出力する。セット駆動回路４９０は同様に、第２のビット線４０２ａ（信号１５０６）と第２の反転ビット線４０２ｂ（信号１５０７）の信号を取り込み、対応するデータ（Ｌ）を第２の出力信号線１１９（信号１５０９）に出力する。セット駆動回路４９０は、このようにして第１のアレイの第１のラインに格納されたデータを読み出す（図１２における第１の読み出し５１）。なお、第１のラインのタグフィールドに格納されたデータは、第１のセルに接続された比較回路に出力される。
＜第２のステップ＞
比較部に設けられたｉ個の比較回路の各々は、アドレスの第１のビット列に対応するラインのタグフィールドから読み出されたデータと、第１のステップで制御回路が出力したアドレスの第２のビット列を比較する（図１２における比較５２）。
タグフィールドから読み出されたデータとアドレスの第２のビット列が一致した比較回路はキャッシュヒット信号を出力し、一致しない比較回路はキャッシュミス信号を選択回路に出力する。
＜第３のステップ＞
選択回路は、キャッシュヒット信号を出力した比較回路が接続されたセットのアレイに設けられた該当するラインのデータフィールドからメインデータを、キャッシュヒット信号と共に制御回路に出力し第６のステップに進む（図１２におけるメインデータ出力５３）。そのとき以外は、第４のステップに進む。
＜第４のステップ＞
また、比較部に設けられた比較回路に接続されたセットのいずれにおいても、タグフィールドに格納されたデータと第２のビット列が一致するラインが見つからない場合は、比較回路がキャッシュミス信号を制御回路に出力する。
＜第５のステップ＞
ｉ個のアレイのうち未だ選択されていないアレイがあるときは、制御回路はキャッシュミス信号に応じて、選択されていないアレイから一を選択するアレイ選択信号を記憶部に出力し、アドレスの第２のビット列を比較部に出力して第２のステップに進む。具体的には、第１のアレイ選択信号に選択されたアレイがキャッシュミス信号を出力した場合は、第２のアレイ選択信号を出力して、第２のステップに進む。また、第２のアレイ選択信号に選択されたアレイがキャッシュミス信号を出力した場合は、第３のアレイ選択信号を出力して、第３のステップに進む。このようにして、第ｊのアレイ選択信号まで順番にアレイ選択信号を比較部に出力し、上述の第２のステップに戻る動作を繰り返す（図１２における判定５４および第ｐ（ｐは１以上ｊ以下の自然数）の読み出し５５）。なお、検索するアドレスは同じであるため、あらためてライン選択信号を出力しなおさなくてもよいが、アレイ選択信号を出力する度にライン選択信号を出力しなおしてもよい。また、記憶部のｉ個のアレイが全て選択された後は、第６のステップに進む。
なお、本実施の形態で例示するセット４００は、複数のアレイがトランジスタを用いた開閉器で直列に接続されている。このような構成のセットから、第２のアレイ乃至第ｊのアレイのいずれか一を選択する場合は、目的とするアレイのビット線と反転ビット線がセット駆動回路４９０と接続されるように、トランジスタを用いた開閉器を制御するゲート信号を、アレイ選択信号と共に出力する。
例えば、第２のアレイ３００ｂを選択する際には、時刻Ｔ３から時刻Ｔ４の間に第１のゲート線４５０ａ（信号１５０３）をＨとして、第１のアレイ３００ａと第２のアレイ３００ｂを直列に接続する（図５参照）。
また、第１のビット線４０１ａ（信号１５０４）と第１の反転ビット線４０１ｂ（信号１５０５）および第２のビット線４０２ａ（信号１５０６）と第２の反転ビット線４０２ｂ（信号１５０７）を中間電位に設定しておく。
次いで、時刻Ｔ４から時刻Ｔ５の間、第２のワード線４６１（信号１５０２）をＨとする。これにより、第３のセル１２１の第１のノード１０５の電位（Ｌ）に対応して第１のビット線４０１ａ（信号１５０４）がＬに、第２のノード１０６の電位（Ｈ）に対応して第１の反転ビット線４０１ｂ（信号１５０５）がＨに変化する。また、第４のセル１２２の第１のノード１０５の電位（Ｈ）に対応して、第２のビット線４０２ａ（信号１５０６）がＨに、第２のノード１０６の電位（Ｌ）に対応して、第２の反転ビット線４０２ｂ（信号１５０７）がＬに変化する。
時刻Ｔ５において、セット駆動回路４９０は第１のビット線４０１ａ（信号１５０４）と第１の反転ビット線４０１ｂ（信号１５０５）の信号を取り込み、対応するデータ（Ｌ）を第１の出力信号線１１８（信号１５０８）に出力する。セット駆動回路４９０は同様に、第２のビット線４０２ａ（信号１５０６）と第２の反転ビット線４０２ｂ（信号１５０７）の信号を取り込み、対応するデータ（Ｈ）を第２の出力信号線１１９（信号１５０９）に出力する。セット駆動回路４９０は、このようにして第２のアレイの第１のラインに格納されたデータを読み出す。なお、第１のラインのタグフィールドに格納されたデータは、第１のセルに接続された比較回路に出力される。
比較部に設けられたｉ個の比較回路の各々は、アドレスの第１のビット列に対応するラインのタグフィールドから読み出されたデータと、第１のステップで制御回路が出力したアドレスの第２のビット列を比較して、第２のステップから第３のステップに進む。
＜第６のステップ＞
選択回路からキャッシュヒット信号およびメインデータが入力されたときは、制御回路は外部出力端子にキャッシュヒット信号およびメインデータを出力する。
また、第１のアレイ乃至第ｊのアレイのいずれのアレイを選択しても、キャッシュミス信号が比較回路から選択回路に入力される場合について説明する。制御回路は、最後に選択したアレイ（具体的には第ｊのアレイ）を選択する選択信号に応じてキャッシュミス信号が選択回路から入力されたときは、制御回路はキャッシュミス信号を演算装置に出力する（図１２におけるミス信号出力５６）。
上記本発明の一態様の半導体記憶装置の駆動方法は、制御回路が、キャッシュヒットもしくはキャッシュミスの判定に伴い、アドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインを１回以上ｊ回以下検索して、該当するデータを格納しているラインを特定する。
これにより、記憶部に設けたラインの検索をキャッシュヒット信号またはキャッシュミス信号に応じて終了できる。そして、キャッシュヒットするまでに検索するラインの数を低減し、読み出し動作や比較動作に伴う消費電力を抑制することができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置の駆動方法を提供できる。
＜ラインへの書き込み動作＞
なお、ｉ×ｊ行のいずれのラインにも該当するデータが格納されておらず、演算装置にキャッシュミス信号を出力した場合、演算装置はメインメモリからデータを取得する。そして、本発明の一態様の半導体記憶装置は、いずれかのセットの該当するラインを選択し、メインメモリから取得した新たなデータを書き換えてもよい（図１２における書き替え判定５７）。データを書き換えるセットの選択方法としては、最も過去に使用されたラインを格納先として確定し、当該ラインに新たなデータを上書きするＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式や、最も使用頻度が少ないセットを選択するＬＦＵ（Ｌｅａｓｔ Ｆｒｅｑｕｅｎｔｌｙ Ｕｓｅｄ）方式、または最初にデータが格納されたセットを選択するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式などの書き換えアルゴリズムを用いることができる。いずれの方式を用いる場合も、書き替えないセットはデータを保持（図１２におけるデータ保持５８）し、書き替えるセットは新しいデータを書き込む（図１２におけるデータ書込動作５９）。
次に、本発明の一態様の半導体記憶装置に用いることができるセットへの書き込み動作について説明する。あらかじめ第１のビット線４０１ａ（信号１５０４）と第１の反転ビット線４０１ｂ（信号１５０５）および第２のビット線４０２ａ（信号１５０６）と第２の反転ビット線４０２ｂ（信号１５０７）を中間電位に設定しておく。
例えば、第１のセル１１１と第２のセル１１２にいずれもＨを書き込む場合、第１のノード１０５の電位をいずれもＨに、第２のノード１０６の電位をいずれもＬとする。
時刻Ｔ７から時刻Ｔ８の間、第１のビット線４０１ａ（信号１５０４）をＨとし、第１の反転ビット線４０１ｂ（信号１５０５）をＬとする。また、第２のビット線４０２ａ（信号１５０６）をＨとし、第２の反転ビット線４０２ｂ（信号１５０７）をＬとする。そして、第１のワード線４５１（信号１５０１）をＨとする。
これにより、第１のアレイ３００ａの第１のラインに設けられた第１のセル１１１と第２のセル１１２にデータを格納することができる。
また、例えば、第３のセル１２１と第４のセル１２２にいずれもＬを書き込む場合、第１のノード１０５の電位をいずれもＬに、第２のノード１０６の電位をいずれもＨとする。
まず、時刻Ｔ８から時刻Ｔ９の間に第１のゲート線４５０ａ（信号１５０３）をＨとして、第１のアレイ３００ａと第２のアレイ３００ｂを直列に接続する。
次に、時刻Ｔ９から時刻Ｔ１０の間、第１のビット線４０１ａ（信号１５０４）をＬとし、第１の反転ビット線４０１ｂ（信号１５０５）をＨとする。また、第２のビット線４０２ａ（信号１５０６）をＬとし、第２の反転ビット線４０２ｂ（信号１５０７）をＨとする。そして、第２のワード線４６１（信号１５０２）をＨとする。
これにより、第２のアレイ３００ｂの第１のラインに設けられた第３のセル１２１と第４のセル１２２にデータを格納することができる。
上記本発明の一態様の半導体記憶装置は、あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイがｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部、比較部並びに制御回路を有する。また、比較部を用いて、目的とするアドレスの第１のビット列にあらかじめ割り当てられたｉ×ｊ行のラインのタグフィールドと、目的とするアドレスの第２のビット列を１回以上ｊ回以下比較することにより、当該アドレスで特定されるデータが格納されているラインを検索し、比較部からキャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する。
これにより、キャッシュヒット信号の出力に応じて記憶部に設けられたラインの検索を終了できる。そして、キャッシュヒットするまでに検索するラインの数を低減し、読み出し動作や比較動作に伴う消費電力を抑制することができる。その結果、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体記憶装置に用いることができる記憶部の構成について、図６を参照して説明する。具体的には、複数のアレイに重ねて設けられたトランジスタを備える開閉器により、当該複数のアレイを直列に接続する構成について説明する。
本発明の一態様に用いることができる記憶部の断面図を図６に示す。具体的には、第１のアレイ７３０ａに設けられたセルのトランジスタ７１０ａと、第２のアレイ７３０ｂに設けられたセルのトランジスタ７１０ｂと、がトランジスタ７２０を備える開閉器７５０により直列に接続されている構成を示す。
本実施の形態で例示する記憶部のアレイ（具体的には第１のアレイ７３０ａ、第２のアレイ７３０ｂ）に設けられたセルはＳＲＡＭを備える。また、当該ＳＲＡＭは酸化物半導体以外の半導体層をチャネル形成領域に備えるトランジスタで構成されている。具体的には、第１のアレイ７３０ａおよび第２のアレイ７３０ｂに設けられたセルが、いずれもシリコン単結晶の基板７０１に形成され、第１のアレイ７３０ａはトランジスタ７１０ａを含むＳＲＡＭを、第２のアレイ７３０ｂはトランジスタ７１０ｂを含むＳＲＡＭを備える。
なお、酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。また、有機半導体材料などを用いてもよい。
また、いずれの半導体材料も非結晶状態を含んでいても、結晶状態を含んでいてもよいが、単結晶半導体基板を用いると、高速に動作可能なトランジスタを作製できるため好ましい。
また、ＳＯＩ基板などを適用することができる。一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
また、本実施の形態で例示する開閉器７５０が備えるトランジスタ７２０は、チャネル形成領域にバンドギャップがシリコン半導体の１．１２ｅＶよりも大きな半導体材料を備える。例えば、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジスタ、具体的には酸化物半導体、窒化物半導体、酸窒化物半導体、炭化物半導体、半導体特性を示すダイヤモンド薄膜等をチャネル形成領域に備えるトランジスタを用いることができる。バンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジスタは、バンドギャップが１．１２ｅＶのシリコン半導体をチャネル形成領域に備えるトランジスタよりもオフリーク電流を小さくできる。
トランジスタ７１０ａとトランジスタ７１０ｂは、素子分離絶縁層７０２に囲まれ、トランジスタ７１０ａとトランジスタ７２０の間およびトランジスタ７１０ｂとトランジスタ７２０の間には、絶縁層７０３および絶縁層７０４が設けられている。
絶縁層７０３および絶縁層７０４には、トランジスタ７１０ａのソース電極またはドレイン電極の一方に達する開口部と、トランジスタ７１０ｂのソース電極またはドレイン電極の一方に達する開口部と、が設けられている。そして、トランジスタ７２０の第１の電極７２６ａとトランジスタ７１０ａのソース電極またはドレイン電極の一方と、が開口部を介して接続され、トランジスタ７２０の第２の電極７２６ｂとトランジスタ７１０ｂのソース電極またはドレイン電極の一方と、が開口部を介して接続されている。
なお、第１のアレイ７３０ａに配設された図示されない一方のビット線は、トランジスタ７２０の第１の電極７２６ａと電気的に接続されている。また、第２のアレイ７３０ｂに配設された図示されない他方のビット線は、トランジスタ７２０の第２の電極７２６ｂと電気的に接続されている。そのため、トランジスタ７２０をオン状態とすると、一方のビット線を他方のビット線に電気的に接続できる。
本実施の形態で例示する記憶部は、酸化物半導体以外の半導体を用いたトランジスタが形成された基板上に、酸化物半導体層を備えるトランジスタを用いた開閉器が設けられている。このような構成とすることにより、例えば酸化物半導体以外の半導体を用いて、例えば高速に動作するトランジスタと、オフリーク電流が低減された酸化物半導体を用いたトランジスタを組み合わせて利用できる。その結果、酸化物半導体以外の半導体とオフリーク電流が低減された酸化物半導体の長所を生かした開閉器、および当該開閉器をそなえる記憶部を提供できる。
これにより、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体記憶装置が備える開閉器に用いることができるバンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジスタの構成について説明する。なお、本実施の形態で例示するトランジスタの作製方法は実施の形態５で説明する。
本実施の形態で例示するトランジスタの構成を、図７（Ｄ）を用いて説明する。図７（Ｄ）はトランジスタの断面を表している。
本実施の形態で例示するトランジスタ７１０は、基板７０１上に下地となる絶縁層７０４と、酸化物半導体層７１３と、ゲート絶縁層７１２と、ゲート電極７１１と、ソース電極またはドレイン電極として機能する電極７５１と電極７５２と、トランジスタを保護する絶縁層７０５と、を有する。
＜下地となる絶縁層の構成＞
下地となる絶縁層７０４は絶縁性の表面を有し、チャネルが形成される酸化物半導体層７１３の下地となる。
下地となる絶縁層７０４は、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどから選ばれた一または複数の材料を含む層の単層構造であっても、２層以上の積層構造であってもよい。
＜酸化物半導体層＞
チャネルが形成される酸化物半導体層７１３は、ゲート絶縁層７１２を介してゲート電極７１１と重なり、ゲート電極７１１を挟んで設けられた電極７５１と電極７５２と、電気的に接続されている。なお、電極７５１と電極７５２は、ソース電極またはドレイン電極として機能する。
チャネルが形成される酸化物半導体層７１３の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。
なお、酸化物半導体層７１３は島状に加工されていなくてもよい。
酸化物半導体層７１３は単結晶でも、非単結晶でもよい。後者である場合、アモルファスを含んでいても、結晶性を有する部分を含んでいても、アモルファス中に結晶性を有する部分を含む構造でもよい。また、アモルファスでも、多結晶でも、非アモルファスでもよい。
結晶性を有する酸化物半導体層の一例としては、ｃ軸配向結晶（ＣＡＡＣ：ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｓ）を有する酸化物半導体層が挙げられる。なお、ｃ軸配向結晶を有する酸化物半導体層の詳細は実施の形態７で説明する。
酸化物半導体層７１３は、その化学量論比に対し、酸素を過剰に含む構成が好ましい。酸素を過剰にすることにより金属酸化物層の酸素欠損に起因するキャリアの生成を抑制することができる。
酸化物半導体層７１３は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、ＳｉＯ２が入っていても良い。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
＜ゲート絶縁層＞
ゲート絶縁層７１２は酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化タンタルなどを用いることができる。
ゲート絶縁層７１２は高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。高誘電率材料としては、酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などをその例として挙げられる。
ゲート絶縁層７１２は単層構造であっても、積層構造であっても良い。例えば、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどから選ばれた材料を含む層との積層構造としてもよい。
ゲート絶縁層７１２はその厚さを薄くするか、上述したｈｉｇｈ−ｋ材料をその材料に用いると、動作特性を損なうことなくトランジスタを微細化できる。
例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
一方、ｈｉｇｈ−ｋ材料を用いる場合には、その厚さをトンネル効果などに起因するゲートリークが発生する程度に薄くすることなく、トランジスタを微細化できる。
なお、ゲート絶縁層７１２に第１３族元素および酸素を含む絶縁材料を適用できる。なお、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。
例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが、第１３族元素および酸素を含む絶縁材料の一例として挙げられる。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。
また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。
例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
このように、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。
＜ゲート電極＞
ゲート電極７１１はゲート絶縁層７１２を介して酸化物半導体層７１３と重なり、トランジスタ７１０のゲート電極として機能する。
ゲート電極７１１は導電材料を含む層の単層構造であっても、２層以上の積層構造であってもよい。
導電材料は熱処理工程に耐えられる材料であればよく、例えばモリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等から選ばれた一の金属、またはこれらから選ばれた一を含む合金を用いることができる。
また、リン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層、ニッケルシリサイドなどのシリサイド層を用いてもよい。
＜ゲート電極上の絶縁層および側壁＞
ゲート電極上の絶縁層７１４ａは、ゲート電極７１１と重なり、絶縁性を有する。
側壁７１４ｂは、ゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層７１４ａの積層体の側面に接し、絶縁性を有する。
＜ソース電極およびドレイン電極＞
電極７５１と電極７５２は、いずれも酸化物半導体層７１３と電気的に接続し、当該トランジスタのソース電極およびドレイン電極として機能する。
ソース電極またはドレイン電極として機能する電極は導電材料を含む層の単層構造であっても、２層以上の積層構造であってもよい。
導電材料は熱処理工程に耐えられる材料であればよく、例えばアルミニウム、クロム、銅、チタン、タンタル、モリブデンおよびタングステンから選ばれた一の金属、またはこれらから選ばれた一を含む合金を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジムおよびスカンジウムから選ばれた一の金属、またはこれらから選ばれた一を含む合金を用いることもできる。
また、導電材料は金属窒化物を用いることができる。具体的には、窒化チタン、窒化モリブデン、窒化タングステン等をその例に挙げることができる。
また、導電材料は導電性の金属酸化物を用いることができる。具体的には、酸化インジウム、酸化スズ、インジウム−スズ酸化物（ＩＴＯともいう）、インジウム−亜鉛酸化物、酸化亜鉛、ガリウムまたはアルミニウムが添加された酸化亜鉛、またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
また、導電材料はグラフェンなどを用いることができる。
例えば、チタンや窒化チタンからなる単層構造、シリコンを含むアルミニウムの単層構造、アルミニウム層上にチタン層が積層された２層構造、窒化チタン層上にチタン層が積層された２層構造、チタン層とアルミニウム層とチタン層とが積層された３層構造などが挙げられる。
なお、トランジスタのチャネル長（Ｌ）は酸化物半導体層に接するソース電極の端部と酸化物半導体層に接するドレイン電極の端部の間隔によって決定される。
＜トランジスタを保護する絶縁層＞
トランジスタを保護する絶縁層７０５は水分等の不純物が外部から侵入する現象を防いで、トランジスタを保護する層である。
絶縁層７０５の厚みは、少なくとも１ｎｍ以上とする。
絶縁層７０５はバリア性を有する絶縁体を含む層の単層構造であっても、２層以上の積層構造であってもよい。
特に、酸化アルミニウムを含む構成が好ましく、酸化アルミニウム層と、他の無機絶縁材料を含む層との積層構造としてもよい。酸化アルミニウムは、水分、酸素、その他の不純物を透過させにくいからである。
また、絶縁層７０５は酸素過剰領域を有する酸化物絶縁層と、酸化アルミニウム層の積層体であって、酸化物半導体層側に酸素過剰領域を有する酸化物絶縁層を設ける構成としてもよい。
酸素過剰領域を有する酸化物絶縁層は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態４で説明したバンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジスタ７１０の作製方法について、図７を用いて説明する。
＜下地となる絶縁層の形成＞
はじめに、チャネルが形成される酸化物半導体層の下地となる絶縁層７０４を形成する。下地となる絶縁層７０４は、基板７０１上にプラズマＣＶＤ法またはスパッタリング法等により形成する。
基板７０１は下地となる絶縁層を形成する工程以後の工程において、処理に耐えうる程度の耐熱性を有すれば良く、その大きさには制限はない。
基板７０１はあらかじめ他の半導体素子が設けられていてもよい。
基板７０１として、例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
基板７０１として、可撓性を有する基板を用いてもよい。可撓性基板上にトランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置する場合は、作製基板と酸化物半導体層を含むトランジスタとの間に剥離層を設けるとよい。
＜酸化物半導体層の形成＞
次に、チャネルが形成される酸化物半導体層７１３を下地となる絶縁層７０４上に形成する。
酸化物半導体層は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により成膜できる。
例えば、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットを用いて作製することができる。ターゲットの材料およびその組成比は様々なものを用いることが可能であり、例えば、Ｉｎ２Ｏ３とＧａ２Ｏ３とＺｎＯを１：１：１［ｍｏｌ数比］（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）の割合で含む酸化物ターゲットを用いることができる。また、例えば、Ｉｎ２Ｏ３とＧａ２Ｏ３とＺｎＯを１：１：２［ｍｏｌ数比］（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）の割合で含む酸化物ターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、例えば、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットを用いて作製することができる。ターゲットの組成比は、様々なモノを用いることが可能であり、例えば、ＩｎとＳｎとＺｎを原子数比で１：２：２（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ターゲットを用いることができる。また、例えば、ＩｎとＳｎとＺｎを原子数比で２：１：３（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ターゲットを用いることができる。また、例えば、ＩｎとＳｎとＺｎを原子数比で１：１：１（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ターゲットを用いることができる。また、例えば、ＩｎとＳｎとＺｎを原子数比で２０：４５：３５（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ターゲットを用いることができる。
なお、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができる。
また、酸化物半導体層はキャリア密度を低減し実質的にＩ型とすることができる。その方法の詳細は、実施の形態６で説明する。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体層を選択的にエッチングして島状に形成する（図７（Ａ）参照）。
なお、該レジストマスクを後退させつつエッチングすると、酸化物半導体層の端部をテーパ形状にできる。島状の酸化物半導体層の端部をテーパ形状にすると、本工程以降に形成される層の断切れを防止し、被覆性を向上できる。
＜ゲート絶縁層、ゲート電極およびゲート電極上の絶縁層の形成＞
次に、ゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層７１４ａの積層体を酸化物半導体層７１３上に形成する。
ゲート絶縁層となる絶縁層およびゲート電極上の絶縁層となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
ゲート電極となる導電層はスパッタリング法等を用いて成膜する。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層となる絶縁層をエッチングしてゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層７１４ａの積層体を形成する。
＜側壁の形成＞
次に、側壁７１４ｂをゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層７１４ａの積層体の側面に接して形成する。
側壁となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
次に、異方性のエッチングを行い、積層体の側面に接する絶縁層を残して側壁を形成する（図７（Ｂ）参照）。
＜ソース電極またはドレイン電極として機能する電極の形成＞
次に、ソース電極またはドレイン電極として機能する電極７５１、電極７５２を形成する。
ソース電極またはドレイン電極となる導電材料を含む層は、スパッタリング法などを用いて成膜する。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、導電材料を含む層を選択的にエッチングして電極７５１、電極７５２を形成する（図７（Ｃ）参照）。なお、同じ導電材料を含む層からなる配線等（図示せず）も同一の工程で形成する。
なお、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ（１μｍ）以下、特に２５ｎｍ未満のトランジスタを形成する場合、波長が数ｎｍ〜数十ｎｍの短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスクを形成すると好ましい。超紫外線を用いると、解像度が高く焦点深度も大きいからである。
なお、ソース電極またはドレイン電極として機能する電極の端部をテーパ形状に形成するとよい。ソース電極またはドレイン電極として機能する電極の端部をテーパ形状にすると、本工程以降に形成される層（例えばゲート絶縁層）の断切れを防止し、被覆性を向上できる。なおテーパ角は、例えば、３０°以上６０°以下とすることが好ましい。
なお、導電材料を含む層をチタン層や窒化チタン層の単層構造とする場合には、テーパ形状を有するソース電極およびドレイン電極への加工が容易である。
＜トランジスタを保護する絶縁層の形成＞
次に、トランジスタを保護する絶縁層７０５を形成する。
トランジスタを保護する絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
以上の工程により、チャネルが形成される領域に酸化物半導体材料を用いたトランジスタ７１０を作製できる。
なお、本実施の形態において用いるレジストマスクは、フォトリソグラフィ工程により形成されるものに限られない。フォトリソグラフィ法の他に、インクジェット法、印刷法等を適宜用いて形成できる。フォトマスクを使用することなくレジストマスクを形成すると、半導体装置の製造コストを低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体記憶装置が備える開閉器に用いることができるトランジスタに適用可能な酸化物半導体層の形成方法について説明する。具体的には、キャリア密度が低減され、実質的にＩ型の酸化物半導体層の作製方法について、図８を用いて説明する。
＜下地となる絶縁層の構成およびその作製方法＞
基板５０１に絶縁層５０４を形成する。チャネルが形成される酸化物半導体層の下地となる絶縁層５０４の少なくとも酸化物半導体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。なぜなら、絶縁層５０４が酸素過剰領域を有すると、酸化物半導体層から絶縁層５０４に酸素が移動する現象を防ぐことができ、且つ後に説明する熱処理を施すことで、絶縁層５０４から酸化物半導体層に、酸素を供給できるからである。
下地となる絶縁層が積層構造である場合、酸素過剰領域を有する酸化物絶縁層を酸化物半導体層側に備える構成がより好ましい。
例えば、下地となる絶縁層は、酸化物半導体層側から、酸素過剰領域を有する酸化シリコン層と、酸化アルミニウム層と、の積層構造とする構成が好ましい。
なお、本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量（または放出量）が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（または放出量）が１．０×１０１８ｃｍ−３未満であることをいう。
熱処理により酸素が脱離する絶縁層を作製する方法としては、酸素雰囲気下にて成膜する方法、または、成膜後に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入する方法等を挙げることができる。
酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
＜不純物濃度が低減された酸化物半導体層の形成方法１：成膜方法＞
酸化物半導体層４１３ａを、下地となる絶縁層５０４上に形成する（図８（Ａ）参照）。酸化物半導体層４１３ａは、後にチャネルが形成される酸化物半導体層となるため、水素原子を含む不純物を極力排除されるように形成する。なぜなら、水素原子を含む不純物は、酸化物半導体層にドナー準位を形成し易いからである。
水素原子を含む不純物が低減された酸化物半導体層を作製する方法としては、スパッタリング法を用いて成膜するのが好ましい。特に、大気に暴露されていない絶縁層を下地として、該絶縁層に連続して酸化物半導体層を成膜する方法が好ましい。
例えば、基板表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に解放することなく下地となる絶縁層を形成し、続けて大気に解放することなく酸化物半導体層を形成してもよい。このようにすることで、下地となる絶縁層の表面に付着した水素を含む不純物を低減し、また、基板と下地となる絶縁層との界面、および、下地となる絶縁層と酸化物半導体層との界面に、大気成分が付着する現象を抑制できる。
なお、スパッタリング法を用いて酸化物半導体層を成膜する前に、処理室にアルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、下地となる絶縁層の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。
逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
また、酸化物半導体層を、リークレートが小さい処理室を用いて成膜する方法が好ましい。具体的には、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。
また、酸化物半導体層を吸着型の真空ポンプ（例えば、クライオポンプなど）を用いて排気されたスパッタリング装置の処理室で成膜する方法が好ましい。排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、酸化物半導体層を、スパッタリング装置の処理室内に高純度の雰囲気ガスを供給して、成膜する方法が好ましい。具体的には、水、水酸基を含む化合物または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、または希ガスと酸素との混合ガスを適宜用いるものとする。
例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐｐｂ未満、Ｈ２は、０．５ｐｐｂ未満）とし、露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ２Ｏは、１ｐｐｂ未満、Ｈ２は、１ｐｐｂ未満）とし、露点−１１２℃とする。
また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。
《酸化物半導体層の成膜条件の一例。》
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
＜不純物濃度が低減された酸化物半導体層の形成方法２：第１の熱処理＞
水素原子を含む不純物が極力排除された酸化物半導体層４１３ｂを形成する（図８（Ｂ）参照）。
水素原子を含む不純物が低減された酸化物半導体層を作製する方法としては、酸化物半導体層中の水分または水素などの不純物を低減（脱水化または脱水素化ともいう）するために、酸化物半導体層に第１の熱処理を施す方法が好ましい。
第１の熱処理を行う場合、酸化物半導体層に接する絶縁層は、熱処理により酸素が脱離する絶縁層を用いることが好ましい。なぜなら、第１の熱処理を行うと、水素原子を含む不純物とともに、酸素も酸化物半導体層から放出されてしまうからである。酸素が放出された酸化物半導体層に生じる酸素欠損の一部がドナーとなり、酸化物半導体層にキャリアが発生し、トランジスタの特性に影響を与えるおそれがある。
第１の熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
第１の熱処理の時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
第１の熱処理は酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）雰囲気下とする。
また、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第１の熱処理に用いる加熱装置は特別に限定されない。当該加熱装置は抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。
例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
以上の第１の熱処理を施すことにより、酸化物半導体層から水素（水、水酸基を含む化合物）を放出させられる。また、第１の熱処理によって、不純物が低減され、ｉ型（真性）または実質的にｉ型の酸化物半導体層を形成できる。
第１の熱処理によって、酸化物半導体層から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動する現象を抑制できる。さらに、トランジスタの信頼性を向上できる。
＜変形例＞
第１の熱処理の後、酸化物半導体層に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入してもよい。
酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
＜ゲート絶縁層の構成およびその作製方法＞
チャネルが形成される酸化物半導体層５１３を覆うゲート絶縁層５１２の少なくとも酸化物半導体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。なぜなら、ゲート絶縁層５１２が酸素過剰領域を有すると、酸化物半導体層５１３からゲート絶縁層５１２に酸素が移動する現象を防ぐことができ、且つ後に説明する第２の熱処理を施すことで、ゲート絶縁層５１２から酸化物半導体層５１３に、酸素を供給できるからである。
チャネルが形成される酸化物半導体層を覆う絶縁層が積層構造である場合、酸素過剰領域を有する酸化物絶縁層を酸化物半導体層側に備える構成がより好ましい。
例えば、チャネルが形成される酸化物半導体層を覆う絶縁層は、酸化物半導体層側から、酸素過剰領域を有する酸化シリコン層と、酸化アルミニウム層と、の積層構造とする構成が好ましい。
酸化アルミニウム層は、水素、水分などの不純物、および酸素の両方を透過させない効果、言い換えると遮断効果（ブロック効果）が高く、酸化アルミニウム層を成膜後に第２の熱処理を行うと、酸化物半導体層からの酸素の放出を防止できるからである。
＜ゲート絶縁層、ゲート電極およびゲート電極上の絶縁層の形成＞
次に、ゲート絶縁層５１２、ゲート電極５１１、およびゲート電極上の絶縁層５１４ａの積層体を酸化物半導体層５１３上に形成する。
ゲート絶縁層となる絶縁層およびゲート電極上の絶縁層となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
ゲート電極となる導電層はスパッタリング法等を用いて成膜する。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層となる絶縁層をエッチングしてゲート絶縁層５１２、ゲート電極５１１、およびゲート電極上の絶縁層５１４ａの積層体を形成する。
＜側壁の形成＞
次に、絶縁層５１４ｂをゲート絶縁層５１２、ゲート電極５１１、およびゲート電極上の絶縁層５１４ａの積層体の側壁に接して形成する。
側壁となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
次に、異方性のエッチングを行い、積層体の側面に接する絶縁層を残して側壁を形成する。
＜酸素が供給された酸化物半導体層の作製方法１：第２の熱処理＞
チャネルが形成される酸化物半導体層５１３は、酸素が供給された酸化物半導体層が好ましい。特に、酸素欠損が補填された酸化物半導体層が好ましい。なぜなら、酸素欠損の一部がドナーとなって酸化物半導体層にキャリアが発生し、トランジスタの特性に影響を与えるおそれがあるからである。
酸素が供給された酸化物半導体層を作製する方法としては、熱処理により酸素が脱離する絶縁層とチャネルが形成される酸化物半導体層が接した状態で、第２の熱処理を施す方法が挙げられる。具体的には、熱処理により酸素が脱離する絶縁層を用いて下地となる絶縁層または／およびチャネルが形成される領域を覆う絶縁層を形成し、第２の熱処理を施して酸化物半導体層に酸素を供給すればよい（図８（Ｃ）参照）。
なお、第２の熱処理は、酸化物半導体層のチャネルが形成される領域に熱処理により酸素が脱離する絶縁層を含む絶縁層が接して形成された後であれば、いずれかの工程の後であっても効果を奏する。
特に、酸化物半導体層側から、酸素過剰領域を有する酸化シリコン層と、遮断効果（ブロック効果）が高い酸化アルミニウム層と、の積層構造とし、酸化アルミニウム層が形成された状態で第２の熱処理を施す方法が好ましい。
第２の熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
《酸素原子に換算した酸素の脱離量の測定方法。》
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の脱離量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁層においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
熱処理により酸素が脱離する層の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
＜ソース電極またはドレイン電極として機能する電極の形成＞
次に、ソース電極またはドレイン電極として機能する電極５５１、電極５５２を形成する。
ソース電極またはドレイン電極となる導電材料を含む層は、スパッタリング法などを用いて成膜する。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、導電材料を含む層を選択的にエッチングして電極５５１、電極５５２を形成する。なお、同じ導電材料を含む層からなる配線等（図示せず）も同一の工程で形成する。
なお、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ（１μｍ）以下、特に２５ｎｍ未満のトランジスタを形成する場合、波長が数ｎｍ〜数十ｎｍの短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスクを形成すると好ましい。超紫外線を用いると、解像度が高く焦点深度も大きいからである。
なお、ソース電極またはドレイン電極として機能する電極の端部をテーパ形状に形成するとよい。ソース電極またはドレイン電極として機能する電極の端部をテーパ形状にすると、本工程以降に形成される層（例えばゲート絶縁層）の断切れを防止し、被覆性を向上できる。なおテーパ角は、例えば、３０°以上６０°以下とすることが好ましい。
なお、導電材料を含む層をチタン層や窒化チタン層の単層構造とする場合には、テーパ形状を有するソース電極およびドレイン電極への加工が容易である。
＜トランジスタを保護する絶縁層の形成＞
次に、トランジスタを保護する絶縁層５０５を形成する。
トランジスタを保護する絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する（図８（Ｄ）参照）。
以上のように、チャネルが形成される酸化物半導体層のキャリアの生成を抑制できるため、トランジスタの特性の変動を抑制できる。また、オフリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下に抑制できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体記憶装置が備える開閉器に用いることができるトランジスタに適用可能な酸化物半導体層について説明する。具体的には、ｃ軸配向結晶を有する酸化物半導体層について説明する。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣについて図９乃至図１１を用いて詳細に説明する。なお、特に断りがない限り、図９乃至図１１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図９において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に示す小グループは電荷が０である。
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図９（Ｄ）に示す小グループは電荷が＋１となる。
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本発明の一態様に用いるトランジスタを、チャネル形成領域にＣＡＡＣを含む酸化物半導体層が適用された構成とすることで、高い信頼性が期待でき、好ましい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１０ アドレス
１２ ビット列
２０ キャッシュヒット信号
３０ メインデータ
１０１ インバータ
１０２ インバータ
１０３ トランジスタ
１０４ トランジスタ
１０５ ノード
１０６ ノード
１１０ セル
１１１ セル
１１２ セル
１１８ 出力信号線
１１９ 出力信号線
１２０ セル
１２１ セル
１２２ セル
１２５ 入力信号線
１２６ 入力信号線
２１０ ライン
２２０ ライン
３００＿１〜３００＿ｊ アレイ
３００ａ アレイ
３００ｂ アレイ
３１０ａ アレイ
３１０ｂ アレイ
３１０ｃ アレイ
３２０ａ アレイ
３２０ｂ アレイ
３２０ｃ アレイ
４００ セット
４００＿１〜４００＿ｉ セット
４０１ａ ビット線
４０１ｂ 反転ビット線
４０２ａ ビット線
４０２ｂ 反転ビット線
４１０ セット
４１１ ビット線
４１２ ワード線
４１３ａ 酸化物半導体層
４１３ｂ 酸化物半導体層
４１５ａ 開閉器
４１５ｂ 開閉器
４１６ａ ゲート線
４１６ｂ ゲート線
４１９ セット駆動回路
４２０ セット
４２１ ビット線
４２２ ワード線
４２５ａ 開閉器
４２５ｂ 開閉器
４２５ｃ 開閉器
４２６ａ ゲート線
４２６ｂ ゲート線
４２６ｃ ゲート線
４２９ セット駆動回路
４５０ａ ゲート線
４５１ ワード線
４６１ ワード線
４９０ セット駆動回路
５００ 半導体記憶装置
５０１ 基板
５０４ 絶縁層
５０５ 絶縁層
５１０ 記憶部
５１１ ゲート電極
５１２ ゲート絶縁層
５１３ 酸化物半導体層
５１４ａ 絶縁層
５１４ｂ 絶縁層
５２０ 比較部
５２２＿１〜５２２＿ｉ 比較回路
５２５ 選択回路
５３０ 制御回路
５５０ 演算装置
５５１ 電極
５５２ 電極
５６０ 主記憶装置
７０１ 基板
７０２ 素子分離絶縁層
７０３ 絶縁層
７０４ 絶縁層
７０５ 絶縁層
７１０ トランジスタ
７１０ａ トランジスタ
７１０ｂ トランジスタ
７１１ ゲート電極
７１２ ゲート絶縁層
７１３ 酸化物半導体層
７１４ａ 絶縁層
７１４ｂ 側壁
７２０ トランジスタ
７２６ａ 電極
７２６ｂ 電極
７３０ａ アレイ
７３０ｂ アレイ
７５０ 開閉器
７５１ 電極
７５２ 電極
１５０１ 信号
１５０２ 信号
１５０３ 信号
１５０４ 信号
１５０５ 信号
１５０６ 信号
１５０７ 信号
１５０８ 信号
１５０９ 信号
１５１０ 信号
１５１１ 信号

Claims (5)

  1. タグフィールドとデータフィールドを含むラインをｋ（ｋは２以上の自然数）行備えるアレイが、ｊ（ｊは２以上の自然数）個設けられたセットを、ｉ（ｉは自然数）個備える記憶部と、
    ｉ個の比較回路と、ｉ個の前記比較回路およびｉ個の前記セットが接続される選択回路と、を備える比較部と、
    前記選択回路と接続され、アドレスまたは／およびアドレスで特定されるメインデータが入力される外部入力端子と、キャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する外部出力端子と、を備える制御回路と、を有し、
    ｉ個の前記セットの各々は、前記制御回路と接続され、
    ｉ個の前記比較回路の各々は、前記制御回路と接続され、
    ｉ個の前記セットの一は、ｉ個の前記比較回路の一と接続されてｉ個の対をなし、
    前記ラインは、前記アドレスの第１のビット列のいずれかにあらかじめ割り当てられ、
    前記タグフィールドは、前記アドレスの第２のビット列を格納し、
    前記データフィールドは、前記アドレスで特定されるメインデータを格納し、
    前記比較部は、前記制御回路が選択するラインのタグフィールドと、前記制御回路から入力されるアドレスの第２のビット列とを比較して、一致しない場合はキャッシュミス信号を、一致する場合はキャッシュヒット信号と前記ラインのデータフィールドに格納されたメインデータとを、前記制御回路に出力する機能を有し、
    前記制御回路は、
    前記外部入力端子から入力されるアドレス信号または前記比較部から入力される前記キャッシュミス信号に応じて、前記入力されるアドレスの第１のビット列に割り当てられたラインを選択するライン選択信号およびｊ個の前記アレイから一を順番に選択するアレイ選択信号を記憶部に出力し、前記入力されるアドレスの第２のビット列を前記比較回路に出力する機能と、
    前記アレイ選択信号をｊ個の前記アレイの全てについて出力した後に前記比較部から入力される前記キャッシュミス信号に応じて、キャッシュミス信号を前記外部出力端子に出力する機能と、
    前記比較部から入力される前記キャッシュヒット信号に応じて、前記キャッシュヒット信号および前記メインデータを前記外部出力端子に出力する機能と、を有し、
    ｊ個の前記アレイは、開閉器を介して直列に接続され、
    ｊ個の前記アレイの一に含まれる第１のトランジスタは、前記開閉器に含まれる第２のトランジスタを介して、ｊ個の前記アレイの別の一に含まれる第３のトランジスタと電気的に接続され、
    前記第１のトランジスタのチャネル形成領域と、前記第３のトランジスタのチャネル形成領域とは、シリコン単結晶基板に設けられ、
    前記第２のトランジスタは、絶縁層を介して、前記第１のトランジスタ上および前記第３のトランジスタ上に設けられ、
    前記第２のトランジスタは、酸化物半導体層と、前記酸化物半導体層と接する領域を有する第１の電極と、前記酸化物半導体層と接する領域を有する第２の電極と、を有し、
    前記第１の電極は、前記絶縁層に設けられた第１の開口を介して、前記第１のトランジスタのソース電極またはドレイン電極と電気的に接続され、
    前記第２の電極は、前記絶縁層に設けられた第２の開口を介して、前記第３のトランジスタのソース電極またはドレイン電極と電気的に接続されることを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記ラインは、複数のＳＲＡＭを含むことを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記ラインは、ＤＲＡＭを含み、
    前記ＤＲＡＭは、酸化物半導体を用いたトランジスタと、容量と、を有することを特徴とする半導体記憶装置。
  4. 請求項１乃至３のいずれか一において、
    前記絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウムから選ばれた一または複数の材料を含み、
    前記酸化物半導体層は、前記絶縁層上に接して設けられていることを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか一において、
    前記第２のトランジスタ上の酸化物絶縁層と、前記酸化物絶縁層上の酸化アルミニウム層と、を有することを特徴とする半導体記憶装置。
JP2012125587A 2011-06-09 2012-06-01 半導体記憶装置 Expired - Fee Related JP6012263B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012125587A JP6012263B2 (ja) 2011-06-09 2012-06-01 半導体記憶装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011129142 2011-06-09
JP2011129142 2011-06-09
JP2012125587A JP6012263B2 (ja) 2011-06-09 2012-06-01 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2013016244A JP2013016244A (ja) 2013-01-24
JP6012263B2 true JP6012263B2 (ja) 2016-10-25

Family

ID=47293102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012125587A Expired - Fee Related JP6012263B2 (ja) 2011-06-09 2012-06-01 半導体記憶装置

Country Status (4)

Country Link
US (1) US8953354B2 (ja)
JP (1) JP6012263B2 (ja)
KR (1) KR101993586B1 (ja)
TW (1) TWI575536B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012169142A1 (en) 2011-06-09 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Cache memory and method for driving the same
US9614258B2 (en) * 2012-12-28 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Power storage device and power storage system
TWI621127B (zh) 2013-10-18 2018-04-11 半導體能源研究所股份有限公司 運算處理裝置及其驅動方法
US10305460B2 (en) 2016-02-23 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Data comparison circuit and semiconductor device
US10180906B2 (en) * 2016-07-26 2019-01-15 Samsung Electronics Co., Ltd. HBM with in-memory cache manager
WO2020109901A1 (ja) * 2018-11-26 2020-06-04 株式会社半導体エネルギー研究所 半導体装置、二次電池システム
CN109783027B (zh) * 2019-01-15 2022-03-29 深圳忆联信息系统有限公司 命令存储管理方法、装置、计算机设备及存储介质

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599709A (en) * 1984-02-17 1986-07-08 At&T Bell Laboratories Byte organized static memory
JPH01233537A (ja) 1988-03-15 1989-09-19 Toshiba Corp キャッシュメモリを備えた情報処理装置
JPH01290051A (ja) 1988-05-18 1989-11-21 Nec Corp キヤツシユメモリ付きデータ処理装置
US5255228A (en) * 1989-01-10 1993-10-19 Matsushita Electronics Corporation Semiconductor memory device with redundancy circuits
US5625602A (en) * 1991-11-18 1997-04-29 Kabushiki Kaisha Toshiba NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines
US5353424A (en) * 1991-11-19 1994-10-04 Digital Equipment Corporation Fast tag compare and bank select in set associative cache
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH08241240A (ja) 1995-03-03 1996-09-17 Toshiba Corp コンピュータシステム
JPH08263370A (ja) 1995-03-27 1996-10-11 Toshiba Microelectron Corp キャッシュメモリシステム
JPH0950401A (ja) 1995-08-09 1997-02-18 Toshiba Corp キャッシュメモリ及びそれを備えた情報処理装置
JP3560266B2 (ja) * 1995-08-31 2004-09-02 株式会社ルネサステクノロジ 半導体装置及び半導体データ装置
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5870616A (en) 1996-10-04 1999-02-09 International Business Machines Corporation System and method for reducing power consumption in an electronic circuit
US6349364B1 (en) * 1998-03-20 2002-02-19 Matsushita Electric Industrial Co., Ltd. Cache memory system with variable block-size mechanism
TW451132B (en) * 1998-12-15 2001-08-21 Nippon Electric Co System and method for cache processing
JP3522140B2 (ja) 1999-01-26 2004-04-26 日本電気株式会社 Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法
CA2307240C (en) 2000-05-01 2011-04-12 Mosaid Technologies Incorporated Matchline sense circuit and method
US6684298B1 (en) 2000-11-09 2004-01-27 University Of Rochester Dynamic reconfigurable memory hierarchy
US6549987B1 (en) * 2000-11-16 2003-04-15 Intel Corporation Cache structure for storing variable length data
US6725336B2 (en) * 2001-04-20 2004-04-20 Sun Microsystems, Inc. Dynamically allocated cache memory for a multi-processor unit
US6552932B1 (en) * 2001-09-21 2003-04-22 Sandisk Corporation Segmented metal bitlines
JP3768504B2 (ja) 2002-04-10 2006-04-19 松下電器産業株式会社 不揮発性フリップフロップ
JP4062095B2 (ja) 2002-10-08 2008-03-19 独立行政法人科学技術振興機構 キャッシュメモリ
JP4282319B2 (ja) 2002-12-13 2009-06-17 株式会社ルネサステクノロジ 半導体記憶装置
JP3806131B2 (ja) 2003-05-21 2006-08-09 富士通株式会社 アドレス変換バッファの電力制御方法及びその装置
US7069388B1 (en) 2003-07-10 2006-06-27 Analog Devices, Inc. Cache memory data replacement strategy
KR100813370B1 (ko) 2003-11-12 2008-03-12 마쯔시다덴기산교 가부시키가이샤 캐시 메모리 및 그 제어방법
JP2005197345A (ja) 2004-01-05 2005-07-21 Hitachi Ltd 半導体装置
JP3760470B2 (ja) 2004-01-06 2006-03-29 セイコーエプソン株式会社 記憶回路、半導体装置、及び電子機器
JP3834323B2 (ja) 2004-04-30 2006-10-18 日本電気株式会社 キャッシュメモリおよびキャッシュ制御方法
US7257678B2 (en) 2004-10-01 2007-08-14 Advanced Micro Devices, Inc. Dynamic reconfiguration of cache memory
EP1862906A4 (en) * 2005-03-22 2009-01-07 Panasonic Corp METHOD AND DEVICE FOR INTERMEDIATE MEMORY CONTROL
EP1866771B1 (en) 2005-03-31 2012-10-24 Semiconductor Energy Laboratory Co., Ltd. Arithmetic processing device and electronic appliance using arithmetic processing device
US7295487B2 (en) 2005-05-19 2007-11-13 Freescale Semiconductor, Inc. Storage circuit and method therefor
EP1750276B1 (en) 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7882379B2 (en) 2006-09-22 2011-02-01 Sony Computer Entertainment Inc. Power consumption reduction in a multiprocessor system
US7606976B2 (en) 2006-10-27 2009-10-20 Advanced Micro Devices, Inc. Dynamically scalable cache architecture
JP2008269751A (ja) 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器
CN101681885B (zh) 2007-06-25 2013-09-25 株式会社半导体能源研究所 半导体器件
US7929332B2 (en) 2007-06-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP2009163787A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体記憶装置
JP5217432B2 (ja) * 2007-12-28 2013-06-19 富士通株式会社 セクタ機能付きキャッシュメモリ
JP4635063B2 (ja) * 2008-03-11 2011-02-16 株式会社東芝 キャッシュメモリ制御回路及びプロセッサ
JP2010146205A (ja) * 2008-12-17 2010-07-01 Toshiba Corp キャッシュメモリ装置及び画像処理装置
CN105070715B (zh) * 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
SG10201406869QA (en) 2009-10-29 2014-12-30 Semiconductor Energy Lab Semiconductor device
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2887395B1 (en) 2009-11-20 2019-05-08 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2510541A4 (en) 2009-12-11 2016-04-13 Semiconductor Energy Lab NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR101894400B1 (ko) 2009-12-28 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101928897B1 (ko) 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
WO2012169142A1 (en) 2011-06-09 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Cache memory and method for driving the same

Also Published As

Publication number Publication date
US20120314513A1 (en) 2012-12-13
KR101993586B1 (ko) 2019-06-28
TWI575536B (zh) 2017-03-21
TW201314701A (zh) 2013-04-01
JP2013016244A (ja) 2013-01-24
US8953354B2 (en) 2015-02-10
KR20120137282A (ko) 2012-12-20

Similar Documents

Publication Publication Date Title
JP6012263B2 (ja) 半導体記憶装置
JP6510588B2 (ja) 半導体装置
TWI552273B (zh) 半導體裝置及其驅動方法
JP6229026B2 (ja) 半導体装置
US9767862B2 (en) Memory element and signal processing circuit
US9559105B2 (en) Signal processing circuit
TWI539452B (zh) 儲存裝置
TWI511237B (zh) 半導體裝置
JP5800631B2 (ja) 半導体装置
TWI525751B (zh) 半導體裝置
US8467232B2 (en) Semiconductor device
US8729545B2 (en) Semiconductor memory device
TWI564907B (zh) 儲存裝置
JP2013012724A (ja) トリミング回路、トリミング回路の駆動方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160920

R150 Certificate of patent or registration of utility model

Ref document number: 6012263

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees