TWI564907B - 儲存裝置 - Google Patents

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Description

儲存裝置
所公開的發明係關於一種利用半導體元件的儲存裝置。
利用半導體元件的儲存裝置大致分為揮發性儲存裝置和非揮發性儲存裝置，揮發性儲存裝置是如果遮斷電力供給，儲存內容就消失的儲存裝置，而非揮發性儲存裝置是即使遮斷電力供給也儲儲存存內容的儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM藉由選擇構成記憶元件的電晶體並將電荷積蓄在電容元件內來儲存資訊。因此，因為當從DRAM讀出資訊時電容元件的電荷消失，所以每次讀出資訊都需要再次進行寫入工作。此外，在構成記憶元件的電晶體中，即使在電晶體未被選擇時，也由於截止狀態下的源極電極與汲極電極之間的洩汲極電流(截止電流)等，電荷流出或流入，所以資料保持期間較短。因此，需要按所定的週期再次進行寫入工作(刷新工作)，而難以充分降低耗電量。此外，因為如果沒有電力供給，儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以長期保持儲存內容。
作為揮發性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。因為SRAM使用正反器等電路保持儲存內容，所以不需要進行刷新工作。在這一點上SRAM優越於DRAM。但是，由於使用正反器等電路，所以有每儲存容量的單價高的問題。此外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。由於快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷來進行儲存，所以快閃儲存器具有其資料保持期間極長(幾乎永久)並且不需要進行揮發性儲存裝置需要進行的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流導致構成記憶元件的閘極絕緣層劣化，從而產生記憶元件因進行所定次數的寫入而不能工作的使用壽命問題。為了緩和上述問題的影響，例如，採用使各記憶元件的寫入次數均等的方法，但是，為了採用該方法，需要複雜的週邊電路。另外，即使採用這種方法，也不能從根本上解決使用壽命問題。總之，快閃記憶體不適合於資訊的重寫頻度高的用途。
此外，為了對浮動閘極注入電荷或從浮動閘極去除該電荷，需要高電壓和用於該目的的電路。因此，有耗電量大的問題。再者，還存在當注入電荷或去除電荷時需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]　日本專利申請公開昭第57-105889號公報
鑒於上述問題，所公開的發明的一個方式的課題之一是提供一種具有新的結構的儲存裝置，其中即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制。
所公開的發明的一個方式的課題之一是使用新的結構可以不使構成記憶元件的電晶體處於導通狀態地高速讀出所儲存的資料，並且簡化儲存裝置來增加每單位面積的儲存容量。
在本發明的一個方式中，將作為通道區具有能夠使截止電流足夠小的半導體材料，例如寬頻隙半導體材料(氧化物半導體材料等)的電晶體用作用於儲存單元的電晶體。藉由電連接包括該電晶體及儲存電容元件的儲存單元與電容元件來構成節點，該節點的電壓根據儲存資料由藉由儲存電容元件的電容耦合升高，並且藉由利用放大電路讀出該電位來辨別資料。另外，該節點處於電浮動狀態。
在本發明的一個方式中，將作為通道區具有能夠使截止電流足夠小的半導體材料，例如寬頻隙半導體材料(氧化物半導體材料等)的電晶體用作用於儲存單元的電晶體。將多個儲存單元並聯連接到字線，將各儲存單元中的儲存電容元件與電容元件連接來構成節點。另外，因為多個儲存電容元件中的電容值彼此不同，所以藉由讀出該節點的電位來可以一同讀出多個儲存單元的資料。
在本發明的一個方式中，用來將該節點的電位轉換為儲存單元的資料狀態的參考電路使用與該儲存單元相同的電路結構構成。
在本發明的一個方式中，藉由適當地設定一個塊(block)中的儲存單元的個數，並將多個塊排列，來可以以少數元件一同讀出資料。
在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”也包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容元件、其他具有各種功能的元件等。
因為在根據本發明的一個方式的儲存裝置中，使用寬頻隙半導體材料(尤其是氧化物半導體)的電晶體的截止電流極小，所以可以在長期間保持施加到儲存電容元件的電荷。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以降低耗電量。另外，即使沒有電力供給(但是，較佳的是，固定電位)，也可以在長期間儲儲存存內容。另外，因為藉由測量節點的電位來可以讀出資訊，而不需要切換電晶體的導通截止，所以可以進行高速工作。
如上所述，本發明的一個方式可以提供一種具有新的結構的儲存裝置，該儲存裝置即使在沒有電力供應的情況下也能夠儲儲存存內容，且對寫入次數也沒有限制。再者，可以不使構成記憶元件的電晶體處於導通狀態地高速讀出所儲存的資料。另外，也可以實現儲存裝置的簡化來增加每單位面積的儲存容量。
下面，使用圖式對所公開的發明的實施方式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的惰況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1A和1B對根據所公開的發明的一個方式的儲存裝置的電路結構及工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
首先，參照圖1A對基本電路結構及其工作進行說明。在圖1A所示的儲存裝置中，字線(Word Line：WL)與電晶體001的閘極電極電連接，位元線(Bit Line：BL)與電晶體001的源極電極(或汲極電極)電連接，儲存電容元件002的一方的端子與電晶體001的汲極電極(或源極電極)電連接。再者，該儲存電容元件002的另一方的端子與電容元件003的一方的端子電連接而構成節點004。該節點004與放大電路005電連接。
在此，作為電晶體001，例如，採用使用作為寬頻隙半導體材料的氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止電流極少的特徵。由此，藉由使電晶體001成為截止狀態，可以在極長時間儲存電晶體001的汲極電極的電位。再者，藉由具有儲存電容元件002，容易保持施加到電晶體001的汲極電極的電荷。
在圖1A所示的電路結構中，電晶體001及儲存電容元件002寫入資料或儲存資料。將該部分稱為儲存單元100。藉由測定儲存電容元件002與電容元件003連接的節點004中的電位(VN)來讀出資料。另外，節點004處於電浮動狀態。作為測定電位的放大電路005，例如可以使用如圖1B所示的源極電極跟隨(SF)電路。源極電極跟隨電路是並聯連接第一電晶體與第二電晶體的電路。作為第一電晶體，閘極與輸入端子(IN)連接，第一電極與VDD連接，第二電極與第二電晶體的第一電極連接。另外，作為第二電晶體，閘極與VSF連接，第二電極與GND連接。第一電晶體的第二電極與第二電晶體的第一電極的連接部連接有輸出端子(OUT)。與輸入到源極電極跟隨電路的輸入端子(IN)的電位相同的電位從輸出端子(OUT)輸出。注意，不侷限於使用源極電極跟隨電路，而也可以使用其他放大電路。
對本實施方式中的資訊的寫入和儲存進行說明。首先，將寫入字線的電位設定為使電晶體001成為導通狀態的電位，來使電晶體001成為導通狀態。由此，對電晶體001的汲極電極和儲存電容元件002施加位元線的電位V1。也就是說，對儲存電容元件002施加所定的電荷(寫入)。然後，藉由將字線的電位設定為使電晶體001成為截止狀態的電位，來使電晶體001成為截止狀態，而保持對儲存電容元件002施加的電荷(儲存)。
當儲存單元100寫入有電位V1時，在將儲存電容元件002的電容設定為C1並將電容元件003的電容設定為C0的情況下，可以由算式(1)表示節點004的電位VN。
如算式(1)所示，因為節點004的電位VN與寫入電位，即施加到位元線的電位V1成比例，所以VN以一比一對應於儲存單元的資料狀態。因此，藉由測定VN，可以辨別儲存單元所儲存的資料(讀出)。例如，在V1=V或0(V>0)的二值的情況下，藉由將根據VN的資料辨別臨界值設定為C1×V/(C1+C0)與0的中間，當VN為前者時可知儲存單元的資料狀態為“1”(V1=V)，而當VN為後者時可知儲存單元的資料狀態為“0”(V1=0)。可以容易將該方法擴張到V1為兩個值以上的情況。
根據本實施方式，可以不進行使電晶體001處於導通狀態的工作地辨別儲存單元100的資料狀態。由此，可以最大限度地利用電晶體001的截止電流非常小的性質，從而可以實現半永久的資料儲存(即，非揮發性)。再者，因為在讀出資料時不需要驅動電晶體001，所以可以進行非常高速的資料讀出。
接著，對資料的重寫進行說明。資料的重寫與上述資料的寫入及保持同樣進行。也就是說，將字線的電位設定為使電晶體001成為導通狀態的電位，而使電晶體001成為導通狀態。由此，對電晶體001的汲極電極及儲存電容元件002施加位元線的電位(有關新的資料的電位)。然後，藉由將字線的電位設定為使電晶體001成為截止狀態的電位，使電晶體001成為截止狀態，而使儲存電容元件002成為施加有有關新的資料的電荷的狀態。
像這樣，根據所公開的發明的儲存裝置藉由再次進行資訊的寫入來可以直接重寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的處理，不存在現有的浮動閘極型電晶體中被指出的閘極絕緣層(也稱為隧道絕緣層)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣層的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除數據時所需要的高電壓。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以良好地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
實施方式2
在本實施方式中，對根據所公開的發明的一個方式的儲存裝置中的如下電路結構及寫入/讀出工作進行說明，在該電路中，如圖2所示，包括進行資料的寫入及儲存的使用氧化物半導體的電晶體201以及儲存電容元件Ci(i=1，2，…，m)的m個(m為自然數)儲存單元200並聯。節點204為儲存電容元件Ci(i=1，2，…，m)與電容元件Cn連接的部分，m個儲存單元共同使用該節點204。另外，節點204與放大電路205電連接。
在本實施方式中，藉由測定該節點的電位VN來可以讀出儲存在m個儲存單元中的資料。例如，在m個儲存單元分別寫入有電位Vi(i=1，2，…，m)時，VN由算式(2)計算。
另外，Ctotal=(C1+C2+…Cm)。藉由使如此求出的VN值以一比一對應於m個儲存單元的資料狀態，可以測定VN來一同讀出m個儲存單元的資料狀態。如下所述可以進行該一比一的對應。
在此，為了簡化起見，對Vi=V或0(V>0)的二值的情況進行說明。將儲存單元寫入有電位V的狀態稱為“1”狀態，並且將儲存單元寫入有電位0的狀態稱為“0”狀態。在m個儲存單元的所有寫入狀態的組合為(0…000)、(0…001)、(0…010)、(0…011)、…、(1…111)的情況下，以此時的節點的電位VN滿足算式(3)的不等式的方式設定儲存電容元件Ci(i=1，2，…，m)的電容的大小，即可。
以下具體地對m為3的情況進行說明。首先，三個儲存單元的寫入狀態的組合為(000)、(001)、(010)、(011)、(100)、(101)、(110)、(111)。另外，作為節點電位VN，VN(000)為0，VN(001)與C1成比例，VN(010)與C2成比例，VN(011)與C2+C1成比例，VN(100)與C3成比例，VN(101)與C3+C1成比例，VN(110)與C3+C2成比例，並且VN(111)與C3+C2+C1成比例。但是，比例係數都彼此相同，即1/(Ctotal+Cn)。藉由以上述值滿足算式(3)所示的不等式的方式設定電容值C1、C2及C3，可以使三個儲存單元的資料狀態以一比一對應於VN值。例如，如C1=20‧C*，C2=21‧C*，C3=22‧C*的那樣，以電容的比率成為二進數的方式設定電容值C1、C2及C3，即可。但是，C*為比例係數。
如上所述，在本發明的一個方式中，因為在多個儲存單元中每個儲存電容元件的電容值彼此不同，所以可以一同讀出多個儲存單元的資料，再者，藉由適當地設定一個塊中的儲存單元的個數並將該塊排列，可以以少數元件一同讀出資料。因此，可以簡化電路結構，從而可以增加每單位面積的儲存容量。另外，可以容易將該方法擴展到Vi為兩個值以上的情況。
接著，對將測定出來的VN值轉換為m個儲存單元的資料狀態的方法進行說明。作為該方法，有如下一種方法，即：預先準備VN會採用的所有值與資料狀態的對應表，並儲存該對應表。但是，在該方法中，在Vi為2x個值時，需要鎖存2x‧m個對應關係。另外，作為將VN值轉換為資料狀態的另一方法，也可以採用如下方法，即：作為參考電路對儲存裝置追加與圖2相同的電路，並且當將VN轉換為資料狀態時使用該參考電路(參照圖5)。圖5示出儲存裝置300藉由差動放大電路210與參考電路400連接的電路。使用差動放大電路210對VN值與從參考電路的輸出VN_REF值的大小關係進行比較，並每次比較都利用二分法刷新參考電路中的資料狀態。其結果，在x×m次的比較後，儲存在參考電路中的資料狀態與m個儲存單元中的所希望的資料狀態一致。換言之，參考電路也起到感測鎖存器的作用。接著，藉由對參考電路的字線(WL_REF)施加適當的電壓使所有電晶體處於導通狀態，可以將資料輸出到外部。如此，在本發明的一個方式中，不需要預先準備節點的電位會採用的所有值與資料狀態的對應表，並且也不需要用於該目的的電路。
實施方式3
在本實施方式中，對根據所公開的發明的一個方式的儲存裝置中的以圖2所示的電路為一個塊的電路結構及工作進行說明(參照圖6)。圖6所示的電路包括：字線WL及WL_REF；寫入選擇閘極SG_Wj(j=1,2,…,k：k為自然數)；讀出選擇閘極SG_Rj(j=1,2,…,k：k為自然數)；位元線BLi(i=1，2，…，m：m為自然數)及BL_REFi(i=1，2，…，m：m為自然數)；差動放大電路510；包括m個儲存單元的塊Bj(j=1，2，…，k：k為自然數)；連接到各塊的寫入/讀出用選擇電晶體；以及參考電路500。塊Bj並聯連接到字線，並藉由差動放大電路510連接到參考電路500。當包括在一個塊中的儲存單元的個數m增加時，相對地需要製造具有各種電容的電容器，而製程變得複雜。於是，將每一塊中的儲存單元的個數抑制為適當的個數(例如，m=8左右)，並且將多個塊Bj排列。按所選擇的每個塊Bj進行寫入/讀出。藉由採用上述結構，即使儲存單元的個數增大也可以將當寫入時連接到字線的儲存單元的個數抑制為少。因此，可以使字線所具有的寄生電容及寄生電阻小，從而可以防止輸入到字線的信號的脈衝延遲或字線的電位大幅度地下降。因此，可以將儲存裝置的錯誤工作發生率抑制為低。再者，只要有一個將電位VN轉換為資料狀態的參考電路，即可。
實施方式4
接著，參照圖3A至3D對圖1A和1B所示的儲存單元100的製造方法的一個例子進行說明。
首先，在絕緣膜640上形成氧化物半導體膜，加工該氧化物半導體膜來形成氧化物半導體膜644(參照圖3A)。
絕緣膜640使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。絕緣膜640可以使用上述材料的單層結構或疊層結構形成。在此，對作為絕緣膜640使用氧化矽的情況進行說明。
另外，較佳的是，作為氧化物半導體，至少包含銦(In)或鋅(Zn)。特別佳的是，包含In和Zn。
另外，較佳的是，除了上述元素以外，還具有選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)和鑭系元素中的一種或多種作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。
作為鑭系元素，有鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)。
例如，作為單元金屬氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅等。
另外，例如，作為二元金屬氧化物，可以使用In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
另外，例如，作為三元金屬氧化物，可以使用In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物(也稱為ITZO)、Sn-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物等。
另外，作為四元金屬氧化物，可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
或者，也可以使用其原子比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
氧化物半導體既可以為單晶又可以為非單晶。
在氧化物半導體為非單晶的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構。另外，因為非晶有多個缺陷，所以使用非非晶較佳。
較佳的是，氧化物半導體膜使用氫、水、羥基或氫化物等的雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體膜。
在此，藉由使用In-Ga-Zn類氧化物靶材的濺射法形成氧化物半導體膜。
作為In-Ga-Zn類氧化物靶材，例如可以使用具有In2O3:Ga2O3:ZnO=1:1:1[莫耳數比]的組成比的氧化物靶材。另外，靶材的材料及組成不侷限於上述記載。例如還可以使用具有In2O3:Ga2O3:ZnO=1:1:2[莫耳數比]的組成比的氧化物靶材。
氧化物靶材的填充率為90%以上且100%以下，較佳地為95%以上且99.9%以下。這是因為如下緣故：藉由使用高填充率的金屬氧化物靶材，可以將氧化物半導體膜形成為緻密的膜。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍、氧氣圍或稀有氣體和氧的混合氣圍等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體膜中，較佳的是，採用使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氣圍。
例如，可以採用如下方法形成氧化物半導體膜。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度為200℃以上且500℃以下，較佳地為300℃以上且500℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體膜。為了去除沉積室中的殘留水分，較佳的是，作為排氣單元，使用低溫泵、離子泵、鈦昇華泵等的吸附型真空泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等的雜質(還包括包含碳原子的化合物更佳)等被去除，因此可以降低在該沉積室中形成的氧化物半導體膜所含有的氫、水、羥基或氫化物等的雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳的是，在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體膜，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體膜中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體膜，可以充分地降低氧化物半導體膜所含有的氫、水、羥基或氫化物等的雜質的濃度。另外，可以減輕由濺射導致的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離是60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；成膜氣圍是氧(氧流量比率100%)氣圍。另外，藉由使用脈衝直流電源，可以減輕在進行成膜時發生的粉狀物質(也稱為微粒或塵屑)，並且膜厚度分佈也變得均勻，所以較佳的是，採用脈衝直流電源。
另外，較佳的是，在藉由濺射法形成氧化物半導體膜之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體膜的被形成表面上的粉狀物質(也稱為微粒或塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，來對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
另外，藉由加工氧化物半導體膜來形成氧化物半導體膜644。作為氧化物半導體膜的加工，可以在氧化物半導體膜上形成所希望的形狀的掩模之後對該氧化物半導體膜進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。此外，氧化物半導體膜的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，也可以對氧化物半導體膜644進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體膜644中的含有氫原子的物質，調整氧化物半導體膜644的結構，降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度為250℃以上且700℃以下，較佳地為450℃以上且600℃以下或者低於基板的應變點。較佳的是，作為惰性氣體氣圍，應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍。例如，引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳地為7N(99.99999%)以上(即，雜質濃度為Ippm以下，較佳地為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體膜644接觸大氣以防止水或氫的混入。
藉由進行熱處理降低雜質來形成i型(本質半導體)或無限趨近於i型的氧化物半導體膜，可以實現特性極為優良的電晶體。
此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。例如，該熱處理也可以在將氧化物半導體膜加工為島狀之前或在形成閘極絕緣層之後等進行。另外，上述脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
一般地認為，由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神穀、野村以及細野，Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status：非晶氧化物半導體的物性及裝置開發的現狀，固體物理，2009年9月號，Vol.44，pp.621-633)。但是，這種意見不是適當的。因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na+斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界值電壓漂移到負方向而導致的常開啟化、遷移率的降低等的電晶體特性的劣化，而且還產生特性偏差。尤其是在氧化物半導體膜中的氫濃度充分低時，該雜質所導致的電晶體的特性劣化及特性偏差的問題變得明顯。因此，當氧化物半導體膜中的氫濃度為5×1019cm-3以下，尤其是5×1018cm-3以下時，較佳的是，降低上述雜質的濃度。明確而言，較佳的是，利用二次離子質譜分析法測量的Na濃度為5×1016/cm3以下，更佳地為1×1016/cm3以下，進一步佳地為1×1015/cm3以下。同樣地，Li濃度的測定值較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。同樣地，K濃度的測定值較佳地為5×1015/cm3以下，更佳地為5×1015/cm3以下。
另外，為了防止使用氧化物半導體膜644形成的電晶體成為常開啟(即使在對閘極電極不施加電壓的狀態下汲極電極電流也流過的狀態)型，也可以在夾著氧化物半導體膜644相對於閘極電極的一側設置第二閘極電極，由此控制臨界值電壓。
另外，雖然氧化物半導體膜644也可以為非晶，但是較佳的是，使用作為電晶體的通道形成區具有結晶性的氧化物半導體膜。這是因為如下緣故：藉由使用具有結晶性的氧化物半導體膜，可以提高電晶體的可靠性(閘極偏壓‧應力耐性)。
作為具有結晶性的氧化物半導體膜，理想的是採用單晶，但是較佳的是具有如下氧化物，該氧化物包含具有c軸取向的結晶(C Axis Aligned Crystal：也稱為CAAC)。
包括CAAC的氧化物半導體膜也可以藉由濺射法形成。為了藉由濺射法得到包括CAAC的氧化物半導體膜，重要的是在氧化物半導體膜的沉積初期步驟中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳的是，將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳地設定為200℃至400℃，進一步佳地設定為250℃至300℃。而且，藉由以比成膜時的加熱基板的溫度高的溫度對沉積的氧化物半導體膜進行熱處理，可以修復包含在膜中的微小缺陷或疊層介面的缺陷。
接著，在氧化物半導體膜644等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極642a、汲極電極642b(參照圖3B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極或汲極電極642a、642b加工為具有傾斜度的形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽的上述任何一種金屬氧化物材料。
較佳的是，以所形成的源極電極或汲極電極642a、642b的端部成為具有傾斜度的形狀的方式對導電層進行蝕刻。這裏，傾斜角例如為30°以上且60°以下較佳。藉由以源極電極或汲極電極642a、642b的端部成為具有傾斜度的形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層646的覆蓋性，並防止斷開。
電晶體的通道長度(L)由源極電極的下端部與汲極電極的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳的是，使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且聚焦深度大。由此，後面形成的電晶體的通道長度(L)可以為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低儲存裝置的耗電量。
接著，以覆蓋源極電極或汲極電極642a、642b並與氧化物半導體膜644的一部分接觸的方式形成閘極絕緣層646(參照圖3C)。
閘極絕緣層646可以利用CVD法或濺射法等形成。另外，較佳的是，閘極絕緣層646以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層646既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對儲存裝置進行微型化時，較佳的是，減薄其厚度，以確保電晶體的工作。例如，當使用氧化矽時，其厚度可以為1nm以上且100nm以下，較佳地為10nm以上且50nm以下。
當如上述那樣將閘極絕緣層形成為較薄時，存在由於隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層646。藉由將high-k材料用於閘極絕緣層646，不但可以確保電特性，而且可以增大膜厚度，以抑制閘極洩漏電流。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等中的任一種膜的疊層結構。
另外，與氧化物半導體膜644接觸的絕緣層也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，並且藉由將它用於與氧化物半導體膜接觸的絕緣層，可以保持與氧化物半導體膜之間的介面的良好狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體膜接觸的方式形成閘極絕緣層時，藉由將包含氧化鎵的材料用於閘極絕緣層，可以保持氧化物半導體膜和閘極絕緣層之間的良好的介面特性。另外，藉由使氧化物半導體膜與包含氧化鎵的絕緣層接觸地設置，可以減少氧化物半導體膜與絕緣層的介面中的氫的聚積。另外，在將與氧化物半導體的成分元素同一族的元素用於絕緣層時，可以得到上述同樣的效果。例如，使用包含氧化鋁的材料形成絕緣層是有效的。另外，由於氧化鋁具有不容易透射水的特性，因此從防止水侵入到氧化物半導體膜中的角度來看，使用該材料是較佳的。
此外，較佳的是，作為與氧化物半導體膜644接觸的絕緣層，藉由進行氧氣圍下的熱處理或氧摻雜等使絕緣材料處於其含氧量超過化學計量比的狀態。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以藉由離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體膜644接觸的絕緣層使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。此外，作為與氧化物半導體膜644接觸的絕緣層使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。或者，作為與氧化物半導體膜644接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理等，可以形成包含其含氧量超過化學計量比的區域的絕緣層。藉由使具備這種區域的絕緣層與氧化物半導體膜接觸，絕緣層中的過剩的氧被供應到氧化物半導體膜中，降低氧化物半導體膜中或氧化物半導體膜與絕緣層之間的介面中的氧缺陷，從而可以將氧化物半導體膜形成為i型或無限趨近於i型的氧化物半導體。
另外，具有其含氧量超過化學計量組成比的區域的絕緣層既可應用於作為氧化物半導體膜644的基底膜形成的絕緣層代替閘極絕緣層646又可應用於閘極絕緣層646及基底絕緣層的兩者。
較佳的是，在形成閘極絕緣層646之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳地為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的偏差。此外，當閘極絕緣層646含有氧時，向氧化物半導體膜644供應氧而填補該氧化物半導體膜644的氧缺陷，從而可以形成i型(本質半導體)或無限接近於i型的氧化物半導體膜。
另外，在此，雖然在形成閘極絕緣層646之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述，藉由採用第一熱處理和第二熱處理中的至少一方，可以以使氧化物半導體膜644儘量不包含含有氫原子的物質的方式使氧化物半導體膜644高純度化。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極648a及導電膜648b(參照圖3D)。
作為閘極電極648a及導電膜648b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，閘極電極648a及導電膜648b可以採用單層結構或疊層結構。
藉由上述步驟完成使用被高純度化的氧化物半導體膜644的電晶體662以及電容元件664(參照圖3D)。
如此，藉由使用被高純度化而被本質化的氧化物半導體膜644，容易充分地降低該電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間保持儲存內容的儲存裝置。
實施方式5
對包括CAAC(C Axis Aligned Crystal：c軸取向結晶)的氧化物半導體進行說明，該CAAC是具有結晶部分和非結晶部分且結晶部分的取向向c軸取向一致。
包括CAAC的氧化物半導體是從來未發現的新的氧化物半導體。
CAAC進行c軸取向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。
並且，在包括CAAC的氧化物半導體中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
再者，在CAAC中，在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，CAAC是指非單晶。
並且，CAAC在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列。
再者，包括CAAC的氧化物半導體是指包括如下相的氧化物，在該相中從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。
另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成包括CAAC的氧化物半導體的氧的一部分。
另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。
或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
包括CAAC的膜根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
例如，在使用電子顯微鏡觀察形成為膜狀的包括CAAC的氧化物半導體時，在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列。
並且，在使用電子顯微鏡觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
參照圖7A至圖9C詳細說明包括在CAAC中的結晶結構的一個例子。
另外，在圖7A至圖9C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。
在本實施方式中，“上一半”或“下一半”是指以ab面為邊界時的上一半或下一半。
圖7A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構A。
這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。
雖然結構A採用八面體結構，但是為了方便起見示出平面結構。
另外，在結構A的上一半及下一半分別具有三個四配位O。結構A所示的小組的電荷為0。
圖7B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構B。
三配位O都存在於ab面上。在結構B的上一半及下一半分別具有一個四配位O。
另外，因為In也採用五配位，所以也有可能採用結構B。結構B的小組的電荷為0。
圖7C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構C。
在結構C的上一半具有一個四配位O，並且在下一半具有三個四配位O。結構C的小組的電荷為0。
圖7D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構D。
在結構D的上一半具有三個四配位O，並且在下一半具有三個四配位O。
結構D的小組的電荷為+1。
圖7E示出包括兩個Zn的結構E。
在結構E的上一半具有一個四配位O，並且在下一半具有一個四配位O。結構E的小組的電荷為-1。
在本實施方式中，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。
圖7A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。
圖7B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。
圖7C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。
像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。
因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。
因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。
以下示出其理由。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)的上一半的四配位O、五配位金屬原子(Ga或In)的下一半的四配位O和四配位金屬原子(Zn)的上一半的四配位O中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。
另外，除此以外，以使層結構的總電荷成為0的方式使多個小組接合構成中組。
圖8A示出構成In-Sn-Zn-O類層結構的中組A的模型圖。
圖8B示出由三個中組構成的大組B。
另外，圖8C示出從c軸方向上觀察圖8B的層結構時的原子排列。
在中組A中，省略三配位O，關於四配位O只示出其個數。
例如，以表示Sn的上一半及下一半分別具有三個四配位O。
與此同樣，在中組A中，以表示In的上一半及下一半分別具有一個四配位O。
另外，在中組A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在中組A中，在構成In-Sn-Zn-O類層結構的中組中，在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合。
該In與上一半具有三個四配位O的Zn接合。
藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。
該In與上一半具有一個四配位O的包括兩個Zn的小組接合。
藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。
多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。
例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。
因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。
作為具有電荷-1的結構，可以舉出結構E所示的包含兩個Zn的小組。
例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復大組B來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。
可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，在使用In-Sn-Zn-O類以外的氧化物半導體時也與上述相同。
例如，圖9A示出構成In-Ga-Zn-O類的層結構的中組L的模型圖。
在中組L中，在構成In-Ga-Zn-O類的層結構的中組中，在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合。
藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合。
藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。
多個上述中組彼此接合而構成大組。
圖9B示出包括三個中組的大組M。
另外，圖9C示出從c軸方向上觀察圖9B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。
因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於中組L，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
本實施方式的內容的一部分或全部可以與其他實施方式組合而實施。
實施方式6
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。
作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由圖10A的算式A表示其關係。
E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。
此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由圖10B的算式B表示其關係。
e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。
注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。
線性區中的汲極電極電流Id可以由圖10C的算式C表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。
此外，Vd是汲極電極電壓。
當用Vg除算式C的兩邊，且對兩邊取對數時，成為圖10D的算式D。
算式D的右邊是Vg的函數。
由上述算式可知，可以根據以縱軸為ln(Id/Vg)且以橫軸為1/Vg來得到的直線的傾斜度求得缺陷密度N。
也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。
在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等可以導出μ0=120cm2/Vs。
在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。
但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由圖10E的算式E表示。
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。
可知當D增加(即，閘極電壓增高)時，算式E的第二項也增加，所以遷移率μ1降低。
圖11示出計算一種電晶體的遷移率μ2而得到的結果E，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。
另外，在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
在計算中，作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。
上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。
另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲極電極電壓Vd為0.1V。
如計算結果E所示，雖然當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散射變大，並遷移率降低。
另外，為了降低介面散射，較佳的是，在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算。
另外，用於計算的電晶體是如下電晶體，即在氧化物半導體膜中，通道形成區夾在一對n型半導體區之間。
在計算中，一對n型半導體區的電阻率為2×10-3Ωcm。
另外，在計算中，通道長度為33nm，通道寬度為40nm。
另外，在閘極電極的側面上有側壁。
在計算中，將與側壁重疊的半導體區為偏置(offset)區。
在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
圖12A至12C示出電晶體的汲極電極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極電極的電位差)依賴性的計算結果。
將汲極電極電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓設定為+0.1V來計算遷移率μ。
在圖12A的計算中，閘極絕緣層的厚度為15nm。
在圖12B的計算中，閘極絕緣層的厚度為10nm。
在圖12C的計算中，閘極絕緣層的厚度為5nm。
閘極絕緣層越薄，尤其是截止狀態下的汲極電極電流Id(截止電流)越顯著降低。
另一方面，遷移率μ的峰值或導通狀態時的汲極電極電流Id(導通電流)沒有顯著的變化。
圖13A至13C示出當偏置長度(側壁長度)Loff為5nm時的汲極電極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。
將汲極電極電壓設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓設定為+0.1V來計算遷移率μ。
在圖13A的計算中，閘極絕緣層的厚度為15nm。
在圖13B的計算中，閘極絕緣層的厚度為10nm。
在圖13C的計算中，閘極絕緣層的厚度為5nm。
另外，圖14A至14C示出當偏置長度(側壁長度)Loff為15nm時的汲極電極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。
將汲極電極電壓設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓設定為+0.1V來計算遷移率μ。
在圖14A的計算中，閘極絕緣層的厚度為15nm。
在圖14B的計算中，閘極絕緣層的厚度為10nm。
在圖14C的計算中，閘極絕緣層的厚度為5nm。
無論在圖13A至13C中還是在圖14A至14C中，都是閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖12A至12C中遷移率μ的峰值為80cm2/Vs左右，而在圖13A至13C中遷移率μ的峰值為60cm2/Vs左右，且在圖14A至14C中遷移率μ的峰值為40cm2/Vs左右。偏置長度Loff越增加，遷移率μ的峰值越降低。
另外，截止電流也有同樣的趨勢。
另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。
另外，可知當閘極電壓為1V前後時汲極電極電流超過記憶元件等所需要的10μA。
本實施方式的內容的一部分或全部可以與其他實施方式組合而實施。
實施方式7
使用含有In、Sn、Zn的氧化物半導體(ITZO)的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。
另外，較佳的是，包含在組成比上分別占5atomic%以上的In、Sn、Zn。
藉由在形成含有In、Sn、Zn的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。
另外，可以使n通道型電晶體的臨界值電壓向正方向漂移。
藉由使n通道型電晶體的臨界值電壓向正方向漂移，可以使用來維持n通道型電晶體的截止狀態的電壓絕對值低，從而可以實現低耗電量化。
再者，藉由使n通道型電晶體的臨界值電壓向正方向漂移而使臨界值電壓為0V以上，可以形成常關閉型電晶體。
以下示出使用ITZO的電晶體的特性。
(樣品A至C的共同條件)
在如下條件下在基板上形成15nm的氧化物半導體膜，該條件是：使用組成比為In:Sn:Zn=1:1:1的靶材；氣體流量比為Ar/O2=6/9sccm；成膜壓力為0.4Pa；並且成膜電力為100W。
接著，以氧化物半導體膜成為島狀的方式對該氧化物半導體膜進行蝕刻加工。
然後，在氧化物半導體膜上形成50nm的鎢層，對該鎢層進行蝕刻加工來形成源極電極及汲極電極。
接著，藉由電漿CVD法使用矽烷氣體(SiH4)和一氧化二氮(N2O)來形成100nm的氧氮化矽膜(SiON)，並且將其用作閘極絕緣層。
接著，形成15nm的氮化鉭，形成135nm的鎢，並且對它們進行蝕刻加工來形成閘極電極。
再者，使用電漿CVD法形成300nm的氧氮化矽膜(SiON)，形成1.5μm的聚醯亞胺膜，並且將其用作層間絕緣膜。
接著，在層間絕緣膜中形成接觸孔，形成50nm的第一鈦膜，形成100nm的鋁膜，形成50nm的第二鈦膜，並且對它們進行蝕刻加工來形成用來測量的焊盤。
如上所述形成具有電晶體的半導體裝置。
(樣品A)
在樣品A的形成製程中，在形成氧化物半導體膜時不對基板進行意圖性的加熱。
另外，在樣品A的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前不進行加熱處理。
(樣品B)
在樣品B的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體膜。
另外，在樣品B的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前不進行加熱處理。
為了去除在氧化物半導體膜中成為施體的氫，在加熱基板的狀態下形成膜。
(樣品C)
在樣品C的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體膜。
再者，在樣品C的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前在氮氣圍下以650℃進行1小時的加熱處理，然後在氧氣圍下以650℃進行1小時的加熱處理。
為了去除在氧化物半導體膜中成為施體的氫，在氮氣圍下進行650℃且1小時的加熱處理。
在此，在用來去除在氧化物半導體膜中成為施體的氫的加熱處理中氧也脫離，並且也產生在氧化物半導體膜中成為載子的氧缺陷。
於是，藉由在氧氣圍下以650℃進行1小時的加熱處理，降低氧缺陷。
(樣品A至C的電晶體的特性)
圖15A示出樣品A的電晶體的初期特性。
圖15B示出樣品B的電晶體的初期特性。
圖15C示出樣品C的電晶體的初期特性。
樣品A的電晶體的場效應遷移率為18.8cm2/Vsec。
樣品B的電晶體的場效應遷移率為32.2cm2/Vsec。
樣品C的電晶體的場效應遷移率為34.5cm2/Vsec。
在此，當使用透射型電子顯微鏡(TEM)觀察使用與樣品A至C相同的形成方法形成的氧化物半導體膜的剖面時，在使用與樣品B及樣品C相同的形成方法形成的樣品中確認到結晶性，該樣品B及樣品C為在成膜時加熱基板的樣品。
並且，在成膜時加熱基板的樣品具有結晶部分和非結晶部分，並且該結晶部分的取向在c軸取向上一致。
在通常的多晶中結晶部分的取向不一致，分別朝向不同方向，因此在成膜時加熱基板的樣品可以說是從來沒有的新的結晶結構。
另外，當對圖15A至15C進行比較時，藉由在成膜時加熱基板或在成膜後進行加熱處理來可以去除成為施體的氫元素，因此可以使n通道型電晶體的臨界值電壓向正方向漂移。
即，與在成膜時不加熱基板的樣品A的臨界值電壓相比，在成膜時加熱基板的樣品B的臨界值電壓向正方向漂移。
另外，樣品B及樣品C是在成膜時加熱基板的樣品，在對樣品B和樣品C進行比較時，與在成膜後不進行成膜處理的樣品B相比，在成膜後進行加熱處理的樣品C的臨界值電壓向正方向漂移。
另外，因為加熱處理的溫度越高，輕元素如氫越容易脫離，所以加熱處理的溫度越高，氫越容易脫離。
因此可知，藉由進一步提高成膜時或成膜後的加熱處理的溫度，可以進一步使臨界值電壓向正方向漂移。
(樣品B和樣品C的閘極BT壓力測試結果)
對樣品B(在成膜後不進行加熱處理)及樣品C(在成膜後進行加熱處理)進行閘極BT壓力測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量，來測量在加熱並施加正的高電壓之前的電晶體的特性。
接著，將基板溫度設定為150℃，將Vd設定為0.1V。
然後，將Vg設定為20V，一直保持該狀態1小時。
接著，將Vg設定為0V。
接著，將基板溫度設定為25℃，將Vd設定為10V，而測量電晶體的Vg-Id，以測量在加熱並施加正的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加正的高電壓前後的電晶體的特性進行比較的測試稱為正BT測試。
另一方面，首先將基板溫度設定為25℃，將Vd設定為10V，測量電晶體的Vg-Id特性，以測量在加熱並施加負的高電壓之前的電晶體的特性。
接著，將基板溫度設定為150℃，將Vd設定為0.1V。
接著，將Vg設定為-20V，一直保持該狀態1小時。
接著，將Vg設定為0V。
接著，將基板溫度設定為25℃，將Vd設定為10V，測量電晶體的Vg-Id，以測量在加熱並施加負的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加負的高電壓前後的電晶體的特性進行比較的測試稱為負BT測試。
圖16A是樣品B的正BT測試的結果，而圖16B是樣品B的負BT測試的結果。
圖17A是樣品C的正BT測試的結果，而圖17B是樣品C的負BT測試的結果。
正BT測試及負BT測試為辨別電晶體的劣化程度的測試。藉由參照圖16A及圖17A可知，藉由至少進行正BT測試的處理，可以使臨界值電壓向正方向漂移。
尤其是，參照圖16A可知，藉由進行正BT測試的處理，電晶體變為常關閉型電晶體。
因此可知，除了形成電晶體時的加熱處理，還進行正BT測試的處理，來可以促進臨界值電壓向正方向漂移，從而可以形成常關閉型電晶體。
圖18示出樣品A的電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。
在此，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
圖18示出通道寬度為1μm時的電流量。
當基板溫度為125℃(1000/T為大約2.51)時，截止電流為1×10-19A以下。
當基板溫度為85℃(1000/T為大約2.79)時，截止電流為1×10-20A以下。
據此，可知其截止電流量比使用矽半導體的電晶體的截止電流極低。
另外，因為溫度越低，截止電流越降低，所以在常溫下截止電流更低。
本實施方式的內容的一部分或全部可以與其他所有實施方式組合而實施。
實施方式8
在本實施方式中，使用圖4A至4E說明使用本發明的一個方式的儲存裝置的利用例子。在本實施方式中，對將上述儲存裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(也包括可攜式遊戲機、聲音再現裝置等)、電子紙、電視裝置(也稱為電視、電視接收機)等電子裝置的情況進行說明。
圖4A示出筆記本型個人電腦，該筆記本型個人電腦包括外殼701、外殼702、顯示部703、鍵盤704等。在外殼701和外殼702中的至少一方中設置有上述實施方式所示的儲存裝置。因此，可以實現以高速寫入及讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的筆記本型個人電腦。
圖4B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715及操作按鈕714等。此外，它還包括用來操作可攜式資訊終端的觸摸筆712等。在主體711中設置有上述實施方式所示的儲存裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的可攜式資訊終端。
圖4C示出安裝有電子紙的電子書閱讀器720，該電子書閱讀器720包括兩個外殼，即外殼721和外殼723。外殼721設置有顯示部725，並且外殼723設置有顯示部727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。此外，外殼721包括電源開關731、操作鍵733及揚聲器735等。在外殼721和外殼723中的至少一方中設置有上述實施方式所示的儲存裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電子書閱讀器。
圖4D示出行動電話機，該行動電話機包括兩個外殼，即外殼740和外殼741。再者，滑動外殼740和外殼741而可以從如圖4D所示那樣的展開狀態變成重疊狀態，因此可以實現適於攜帶的小型化。此外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，外殼740包括對行動電話機進行充電的太陽能電池單元749和外部記憶體插槽750等。此外，天線被內置在外殼741中。在外殼740和外殼741中的至少一方設置有上述實施方式所示的儲存裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的行動電話機。
圖4E示出電視裝置770，該電視裝置770包括外殼771、顯示部773以及支架775等。可以使用外殼771所具有的開關、遙控操作機780來進行電視裝置770的操作。外殼771及遙控操作機780設置有上述實施方式所示的儲存裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電視裝置。
如上所述，根據本實施方式的電子裝置安裝有根據上述實施方式的儲存裝置。因此，可以實現耗電量被降低了的電子裝置。
001．．．電晶體
002．．．儲存電容元件
003．．．電容元件
004．．．節點
005．．．放大電路
100．．．儲存單元
200．．．儲存單元
201．．．電晶體
204．．．節點
205．．．放大電路
210．．．差動放大電路
300．．．儲存裝置
400．．．參考電路
500．．．參考電路
510．．．差動放大電路
640．．．絕緣膜
642a．．．源極電極或汲極電極
642b．．．源極電極或汲極電極
644．．．氧化物半導體膜
646．．．閘極絕緣層
648a．．．閘極電極
648b．．．導電膜
662．．．電晶體
664．．．電容元件
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸摸筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．照相用透鏡
748．．．外部連接端子
749．．．太陽能電池單元
750．．．外部記憶體插槽
770．．．電視裝置
771．．．外殼
773．．．顯示部
775．．．支架
780．．．遙控操作機
在圖式中：
圖1A和1B是儲存裝置的電路圖；
圖2是儲存裝置的電路圖；
圖3A至3D是根據儲存裝置的製造製程的剖面圖；
圖4A至4E是用來對使用儲存裝置的電子裝置進行說明的圖；
圖5是儲存裝置的電路圖；
圖6是儲存裝置的電路圖；
圖7A至7E是氧化物半導體的一個例子；
圖8A至8C是氧化物半導體的一個例子；
圖9A至9C是氧化物半導體的一個例子；
圖10A至10E是用來計算遷移率的算式；
圖11是閘極電壓和場效應遷移率的關係；
圖12A至12C是閘極電壓與汲電流的關係；
圖13A至13C是閘極電壓與汲電流的關係；
圖14A至14C是閘極電壓與汲電流的關係；
圖15A至15C是電晶體的特性；
圖16A和16B是電晶體的特性；
圖17A和17B是電晶體的特性；
圖18是電晶體的截止電流的溫度依賴性。
001．．．電晶體
002．．．儲存電容元件
003．．．電容元件
004．．．節點
005．．．放大電路
100．．．儲存單元
WL．．．字線
BL．．．位元線

Claims (13)

  1. 一種儲存裝置，包括：字線；位元線；儲存單元，包括：電晶體；和儲存電容元件；電容元件；以及放大電路，其中，該電晶體包括氧化物半導體，其中，該電晶體的閘極電極電連接到該字線，其中，該電晶體的源極電極和汲極電極其中一者電連接到該位元線，其中，該儲存電容元件的第一端子電連接到該電晶體的該源極電極和該汲極電極中另一者，其中，該儲存電容元件的第二端子電連接到該電容元件的第一端子，以及其中，該放大電路電連接到該儲存電容元件的該第二端子和該電容元件的該第一端子。
  2. 一種儲存裝置，包括：字線；多個位元線；多個儲存單元；電容元件；以及 放大電路，其中，該多個儲存單元的每一者包括電晶體和儲存電容元件，其中，該電晶體包括氧化物半導體，其中，該電晶體的閘極電極電連接到該字線，其中，該電晶體的源極電極和汲極電極其中一者電連接到該多個位元線中的一個，其中，該儲存電容元件的第一端子電連接到該電晶體的該源極電極和該汲極電極中另一者，其中，該儲存電容元件的第二端子電連接到該電容元件的第一端子，以及其中，該放大電路電連接到該儲存電容元件的該第二端子和該電容元件的該第一端子。
  3. 根據申請專利範圍第1或2項之儲存裝置，其中該氧化物半導體包括具有c軸取向的結晶。
  4. 根據申請專利範圍第2項之儲存裝置，其中該多個儲存單元中的該儲存電容元件的電容值彼此不同。
  5. 根據申請專利範圍第2項之儲存裝置，其中該儲存裝置電連接到參考電路，以及其中該參考電路包括與該多個儲存單元相同的電路結構。
  6. 根據申請專利範圍第2項之儲存裝置，其中該儲存裝置包括多個塊，以及 其中該多個塊的每一者包括該多個儲存單元。
  7. 一種儲存裝置，包括：字線；第一位元線；第二位元線；第一儲存單元，包括第一電晶體；和第一儲存電容元件；第二儲存單元，包括第二電晶體；和第二儲存電容元件；電容元件；以及放大電路，其中，該第一電晶體包括第一氧化物半導體，其中，該第二電晶體包括第二氧化物半導體，其中，該第一電晶體的閘極電極電連接到該字線；其中，該第二電晶體的閘極電極電連接到該字線，其中，該第一電晶體的源極電極和汲極電極中其中一者電連接到該第一位元線，其中，該第二電晶體的源極電極和汲極電極中其中一者電連接到該第二位元線，其中，該第一儲存電容元件的第一端子電連接到該第一電晶體的該源極電極和該汲極電極中另一者，其中，該第二儲存電容元件的第一端子電連接到該第 二電晶體的該源極電極和該汲極電極中另一者，其中，該第一儲存電容元件的第二端子電連接到該電容元件的第一端子，其中，該第二儲存電容元件的第二端子電連接到該電容元件的該第一端子，以及其中，該放大電路電連接到該第一儲存電容元件的該第二端子、該第二儲存電容元件的該第二端子、和該電容元件的該第一端子。
  8. 根據申請專利範圍第1、2、和7項中任一項之儲存裝置，其中該放大電路包括源極電極跟隨電路。
  9. 根據申請專利範圍第7項之儲存裝置，其中該第一氧化物半導體和該第二氧化物半導體各者包括具有c軸取向的結晶。
  10. 根據申請專利範圍第7項之儲存裝置，其中該第一儲存電容元件的電容值和該第二儲存電容元件的電容值彼此不同。
  11. 根據申請專利範圍第7項之儲存裝置，其中該儲存裝置電連接到參考電路，以及其中該參考電路包括與該第一儲存單元及該第二儲存單元相同的電路結構。
  12. 根據申請專利範圍第7項之儲存裝置，其中該儲存裝置包括多個塊，以及其中該多個塊的每一者包括該第一儲存單元和該第二 儲存單元。
  13. 根據申請專利範圍第1、2和7項任一項之儲存裝置，其中接地電位供應至該電容元件的第二端子。
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