TWI521539B - 半導體裝置的驅動方法 - Google Patents

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Description

半導體裝置的驅動方法
所公開的發明係關於一種利用半導體元件的半導體裝置及其驅動方法。
利用半導體元件的儲存裝置大致分為揮發性儲存裝置和非揮發性儲存裝置，揮發性儲存裝置是如果沒有電力供應，儲存資料就消失的儲存裝置，而非揮發性儲存裝置是即使沒有電力供應也保持儲存資料的儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM藉由選擇構成記憶元件的電晶體並將電荷積累在電容器內來儲存資料。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。此外，在構成記憶元件的電晶體中，即使在電晶體未被選擇時，也由於截止狀態下的源極電極與汲極電極之間的洩漏電流(關態電流)等，電荷流出或流入，所以資料保持期間較短。因此，需要按預定的週期再次進行寫入工作(刷新工作)，而難以充分降低耗電量。此外，因為如果沒有電力供應，儲存資料就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以長期保持儲存資料。
作為揮發性儲存裝置的另一個例子，有SRAM (Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存資料，而不需要進行刷新工作。在這一點上SRAM優越於DRAM。但是，由於使用正反器等電路，所以有儲存容量單價高的問題。此外，在如果沒有電力供應儲存資料就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷來進行儲存，因此，快閃儲存器具有其資料保持期間極長(幾乎永久)並且不需要進行揮發性儲存裝置要進行的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流導致構成記憶元件的閘極絕緣層劣化，所以產生記憶元件因進行預定次數的寫入而不能發揮其功能的問題。為了緩和上述問題的影響，例如，採用使各記憶元件的寫入次數均等的方法，但是，為了採用該方法，需要複雜的週邊電路。另外，即使採用這種方法，也不能從根本上解決使用壽命的問題。總之，快閃記憶體不適合於資訊的重寫頻度高的用途。
此外，為了對浮動閘極注入電荷或從浮動閘極去除該電荷，需要高電壓和用於該目的的電路。再者，還存在當注入電荷或去除電荷時需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
儲存裝置被要求準確地進行資料的寫入及讀出。在發生寫入不良及讀出不良時，儲存裝置的可靠性降低。
鑒於上述問題，所公開的發明的一個實施例的目的之一是提供一種可以提高儲存裝置的可靠性的半導體裝置的驅動方法。
另外，鑒於上述問題，所公開的發明的一個實施例的目的之一是提供一種半導體裝置，該半導體裝置是藉由將洩漏電流(關態電流)小的電晶體用於構成記憶元件的一部分的電晶體，可以在長時間儲存寫入的資料且對寫入次數也沒有限制的新結構的半導體裝置。
本發明的一個實施例是一種半導體裝置的驅動方法，該半導體裝置包括：選擇電晶體；記憶單元，該記憶單元包括其汲極端子與選擇電晶體的源極端子電連接的第一電晶體、其電極的一個與第一電晶體的閘極端子電連接的電容元件、以及其源極端子與電容元件的一個電極電連接且使用氧化物半導體層形成的第二電晶體；電連接選擇電晶體的汲極端子與第二電晶體的汲極端子的位元線；與選擇電晶體的閘極端子電連接的選擇線；與第二電晶體的閘極端子電連接的寫入字線；與電容元件的另一個的電極電連 接的讀出字線；以及與第一電晶體的源極端子電連接的源極線。第二電晶體的通道使用氧化物半導體層形成，使第二電晶體成為導通狀態將對位元線的電位的電荷積累在第一電晶體的閘極端子及電容元件的一個電極，並且，在對所保持的記憶單元的寫入時使第一電晶體導通且使選擇電晶體截止。
本發明的其他實施例是一種半導體裝置的驅動方法，該半導體裝置包括：選擇電晶體；記憶單元，該記憶單元包括其汲極端子與選擇電晶體的源極端子電連接的第一電晶體、其電極的一個與第一電晶體的閘極端子電連接的電容元件、以及其源極端子與電容元件的一個電極電連接且使用氧化物半導體層形成的第二電晶體；電連接選擇電晶體的汲極端子與第二電晶體的汲極端子的位元線；與選擇電晶體的閘極端子電連接的選擇線；與第二電晶體的閘極端子電連接的寫入字線；與電容元件的另一個電極電連接的讀出字線；以及與第一電晶體的源極端子電連接的源極線。第二電晶體的通道使用氧化物半導體層形成，使第二電晶體成為導通狀態將對位元線的電位的電荷積累在第一電晶體的閘極端子及電容元件的一個電極，並且，在對所保持的記憶單元的寫入時將第一電晶體的源極端子或汲極電極端子的電位設定為固定電位且使選擇電晶體截止。
本發明的其他實施例是一種半導體裝置的驅動方法，該半導體裝置包括：選擇電晶體；記憶單元，該記憶單元包括其汲極電極端子與選擇電晶體的源極端子電連接的第 一電晶體、其電極的一個與第一電晶體的閘極端子電連接的電容元件、以及其源極端子與電容元件的一個電極電連接且使用氧化物半導體層形成的第二電晶體；電連接選擇電晶體的汲極端子與第二電晶體的汲極端子的位元線；與選擇電晶體的閘極端子電連接的選擇線；與第二電晶體的閘極端子電連接的寫入字線；與電容元件的另一個電極電連接的讀出字線；以及與第一電晶體的源極端子電連接的源極線。第二電晶體的通道使用氧化物半導體層形成，使第二電晶體成為導通狀態將對位元線的電位的電荷積累在第一電晶體的閘極端子及電容元件的一個電極，並且，在對所保持的記憶單元的寫入時使源極線的電位低於第一電晶體的臨界值與第一電晶體的閘極端子的電位之間的差異。
在上述結構的任一個的半導體裝置的驅動方法中，記憶單元包括第一至第m記憶單元，選擇電晶體的源極端子與第一記憶單元的第一汲極端子電連接，第k(k是2以上且(m-1)以下的自然數)記憶單元的第一汲極電極端子與第(k-1)記憶單元的第一源極端子電連接，第k記憶單元的第一源極端子與第(k+1)記憶單元的第一汲極端子電連接，第m記憶單元的第一源極端子與源極線電連接。
另外，記憶單元所具有的第一電晶體的源極端子、汲極電極端子、閘極端子分別為第一源極端子、第一汲極端子、第一閘極端子，第二電晶體的源極端子、汲極端子、 閘極端子分別為第二源極端子、第二汲極端子、第二閘極端子。
另外，在上述結構的任一個的半導體裝置的驅動方法中，在對記憶單元的寫入工作中，在對選擇線施加電位使選擇電晶體截止，對源極線施加電位使第一電晶體截止之後，對位元線施加電位，對寫入字線施加電位使第二電晶體導通，來可以將對位元線的電位的電荷積累在第一閘極端子及電容元件的一個電極中，並且對寫入字線施加電位使第二電晶體截止，對源極電極線施加電位使第一電晶體截止，來可以將對位元線的電位的電荷保持在第一閘極端子及電容元件的一個電極中。
另外，在上述結構的任一個的半導體裝置的驅動方法中，在對記憶單元的寫入工作中，在對位元線施加電位，對寫入字線施加電位使第二電晶體導通之後，對選擇線施加電位使選擇電晶體截止，對源極電極線施加電位使第一電晶體導通，來可以將對位元線的電位的電荷積累在第一閘極端子及電容元件的一個電極中，並且對寫入字線施加電位使第二電晶體截止，對源極電極線施加電位使第一電晶體截止，來可以將對位元線的電位的電荷保持在第一閘極端子及電容元件的一個電極中。
在上述驅動方法中，寫入是指將對位元線的電位(要寫入的電位)的電荷積累在第一閘極端子及電容元件的一個電極而保持。藉由使第二電晶體成為截止狀態可以保持對位元線的電位的電荷。然而，在寫入時，如果第一電晶 體處於截止狀態，則所積累的電荷量變小，比對要寫入的電位的電荷小的電荷被保持在記憶元件中，而會發生寫入不良。由此，在寫入時，使第一電晶體成為導通狀態，將第一源極端子或汲極端子設定為源極線的固定電位。
在上述結構中，可以在位元線與源極線之間串聯連接包括記憶單元之一的多個記憶單元。
另外，雖然在上述半導體裝置中有時使用氧化物半導體構成電晶體，但是所公開的發明不侷限於此。也可以使用能夠實現與氧化物半導體同等的關態電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在…之上”或“直接在…之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，有時與上述所示的“電極”相同地使用“端子”，反之亦然。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書中，“源極”和“汲極” 可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
在上述所示的驅動方法中，在寫入時，藉由將第一電晶體的源極端子或汲極電極端子設定為源極線的固定電位，可以抑制積累的電荷量的減少。由於可以在不減少積累的電荷量的情況下將其保持在記憶元件中，所以可以減少寫入不良，而可以提高半導體裝置的可靠性。
在儲存裝置中，在構成記憶元件的電晶體的洩漏電流(關態電流)大的情況下，即使構成記憶元件的電晶體處於截止狀態，寫入的電荷也流出或流入。由此，寫入的電位的保持期間變短。因為使用氧化物半導體的電晶體的關態電流極小，所以藉由使用該電晶體可以在極長期間內保持儲存資料。即，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應(但是，較佳電位是固定的)，也可以在長期間內保持儲存資料。
另外，藉由使用上述所示的電晶體，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有 的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，對現有的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。
此外，藉由利用使用氧化物半導體以外的材料(例如，單晶矽基板、單晶鍺基板等半導體基板)的電晶體，能夠進行非常高速的工作，所以藉由組合該電晶體和使用氧化物半導體的電晶體而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以適當地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
像這樣，藉由將使用氧化物半導體以外的材料的電晶體(作更廣義解釋，可以進行充分的高速工作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，關態電流足夠小的電晶體)形成為一體，可以實現具有新穎的特徵的半導體裝置。
藉由使用組合使用上述所示的氧化物半導體以外的材料的電晶體和使用氧化物半導體的電晶體的半導體裝置，可以實現根據所公開的發明的半導體裝置的驅動方法。在對該半導體裝置的記憶單元進行寫入時，使利用氧化物半導體以外的材料的第一電晶體導通並將第一電晶體的源極 端子或汲極端子的電位設定為固定電位。藉由如上那樣，可以對記憶單元的電容元件穩定地寫入電位。另外，藉由利用使用關態電流極小的氧化物半導體的第二電晶體，可以在長期間內保持穩定的電荷。由此，可以提高半導體裝置的可靠性。
下面，將參照圖式對所公開的發明的實施例的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下述實施例所記載的內容中。
另外，圖式等所示的各結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置、大小、範圍等。為此，所公開的發明不一定侷限於在圖式等中公開的位置、大小及範圍等。
另外，本說明書等中使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同附上的，而不是為了在數目方面上限定附上的。
實施例1
在本實施例中，參照圖1對根據所公開的發明的一個方式的半導體裝置的電路結構及工作進行說明。另外，在 電路圖中，為了表示使用氧化物半導體材料的電晶體，有時還附上“OS”的符號。
〈基本電路〉
首先，參照圖1說明基本電路結構及其工作。在圖1所示的電路圖中，選擇電晶體180的源極電極和汲極電極中的一個(例如，汲極電極)、電晶體162的源極電極和汲極電極中的一個(例如，汲極電極)與位元線BL電連接，選擇電晶體180的源極電極和汲極電極中的另一個(例如，源極電極)與電晶體160的源極電極和汲極電極中的一個(例如，汲極電極)電連接，選擇電晶體180的閘極電極與選擇線SG電連接。另外，電晶體160的源極電極和汲極電極中的一個(例如，源極電極)與源極線SL電連接，電晶體162的源極電極或和汲極電極的另一個(例如，源極電極)、電晶體160的閘極電極與電容元件164的一個電極電連接。此外，電晶體162的閘極電極與寫入字線WWL電連接，電容元件164的另一個電極與讀出字線RWL電連接。
在此，作為電晶體162例如應用使用氧化物半導體材料的電晶體(在氧化物半導體層中形成通道的電晶體)。使用氧化物半導體材料的電晶體具有關態電流極小的特徵。由此，藉由使電晶體162成為截止狀態，可以在極長時間保持電晶體160的閘極電極的電位。
另外，作為電晶體160可以採用使用任何材料的電晶 體，對其沒有特別的限制。從提高資訊的讀出速度的觀點來看，例如較佳將使用單晶矽的電晶體(在單晶矽基板或單晶矽層中形成通道的電晶體)等開關速度快的電晶體用於電晶體160。
在圖1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，如下所述那樣可以進行資料的寫入及讀出。
首先，說明資料的寫入。將選擇線SG的電位設定為使選擇電晶體180成為截止狀態的電位而使選擇電晶體180成為截止狀態，將源極線SL的電位設定為使電晶體160成為導通狀態的電位，而使電晶體160成為導通狀態。由此，不對位元線BL及電晶體162的源極電極和汲極電極中的一個施加源極線SL的電位，只對電晶體160的源極電極及汲極電極施加源極線SL的電位，可以將電晶體160的源極電極或汲極電極的電位設定為源極線SL的固定電位。
在將電晶體160的源極電極或汲極電極的電位設定為源極線SL的固定電位之後，將寫入字線WWL的電位設定為電晶體162成為導通狀態的電位而使電晶體162成為導通狀態，位元線BL的電位施加到電晶體160的閘極電極及電容元件164的一個電極。換言之，對電晶體160的閘極電極施加預定的電荷。在此，對電晶體160的閘極電極選擇性地施加對應於兩個不同的電位的電荷(以下，賦予低電位的電荷為電荷QL，賦予高電位的電荷為電荷 QH)的任一個。在此，藉由使QL和QH中的一個對應於資料“1”，而使另一個對應於資料“0”，可以對記憶單元寫入1位元的資料。另外，也可以藉由從對應於三個或三個以上的不同的電位的電荷中選擇對電晶體160的閘極電極施加的電荷，對每一個記憶單元寫入多個位準(多個位元)的資料，來提高半導體裝置的儲存容量。
然後，藉由降低寫入字線WWL的電位而使電晶體162成為截止狀態，保持施加到電晶體160的閘極電極及電容元件164的一個電極的電荷。
如上那樣，電晶體160成為導通狀態，將電晶體160的源極電極或汲極電極設定為源極線SL的固定電位。由此，可以在沒有保持電荷時的寫入字線WWL的電位降低的影響的情況下，抑制施加到電晶體160的閘極電極及電容元件164的一個電極的電位的降低。
由於電晶體162的關態電流極小，所以在長時間保持電晶體160的閘極電極的電荷。
接著，說明資料的讀出。當在對源極電極線SL施加預定的電位(恆電位)的狀態下，對讀出字線RWL施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，電晶體160的源極電極或汲極電極的電阻不同。一般來說，這是因為如下緣故：在電晶體160為n通道型電晶體時，當對電晶體160的閘極電極施加QH時的電晶體160的外觀上的臨界值VthH低於當對電晶體160的閘極電極施加QL時的電晶體160的外觀上的臨 界值VthL。在此，外觀上的臨界值是指為了使電晶體160成為導通狀態而需要的讀出字線RWL的電位。從而，藉由將讀出字線RWL的電位設定為VthH和VthL的中間電位V0，可以辨別在寫入資料時對電晶體160的閘極電極施加的電荷。例如，在寫入中，在對電晶體160的閘極電極施加電荷QH的情況下，當讀出字線RWL的電位成為V0(>VthH)時，電晶體160成為導通狀態。另一方面，在寫入中，在對電晶體160的閘極電極施加QL的情況下，即使讀出字線RWL的電位成為V0(<VthL)，電晶體160也一直處於截止狀態。因此，藉由檢測出電晶體160的電阻狀態，可以讀出所保持的資訊。
另外，當將多個記憶單元配置為陣列狀而使用時，需要唯讀出所希望的記憶單元的資料。
例如，在多個記憶單元的電晶體160串聯電連接的結構(NAND型)的情況下，當讀出預定的記憶單元的資料，且不讀出除此以外的記憶單元的資料時，以下那樣實施。對讀出的物件之外的記憶單元的讀出字線RWL施加不管在寫入時對閘極電極施加的電荷如何都使電晶體160成為導通狀態的電位，即高於VthL的電位，即可。
另外，例如，在多個記憶單元的電晶體160不串聯連接，各個電晶體與佈線電連接的結構(NOR型)的情況下，當讀出預定的記憶單元的資料，且不讀出除此以外的記憶單元的資料時以下那樣實施。對讀出的物件之外的記憶單元的讀出字線RWL施加不管在寫入時對閘極電極施 加的電荷如何都使電晶體160成為截止狀態的電位，即低於VthH的電位，即可。
接著，說明資料的改寫。資料的改寫與上述資料的寫入同樣地進行。將選擇線SG的電位設定為使選擇電晶體180成為截止狀態的電位而使選擇電晶體180成為截止狀態，將源極線SL的電位設定為使電晶體160成為導通狀態的電位，從而使電晶體160成為導通狀態。由此，不對位元線BL及電晶體162的源極電極和汲極電極中的一個施加源極線SL的電位，只對電晶體160的源極電極及汲極電極施加源極線SL的電位，可以將電晶體160的源極電極或汲極電極的電位設定為源極線SL的固定電位。
在將電晶體160的源極電極或汲極電極的電位設定為源極線SL的固定電位之後，將寫入字線WWL的電位設定為使電晶體162成為導通狀態的電位而使電晶體162成為導通狀態，從而位元線BL的電位(對應於新資料的電位)施加到電晶體160的閘極電極及電容元件164的一個電極。
然後，藉由降低寫入字線WWL的電位而使電晶體162成為截止狀態，在電晶體160的閘極電極及電容元件164的一個電極中保持對應於新資料的電荷。
與寫入時同樣，有施加到電晶體160的閘極電極及電容元件164的一個電極的電位降低的憂慮。隨著寫入字線WWL的電位的降低，有施加到電晶體160的閘極電極及電容元件164的一個電極的電位降低的憂慮。然而，由於 電晶體160處於導通狀態，將電晶體160的源極電極或汲極電極設定為源極線SL的固定電位，所以可以抑制施加到電晶體160的閘極電極及電容元件164的一個電極的電位降低。
像這樣，在根據所公開的發明的半導體裝置的驅動方法中，不需要擦除一次寫入的資料之後寫入新資料，藉由再次寫入資料來可以直接寫入資料。由此，可以抑制起因於擦除工作的工作速度的降低。換言之，可以實現半導體裝置的高速工作。
另外，在根據所公開的發明的半導體裝置的驅動方法中，在將電荷積累及保持在電晶體160的閘極電極及電容元件164的一個電極中時，使電晶體160成為導通狀態而將電晶體160的源極電極或汲極電極設定為源極線SL的固定電位。由此，將要寫入的電位(位元線BL的電位)施加到電晶體160的閘極電極及電容元件164的一個電極。為此，由於具有多個記憶單元的半導體裝置也可以將要寫入的電位穩定地施加到電晶體160的閘極電極及電容元件164的一個電極，所以可以提高半導體裝置的可靠性。
另外，電晶體160的閘極電極藉由與電晶體162的源極電極和汲極電極中的另一個及電容元件164的一個電極電連接，起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。以下，有時電晶體160的閘極電極與電晶體162的源極電極和汲極電極中的另一個及電 容元件164的一個電極電連接的部分稱為節點FG。當電晶體162處於截止狀態時，可以將節點FG看作被埋設在絕緣體中的浮動閘極，在節點FG中保持有電荷。因為使用氧化物半導體材料的電晶體162的關態電流為在矽中形成有通道的電晶體的關態電流的十萬分之一以下，所以可以不考慮到因電晶體162的洩漏而導致的積累在節點FG中的電荷的消失。也就是說，藉由使用氧化物半導體材料的電晶體162可以實現即使沒有電力供應也能夠保持資料的非揮發性的儲存裝置。
例如，當室溫(25℃)下的電晶體162的關態電流為10zA(1zA(仄普托安培：zeptoampere)等於1×10-21A)以下，且電容元件164的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容元件的電容值變動。
另外，在使用圖1所示的半導體裝置的驅動方法中，不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣層(隧道絕緣層)的劣化的問題。也就是說，可以解決以往的將電子注入到浮動閘極時的閘極絕緣層的劣化的問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除時所需要的高電壓。
〈應用例〉
接著，參照圖2和圖3對應用圖1所示的電路的電路 結構及工作進行說明。
圖2是具有縱m(m是2以上的自然數)個(列)×橫n(n是自然數)個(行列)記憶單元190的NAND型半導體裝置的電路圖的一個例子。另外，實際上可以採用具有多個縱m個(列)×橫n個(行)的單元的結構。在圖2中，當包括多個具有同樣的功能的佈線時，藉由對佈線的名稱的末尾附上1、2等來進行區別。
圖2所示的半導體裝置包括：m條寫入字線WWL(WWL1至WWLm)；m條讀出字線RWL(RWL1至RWLm)；n條位元線BL(BL1至BLn)；記憶單元190配置為縱m個(列)×橫n個(行)的矩陣狀的記憶單元陣列；源極線SL；選擇線SG；以及n個選擇電晶體180。
n個選擇電晶體180沿著選擇線SG配置在位元線BL與第一列的記憶單元190之間，選擇線SG與選擇電晶體180的閘極電極電連接。
位元線BL與第一列的記憶單元190的電晶體162的源極電極和汲極電極中的一個電連接，且藉由選擇電晶體180與第一列的記憶單元190的電晶體160的源極電極和汲極電極中的一個電連接。此外，源極電極線SL與第m列的記憶單元190的電晶體160的源極電極和汲極電極中的另一個電連接。
第k(k是2以上(m-1)以下的自然數)列的記憶單元190的電晶體160的源極電極和汲極電極中的一個與 第(k-1)列的記憶單元190的電容元件164的一個電極、電晶體162的閘極電極以及電晶體160的源極電極和汲極電極中的另一個電連接，第k列的記憶單元190的電晶體160的源極電極和汲極電極中的另一個與第(k+1)列的記憶單元190的電容元件164的一個電極、電晶體162的閘極電極以及電晶體160的源極電極和汲極電極中的一個電連接。
另外，第j(j是1以上且m以下的自然數)列的寫入字線WWLj與第j列的記憶單元190的電晶體162的閘極電極電連接。第j列的讀出字線RWLj與第j列的記憶單元190的電容元件164的另一個電極電連接。
圖2中的記憶單元190的結構與圖1的結構相同。注意，在圖2中，由於各記憶單元190的電晶體162在行方向上串聯電連接，且各記憶單元190的電晶體160在行方向上串聯連接，所以只有第一列的記憶單元190與位元線BL電連接而不藉由其他記憶單元190，只有第m列的記憶單元190與源極線SL電連接而不藉由其他記憶單元190。其他列的記憶單元190藉由相同的行的其他記憶單元190與位元線BL及源極線SL電連接。
在此，圖2所示的半導體裝置的第(k-1)列的記憶單元的節點FG不但具有圖1所示的結構，而且還具有與第k列的記憶單元190的電晶體162的源極電極和汲極電極中的一個電連接的結構。在第k列的記憶單元及第(k-1)列的記憶單元中，使用氧化物半導體材料的電晶 體162的關態電流都極小。因此，在圖2所示的半導體裝置的記憶單元190中，也藉由與圖1所示的半導體裝置同樣地使電晶體162成為截止狀態，能夠極為長期保持節點FG的電位。
如圖2所示的結構，藉由使多個記憶單元190的電晶體162串聯電連接，可以在各記憶單元190之間使電晶體162的源極電極與汲極電極彼此接觸。或者，可以共用源極電極及汲極電極。由此，每個記憶單元190只包括電晶體162的源極電極和汲極電極中的一個。
相比之下，在不使記憶單元190的電晶體162串聯連接，在各記憶單元190中分別設置電晶體162的源極電極及汲極電極的情況下，需要藉由設置開口部而使電晶體162的源極電極和汲極電極中的一個與位元線BL等佈線連接。換言之，在每個記憶單元190中包括電晶體162的源極電極及汲極電極的兩者以及用來與佈線連接的開口部。
因此，如圖2所示，藉由記憶單元190的電晶體162串聯電連接，可以減少記憶單元190所占的面積。例如，當將最小加工尺寸設為F時，可以將記憶單元190所占的面積設定為6F2至12F2。這樣可以實現半導體裝置的高整合化並且增大每單位面積的儲存容量。
在圖2所示的電路結構中記憶單元190的電晶體162串聯電連接，但是不一定必須串聯電連接。例如，也可以並聯電連接。
另外，還可以在第m列的記憶單元190與源極線SL之間追加設置選擇線及選擇電晶體。
在圖2所示的結構中，資訊的寫入及讀出基本上與圖1相同。在圖2所示的結構中以m是2且n是1的情況的結構為例子，參照圖3的時序圖說明資料的寫入、讀出工作。另外，在此示出在第二列第一行的記憶單元中寫入資料“1”，在第一列第一行的記憶單元中寫入資料“0”，讀出第二列第一行的記憶單元中的資料“1”，讀出第一列第一行的記憶單元的資料“0”的情況。時序圖中的BL、SL等的名稱示出被施加時序圖所示的電位的佈線。
此外，在此，作為一個例子說明對節點FG施加電位V1(例如，電源電壓VDD)而以保持在節點FG中的資料為資料“1”，對節點FG施加GND(0V)而以保持在節點FG中的資料為資料“0”的情況。另外，在對記憶單元190寫入資料“1”的情況及資料“0”的情況下，雖然位元線BL的電位不同，但是基本上的寫入工作相同。
首先，說明對第二列第一行的記憶單元190寫入資料“1”的情況的一個例子。首先，將選擇線SG的電位設定為使選擇電晶體180成為截止狀態的電位(V5)，將源極電極線SL的電位設定為V2，而使第一列及第二列的記憶單元190的電晶體160成為導通狀態。由此，第一列及第二列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。電位V2是低於節點FG的電位V1與電晶體160的臨界值的電位之間的差異的電 位。
然後，將位元線BL的電位設定為V1，將寫入字線WWL1及寫入字線WWL2的電位設定為V3(V3>V1)，而使第一列及第二列的記憶單元190的電晶體162成為導通狀態。此時，將讀出字線RWL1及讀出字線RWL2固定為GND(0V)。像這樣，對第一列及第二列的記憶單元190的節點FG施加V1，而積累電荷。
然後，將寫入字線WWL2的電位設定為GND(0V)來保持積累在第二列的記憶單元190的節點FG中的電荷。當將寫入字線WWL2的電位設定為GND(0V)時，第二列的記憶單元190的電晶體162成為截止狀態，節點FG的電位成為V1。像這樣，第二列第一行的記憶單元190的寫入結束。
另外，說明對第二列第一行的記憶單元190寫入資料“1”的情況的其他例子。首先，將位元線BL的電位設定為V1，將寫入字線WWL1及寫入字線WWL2的電位設定為V3(V3>V1)，而使第一列及第二列的記憶單元190的電晶體162成為導通狀態。此時，將讀出字線RWL1及讀出字線RWL2固定為GND(0V)。像這樣，對第一列及第二列的記憶單元190的節點FG施加V1，而積累電荷。
然後，在將選擇線SG的電位設定為V5，並使選擇電晶體180成為截止狀態之後，將源極線SL的電位設定為V2，而使第一列及第二列的記憶單元190的電晶體160 成為導通狀態。由此，第一列及第二列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。電位V2是低於節點FG的電位V1與電晶體160的臨界值的電位之間的差異的電位。
然後，將寫入字線WWL2的電位設定為GND(0V)來保持積累在第二列的記憶單元190的節點FG中的電荷。當將寫入字線WWL2的電位設定為GND(0V)時，第二列的記憶單元190的電晶體162成為截止狀態，節點FG的電位成為V1。像這樣，第二列第一行的記憶單元190的寫入結束。
接著，說明對第一列第一行的記憶單元190寫入資料“0”的情況的一個例子。在將選擇線SG的電位設定為V5，使選擇電晶體180成為截止狀態之後，將源極電極線SL的電位設定為V2，而使第一列及第二列的記憶單元190的電晶體160成為導通狀態。由此，第一列及第二列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。電位V2是低於GND(0V)與電晶體160的臨界值的電位之間的差異的電位。
然後，將位元線BL的電位設定為GND(0V)，將寫入字線WWL1的電位設定為V3(V3>V1)，將寫入字線WWL2的電位設定為GND(0V)，而只使第一列的記憶單元190的電晶體162成為導通狀態。藉由使第二列的記憶單元190的電晶體162成為截止狀態，在第二列的記憶單元190的節點FG中一直保持資料(資料“1”)。將讀 出字線RWL1及讀出字線RWL2固定為GND(0V)。像這樣，對第一列的記憶單元190的節點FG施加GND(0V)，而積累電荷。
然後，將寫入字線WWL1的電位設定為GND(0V)來保持積累在第一列的記憶單元190的節點FG中的電荷。當將寫入字線WWL1的電位設定為GND(0V)時，第一列的記憶單元190的電晶體162成為截止狀態，節點FG的電位成為0V。像這樣，第一列第一行的記憶單元190的寫入結束。
另外，說明對第一列第一行的記憶單元190寫入資料“0”的情況的其他例子。將位元線BL的電位設定為GND(0V)，將寫入字線WWL1的電位設定為V3(V3>V1)，將寫入字線WWL2的電位設定為GND(0V)，而只使第一列的記憶單元190的電晶體162成為導通狀態。藉由使第二列的記憶單元190的電晶體162成為截止狀態，在第二列的記憶單元190的節點FG中一直保持資料(資料“1”)。將讀出字線RWL1及讀出字線RWL2固定為GND(0V)。像這樣，對第一列的記憶單元190的節點FG施加GND(0V)，而積累電荷。
然後，將選擇線SG的電位設定為V5，並使選擇電晶體180成為截止狀態，使源極線SL的電位為V2，而使第一列及第二列的記憶單元190的電晶體160成為導通狀態。由此，第一列及第二列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。電位 V2是低於GND(0V)與電晶體160的臨界值的電位之間的差異的電位。
然後，將寫入字線WWL1的電位設定為GND(0V)來保持積累在第一列的記憶單元190的節點FG中的電荷。當將寫入字線WWL1的電位設定為GND(0V)時，第一列的記憶單元190的電晶體162成為截止狀態，節點FG的電位成為0V。像這樣，第一列第一行的記憶單元190的寫入結束。
如上所述，可以對第二列第一行及第一列第一行的記憶單元190進行寫入。
在寫入時，將第一列及第二行的記憶單元190的電晶體160的源極電極或汲極電極設定為源極線SL的固定電位。由此，施加到節點FG的電位不受保持電荷時的寫入字線WWL的電位的降低的影響，而施加到節點FG的電位不降低。為此，可以將要寫入的電位(位元線BL的電位)施加到節點FG，從而可以穩定地進行電位的寫入。
在此，說明第一列的記憶單元190及第二列的記憶單元190串聯連接的情況。由此，需要在對第二列的記憶單元190進行寫入之後對第一列的記憶單元190進行寫入。但是，在第一列的記憶單元190與第二列的記憶單元190不串聯電連接時，例如，在並聯電連接時，不需要從第二列的記憶單元190開始寫入，也可以從第一列的記憶單元190開始寫入資料。
作為上述電路結構中的電晶體162例如應用使用氧化 物半導體材料的電晶體。使用氧化物半導體材料的電晶體的關態電流極小。由此，藉由使電晶體162成為截止狀態，可以在極長時間保持電晶體160的閘極電極的電位。
接著，說明資料的讀出。資料的讀出根據位元線BL的電位的變化進行。在此，在第一列及第二列的記憶單元190的電晶體160都處於導通狀態時位元線BL的電位成為低電位，而在電晶體160中的至少一個處於截止狀態時位元線BL的電位成為高電位。但是，這只是一個例子而已，不一定必須在讀出時改變位元線BL的電位。
首先，說明從第二列的記憶單元190(讀出物件的記憶單元190)讀出資料的情況作為例子。將選擇線SG的電位設定為使選擇電晶體180成為導通狀態的電位(V4)，將與第二列的記憶單元190的電容元件164電連接的讀出字線RWL2及寫入字線WWL2的電位設定為GND(0V)，將與第一列的記憶單元190(讀出物件之外的記憶單元190)電連接的讀出字線RWL1的電位設定為V0，將寫入字線WWL1的電位設定為GND(0V)。如使用圖1說明那樣，將電位V0設定為如下電位即可，即對讀出物件之外的記憶單元的讀出字線RWL成為無論在讀出時施加到閘極電極的電荷如何電晶體160都成為導通狀態的電位。
在第二列的記憶單元190的節點FG施加有資料“1”的V1時，藉由將與第二列的記憶單元190連接的讀出字線RWL2的電位設定為GND(0V)，而電晶體160 成為導通狀態。
此時，在第一列的記憶單元190中已存在寫入資料“1”時及已存在寫入資料“0”時的任一情況下，第一列的記憶單元190的電晶體160都成為導通狀態。
藉由上述工作，第一列及第二列的記憶單元190的電晶體160成為導通狀態，而位元線BL的電位成為低電位。由此，可以讀出寫入的資料“1”。
接著，說明從第一列的記憶單元190(讀出物件的記憶單元190)讀出資料的情況作為例子。在從第一列的記憶單元190讀出資料時，將選擇線SG的電位設定為V4，使選擇電晶體180成為導通狀態，將讀出字線RWL1及寫入字線WWL1的電位設定為GND(0V)，將與第二列的記憶單元190(讀出物件之外的記憶單元190)電連接的讀出字線RWL2的電位設定為V0，將寫入字線WWL2的電位設定為GND(0V)。
在第一列的記憶單元190的節點FG施加有資料“0”的0V時，藉由將與第一列的記憶單元190連接的讀出字線RWL1的電位設定為GND(0V)，而電晶體160成為導通狀態。藉由第一列的記憶單元190的電晶體160成為截止狀態，而位元線BL的電位成為高電位。由此，可以讀出寫入的資料“0”。
如上所述，可以進行第二列第一行及第一列第一行的記憶單元190的讀出。
在此，在進行第二列的記憶單元190的讀出之後進行 第一列的記憶單元190的讀出，但是對讀出的順序沒有特別的限制，也可以從第一列的記憶單元190開始讀出。
在上述說明中，以兩個記憶單元串聯電連接的電路結構為例子說明資料的寫入及讀出工作，但是在m個記憶單元串聯電連接的電路結構中也可以進行同樣的工作來進行寫入及讀出。以下說明m個記憶單元串聯電連接的電路結構的寫入及讀出工作。此外，關於m個記憶單元串聯電連接的電路結構，未圖示時序圖。
以下示出在m個記憶單元串聯電連接的電路結構中，對第k列的記憶單元190寫入資料“1”(或資料“0”)的情況的一個例子。使選擇電晶體180成為截止狀態，並使第一列至第m列的記憶單元190的電晶體160成為導通狀態。由此，第一列至第m列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。然後，對第一列至第k列的記憶單元190的電晶體162的源極電極或汲極電極施加位元線BL的電位V1(或0V)，對寫入字線WWL1至寫入字線WWLk施加電位，使第一列至第k列的記憶單元190的電晶體162成為導通狀態，在第k列的記憶單元190中積累電荷。然後，藉由降低第k列的寫入字線WWLk的電位使第k列的記憶單元190的電晶體162成為截止狀態，可以在第k列的記憶單元190的節點FG中保持電荷。當對第一列至第(k-1)列的記憶單元190也寫入資料“1”(或資料“0”)時，在第k列的記憶單元190的節點FG中保持 電荷之後，按順序降低第(k-1)列的寫入字線WWL(k-1)的電位至第一列的寫入字線WWL1的電位，按順序使第(k-1)列的記憶單元190的電晶體162至第一列的記憶單元190的電晶體162成為截止狀態。因此，可以在第(k-1)列的記憶單元190的節點FG至第一列的記憶單元190的節點FG中按順序保持電荷，在第一列至第(k-1)列的記憶單元190中也寫入資料“1”(或資料“0”)。另外，雖然示出了在對第k列的記憶單元190進行寫入之後也對第一列至第(k-1)列的記憶單元190進行寫入的例子，但是不需要對第一列至第(k-1)列的記憶單元190進行寫入，也可以只對第k列進行寫入。
另外，以下示出在m個記憶單元串聯電連接的電路結構中，對第k列的記憶單元190寫入資料“1”(或資料“0”)的情況的其他例子。對第一列至第k列的記憶單元190的電晶體162的源極電極或汲極電極施加位元線BL的電位V1(或0V)，對第一列至第k列的記憶單元190的電晶體162施加寫入字線WWL1至寫入字線WWLk的電位，使第一列至第k列的記憶單元190的電晶體162成為導通狀態，在第k列的記憶單元190中積累電荷。然後，使選擇電晶體180成為截止狀態，並使第一列至第m列的記憶單元190的電晶體160成為導通狀態。由此，第一列至第m列的記憶單元190的電晶體160的源極電極或汲極電極成為源極線SL的固定電位。然後，藉由降低第k列的寫入字線WWLk的電位使第k列的記憶單元190 的電晶體162成為截止狀態，可以在第k列的記憶單元190的節點FG中保持電荷。當對第一列至第(k-1)列的記憶單元190也寫入資料“1”(或資料“0”)時，在第k列的記憶單元190的節點FG中保持電荷之後，按順序降低第(k-1)列的寫入字線WWL(k-1)的電位至第一列的寫入字線WWL1的電位，按順序使第(k-1)列的記憶單元190的電晶體162至第一列的記憶單元190的電晶體162成為截止狀態。因此，可以在第(k-1)列的記憶單元190的節點FG至第一列的記憶單元190的節點FG中按順序保持電荷，在第一列至第(k-1)列記憶單元190中也寫入資料“1”(或資料“0”)。另外，雖然示出了在對第k列的記憶單元190進行寫入之後也對第一列至第(k-1)列的記憶單元190進行寫入的例子，但是不需要對第一列至第(k-1)列的記憶單元190進行寫入，也可以只對第k列進行寫入。
如上所述，在m個記憶單元串聯電連接的電路結構中，可以對第一列至第k列的記憶單元190進行寫入。
在寫入時，將第一列至第m列的記憶單元190的電晶體160的源極電極或汲極電極設定為源極線SL的固定電位。由此，施加到節點FG的電位不受保持電荷時的寫入字線WWL的電位的降低的影響，而可以抑制施加到節點FG的電位的降低。為此，可以將要寫入的電位(位元線BL的電位)施加到節點FG，可以穩定地進行電位的寫入。
在此，說明第一列至第m列的記憶單元190串聯電連接的情況。由此，需要對離位元線遠的記憶單元190至離位元線近的記憶單元190按順序進行寫入。注意，在第一列至第m列的記憶單元190不串聯電連接時，例如在並聯電連接時，不需要從離位元線遠的記憶單元190開始寫入，對寫入順序沒有特別的限制。
作為上述電路結構中的電晶體162例如應用使用氧化物半導體材料的電晶體。使用氧化物半導體材料的電晶體的關態電流極小。由此，藉由使電晶體162成為截止狀態，可以在極長時間保持電晶體160的閘極電極的電位。
接著，以下示出在m個記憶單元串聯電連接的電路結構中，從第k列的記憶單元190讀出資料的情況的例子。使選擇電晶體180成為導通狀態，將第一列的寫入字線WWL1至第m列的寫入字線WWLm的電位設定為GND(0V)，第k列的讀出字線RWLk以外的第一列的讀出字線RWL1至第m列的讀出字線RWLm的電位設定為V0。藉由只將第k列的記憶單元190(讀出物件的記憶單元190)的讀出字線RWLk的電位設定為GND(0V)，可以進行第k列的記憶單元190的讀出。在第k列的記憶單元190中寫入有資料“1”時，位元線BL的電位成為低電位，而在寫入有資料“0”時，位元線的電位成為高電位。
如上所述，在m個記憶單元串聯電連接的電路結構中，可以進行讀出物件的記憶單元190的讀出。
實施例2
在本實施例中，參照圖4說明根據所公開的發明的一個實施例的半導體裝置的電路結構及工作。另外，在電路圖中，為了表示使用氧化物半導體材料的電晶體，有時還附上“OS”的符號。
圖4所示的電路結構是以m個記憶單元190、選擇電晶體180為一個塊，包括縱r(r是1以上的自然數)個×橫n個塊700的NAND型半導體裝置的電路結構的一個例子。圖4中的塊700的結構與圖2相同。但是，在縱方向上電連接的r個各塊700的選擇電晶體180的源極電極和汲極電極中的一個與同一位元線BL電連接。
在圖4的結構中，塊700的電路結構、資料的寫入及讀出工作基本上與圖2相同，所以省略詳細說明。
如圖4所示，藉由串聯電連接塊700，可以實現半導體裝置的高容量化。
在圖2所示的電路結構中，藉由增加串聯電連接的記憶單元190，可以實現半導體裝置的高容量化。但是，由於增加串聯電連接的記憶單元190，記憶單元190離位元線BL越遠，對記憶單元190寫入的電位越降低。由此，在要寫入的電位(位元線BL的電位)與寫入在離位元線BL遠一側電連接的記憶單元190中的電位之間產生差異。由此，在寫入在離位元線BL近一側電連接的記憶單元190中的電位與寫入在離位元線BL遠一側電連接的記 憶單元190中的電位之間產生差異，而各記憶單元190的節點FG的電位之間產生不均勻性。
如圖4所示，將串聯電連接的記憶單元190分為每個塊，對各塊700施加位元線BL的電位。像這樣，可以減少要寫入的電位(位元線BL的電位)與寫入在記憶單元190中的電位之間的差異，而可以減少寫入在各記憶單元中的電位的不均勻性。
另外，在上述結構中，作為電晶體162例如應用使用氧化物半導體材料的電晶體。使用氧化物半導體材料的電晶體的關態電流極小。由此，藉由使電晶體162成為截止狀態，可以在極長時間保持電晶體160的閘極電極的電位。
另外，在上述結構中，在對第t(t是1以上且r以下的自然數)塊700進行寫入時，將第t塊700的源極電極線SLt的電位設定為使第t塊700中的第一列至第m列的記憶單元190的電晶體160成為導通狀態的電位。不需要對寫入物件的第t塊700以外的第一塊700的源極線SL1至第r塊700的源極線SLr施加電位。換言之，只對寫入物件的塊700的源極線SL施加電位，不需要對寫入物件之外的塊700的源極線SL施加電位。由此，由於不需要對所有源極線SL施加電位，所以可以減少功耗量。
另外，在上述結構中，在寫入資料時，在寫入物件的塊700中，將第一列及第m列的記憶單元190的電晶體160的源極電極或汲極電極設定為源極線SL的固定電 位。由此，施加到節點FG的電位不受保持電荷時的寫入字線WWL的電位降低的影響，而施加到節點FG的電位不降低。為此，可以將要寫入的電位(位元線BL的電位)施加到節點FG，可以穩定地進行電位的寫入。
實施例3
在本實施例中，參照圖5A至圖12B說明根據所公開的發明的一個實施例的半導體裝置的結構及其製造方法。明確而言，說明可以安裝在儲存裝置中的記憶單元的結構及其製造方法。
〈半導體裝置的剖面結構及平面結構〉
圖5A和圖5B是半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面，圖5B示出半導體裝置的平面。圖5A相當於沿著圖5B的A1-A2及B1-B2的剖面。圖5A和圖5B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162。第一半導體材料和第二半導體材料較佳是不同的材料。例如，可以使用氧化物半導體以外的半導體材料作為第一半導體材料，並且使用氧化物半導體作為第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方 面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。圖5A和圖5B所示的半導體裝置可以用作記憶單元。圖5A和圖5B中的電晶體160、電晶體162及電容元件164相當於圖1、圖2及圖4中的電晶體160、電晶體162及電容元件164。
另外，所公開的發明的技術本質在於：為了保持資料而將如氧化物半導體的能夠充分地降低關態電流的半導體材料用於圖1、圖2及圖4所示的電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖5A和圖5B中的電晶體160包括：設置在半導體基板400上的半導體層中的通道形成區134；夾著通道形成區134地設置的雜質區132(也稱為源極區及汲極區)；設置在通道形成區134上的閘極絕緣層122a；以及在閘極絕緣層122a上且與通道形成區134重疊地設置的閘極電極128a。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。另外，汲極電極的記載會包括汲極區。
另外，設置在半導體基板400上的半導體層中的雜質區126與導電層128b連接。在此，導電層128b也用作電晶體160的源極電極或汲極電極。另外，在雜質區132和 雜質區126之間設置有雜質區130。另外，覆蓋電晶體160設置有絕緣層136、絕緣層138及絕緣層140。另外，為了實現高集成化，如圖5A和圖5B所示，較佳採用電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極128a的側面設置側壁絕緣層，並設置包括不同雜質濃度的區域的雜質區132。
圖5A和圖5B中的電晶體162包括：設置在絕緣層140等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極(或汲極電極)142a及汲極電極(或源極電極)142b；覆蓋氧化物半導體層144、源極電極142a及汲極電極142b的閘極絕緣層146；以及在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148a。
在此，氧化物半導體層144較佳藉由被充分地去除氫等雜質，或者被供應充分的氧，而被高純度化。明確而言，例如，氧化物半導體層144的氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供應充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳為低於 1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫(25℃)下的關態電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)等於1×10-21A)以下，較佳為10zA以下。如此，藉由使用被i型化(本徵化)或實質上被i型化的氧化物半導體，可以得到關態電流特性極為優良的電晶體162。
另外，氧化物半導體層144較佳藉由被充分地去除鈉、鋰、鉀等鹼金屬及鹼土金屬的雜質來被高純度化。明確而言，例如氧化物半導體層144的鈉濃度為5×1016cm-3以下，較佳為1×1016cm-3以下，更佳為1×1015cm-3以下，鋰濃度為5×1015cm-3以下，較佳為1×1015cm-3以下，鉀濃度為5×1015cm-3以下，較佳為1×1015cm-3以下。上述氧化物半導體層144中的鈉濃度、鋰濃度及鉀濃度也是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。
因為對於氧化物半導體層來說上述鹼金屬及鹼土金屬是惡性的雜質，所以較佳氧化物半導體層所含有的鹼金屬及鹼土金屬量少。尤其是，鹼金屬中的鈉當與氧化物半導體層接觸的絕緣膜是氧化物時擴散到氧化物中而成為鈉離子(Na+)。另外，在氧化物半導體層內，鈉斷裂金屬與氧的鍵或者擠進鍵之中。其結果是，導致電晶體特性的劣化(例如，常導通化(臨界值向負一側偏移)、遷移率的降低等)。並且，還導致特性偏差。特別在氧化物半導體層中的氫濃度充分低時，這些問題變得明顯。由此，當氧 化物半導體層中的氫濃度是5×1019cm-3以下，特別是5×1018cm-3以下時，強烈要求將鹼金屬的濃度設定為上述值。
另外，雖然在圖5A和圖5B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用不被加工為島狀的結構。在不將氧化物半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
圖5A和圖5B所示的電容元件164包括：汲極電極142b；閘極絕緣層146；以及導電層148b。換言之，將汲極電極142b用作電容元件164的一個電極，將導電層148b用作電容元件164的另一個電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保汲極電極142b和導電層148b之間的絕緣性。再者，當不需要電容時，也可以採用不設置電容元件164的結構。
在本實施例中，以與電晶體160至少部分重疊的方式設置有電晶體162及電容元件164。藉由採用這種平面佈局，可以實現高集成化。例如，可以以最小加工尺寸為F，將記憶單元所占的面積設定為15F2至25F2。
在電晶體162及電容元件164上設置有絕緣層150。並且，在形成於閘極絕緣層146及絕緣層150中的開口中設置有佈線154。佈線154是連接記憶單元之一與其他記 憶單元的佈線。佈線154藉由源極電極142a及導電層128b連接到雜質區126。由此，與將電晶體160中的源極區或汲極區和電晶體162中的源極電極142a分別連接到不同佈線的情況相比可以減少佈線數目，從而可以提高半導體裝置的集成度。
另外，藉由設置導電層128b，可以重疊設置如下兩種位置：一是雜質區126與源極電極142a連接的位置；二是源極電極142a與佈線154連接的位置。藉由採用這種平面佈局，可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集成度。
〈SOI基板的製造方法〉
接著，參照圖6A至圖6G對用於製造上述半導體裝置的SOI基板的製造方法的一個例子進行說明。
首先，準備作為基底基板的半導體基板400(參照圖6A)。作為半導體基板400，可以使用如單晶矽基板、單晶鍺基板等半導體基板。另外，作為半導體基板，可以使用太陽能電池級矽(SOG-Si：Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
除了半導體基板400以外，還可以舉出如下：鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃之類的用於電子工業的各種玻璃基板；石英基板；陶瓷基板；藍寶石基 板。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
較佳預先對半導體基板400的表面進行清洗。明確而言，較佳使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)等對半導體基板400進行清洗。
接著，準備接合基板。這裏，作為接合基板使用單晶半導體基板410(參照圖6B)。另外，雖然在這裏使用單晶體的基板作為接合基板，但是接合基板的結晶性不侷限於單晶。
作為單晶半導體基板410，例如可以使用如單晶矽基板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，也可以使用諸如砷化鎵、磷化銦等的化合物半導體基板。作為市場上出售的矽基板，典型的是直徑為5英寸(125mm)、直徑為6英寸(150mm)、直徑為8英寸(200mm)、直徑為12英寸(300mm)、直徑為16英寸(400mm)的圓形的矽基板。另外，單晶半導體基板410的形狀不侷限於圓形，例如，還可以使用被加工為矩形的基板。另外，單晶半導體基板410可以利用CZ(提拉)法及FZ(浮區)法製造。
在單晶半導體基板410的表面形成氧化膜412(參照圖6C)。另外，從去除污染物的觀點來看，較佳在形成氧化膜412之前預先使用鹽酸和過氧化氫水的混合液 (HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板410的表面進行清洗。也可以藉由交替噴出稀氫氟酸和臭氧水來進行清洗。
例如，氧化膜412可以由氧化矽膜、氧氮化矽膜等的單層或疊層形成。作為上述氧化膜412的製造方法，有熱氧化法、CVD法或濺射法等。此外，當使用CVD法形成氧化膜412時，較佳使用四乙氧基矽烷(簡稱TEOS：化學式Si(OC2H5)4)等的有機矽烷形成氧化矽膜，以實現良好的貼合。
在本實施例中，藉由對單晶半導體基板410進行熱氧化處理來形成氧化膜412(這裏為SiOx膜)。較佳在氧化氣圍中添加鹵素進行熱氧化處理。
例如，可以藉由在添加有氯(Cl)的氧化氣圍中對單晶半導體基板410進行熱氧化處理，形成被氯氧化的氧化膜412。在這種情況下，氧化膜412成為含有氯原子的膜。藉由利用該氯氧化俘獲外來雜質的重金屬(例如，Fe、Cr、Ni、Mo等)形成金屬氯化物，而將該金屬氯化物去除到外部，可以降低單晶半導體基板410的污染。
另外，氧化膜412所包含的鹵素原子不侷限於氯原子。也可以使氧化膜412包含氟原子。作為使單晶半導體基板410表面氟氧化的方法，例如可以舉出以下方法：在將單晶半導體基板410浸漬在HF溶液中之後在氧化氣圍 中進行熱氧化處理；或者將NF3添加到氧化氣圍中進行熱氧化處理；等等。
接著，藉由對單晶半導體基板410照射由電場加速的離子並進行添加，在單晶半導體基板410的預定的深度中形成結晶結構受到損傷的脆化區414(參照圖6D)。
可以藉由離子的動能、離子的質量和電荷、離子的入射角等來調節形成脆化區414的區域的深度。此外，脆化區414被形成在與離子的平均侵入深度基本相同的深度的區域中。由此，可以藉由離子的添加深度來調節從單晶半導體基板410分離的單晶半導體層的厚度。例如，以單晶半導體層的厚度成為10nm以上且500nm以下，較佳為50nm以上且200nm以下左右的方式調節平均侵入深度，即可。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的典型例子，有將使製程氣體電漿激發而產生的所有離子種照射到被處理體的非質量分離型裝置。在該裝置中，不對電漿中的離子種進行質量分離而將它照射到被處理體。另一方面，離子植入裝置是質量分離型裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體。
在本實施例中，對使用離子摻雜裝置將氫添加到單晶半導體基板410的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，較佳提高H3 +的比率。明確 而言，相對於H+、H2 +、H3 +的總量，H3 +的比率為50%以上(更佳為80%以上)。藉由提高H3 +的比率，可以提高離子照射的效率。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與在不同的製程中進行照射的情況相比可以減少製程數，並且可以抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區414時，雖然有與此同時添加重金屬的憂慮，但是藉由隔著含有鹵素原子的氧化膜412進行離子照射，可以防止這些重金屬對單晶半導體基板410的污染。
接著，使半導體基板400和單晶半導體基板410對置，並使它們隔著氧化膜412貼合。由此，貼合半導體基板400和單晶半導體基板410(參照圖6E)。另外，也可以在與單晶半導體基板410貼合的半導體基板400的表面形成氧化膜或氮化膜。
在進行貼合時，較佳對半導體基板400或單晶半導體基板410的一處施加0.001N/cm2以上且100N/cm2以下，例如1N/cm2以上且20N/cm2以下的壓力。藉由施加壓力使接合平面接近而貼合，在被貼合的部分中半導體基板400與氧化膜412接合，並以該部分為起點開始自發性的接合而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在貼合單晶半導體基板410與半導體基板400之前，較佳對進行貼合的表面進行表面處理。藉由進行表面處理，可以提高單晶半導體基板410和半導體基板400的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在貼合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區414發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以邊在該溫度範圍內加熱邊接合半導體基板400和氧化膜412。作為上述熱處理，可以使用擴散爐、電阻加熱爐等加熱爐、RTA(快速熱退火：Rapid Thermal Anneal)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的發明的一個實施例不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板410在脆化區中進行分離，而在半導體基板400上隔著氧化膜412形成單晶半導體層416(參照圖6F)。
另外，較佳使進行上述分離時的熱處理的溫度盡可能地低。這是因為進行分離時的溫度越低單晶半導體層416的表面粗糙度越低的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上且600℃以下，當將該溫度設定為400℃以上且500℃以下時更有 效。
另外，也可以在使單晶半導體基板410分離之後，以500℃以上的溫度對單晶半導體層416進行熱處理以降低殘留在單晶半導體層416中的氫的濃度。
接著，藉由對單晶半導體層416的表面照射雷射，形成表面平坦性提高了且缺陷減少了的單晶半導體層418(參照圖6G)。另外，也可以進行熱處理來代替雷射照射處理。
另外，在本實施例中，雖然在進行了用來分離單晶半導體層416的熱處理之後立即進行了雷射照射處理，但是本發明的一個方式不應被解釋為限定於此。既可以在用來分離單晶半導體層416的熱處理之後先進行蝕刻處理來去除單晶半導體層416表面缺陷多的區域，再進行雷射照射處理，又可以在提高單晶半導體層416表面的平坦性之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施例中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層416的厚度的薄膜化製程。至於單晶半導體層416的薄膜化，既可使用乾蝕刻和濕蝕刻中的任一種，又可使用其兩者。
藉由上述製程，可以形成具有特性良好的單晶半導體層418的SOI基板(參照圖6G)。
〈半導體裝置的製造方法〉
接著，參照圖7A至圖10C而說明使用上述SOI基板 的半導體裝置的製造方法。
〈下部電晶體的製造方法〉
首先，參照圖7A至圖7E及圖8A至圖8D說明下部電晶體160的製造方法。圖7A至圖7E及圖8A至圖8D是示出根據圖6A至圖6G所示的方法形成的SOI基板的一部分，且相當於圖5A所示的下部電晶體的剖面製程圖。
首先，將單晶半導體層418加工為島狀以形成半導體層120(參照圖7A)。另外，在該製程的前後，為了控制電晶體的臨界值電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到半導體層。在半導體材料為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，覆蓋半導體層120形成絕緣層122(參照圖7B)。絕緣層122是後面成為閘極絕緣層的層。絕緣層122例如可以藉由對半導體層120表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體來進行。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層122較佳採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿 (HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或疊層結構。另外，至於絕緣層122的厚度，例如可以設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。在此，使用電漿CVD法形成包含氧化矽的絕緣層的單層。
接著，在絕緣層122上形成掩模124，將賦予一導電性的雜質元素添加到半導體層120，來形成雜質區126(參照圖7C)。這裏，在添加雜質元素之後，去除掩模124。
接著，藉由在絕緣層122上形成掩模，去除絕緣層122的與雜質區126重疊的區域的一部分，來形成閘極絕緣層122a(參照圖7D)。作為絕緣層122的去除方法，可以使用濕蝕刻或乾蝕刻等的蝕刻處理。
接著，在閘極絕緣層122a上形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極128a及導電層128b(參照圖7E)。
作為用於閘極電極128a及導電層128b的導電層，可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，可以藉由使用抗蝕劑掩模的蝕刻進行導電層的加工。
接著，以閘極電極128a及導電層128b為掩模，將賦予一種導電型的雜質元素添加到半導體層，來形成通道形成區134、雜質區132及雜質區130(參照圖8A)。例如，添加磷(P)或砷(As)等雜質元素，以形成n型電晶體，而添加硼(B)或鋁(Al)等雜質元素，以形成p型電晶體，即可。這裏，可以適當地設定所添加的雜質元素的濃度。另外，在添加雜質元素之後，進行用於活化的熱處理。在此，雜質區的濃度從低到高的順序為雜質區126、雜質區132、雜質區130。
接著，以覆蓋閘極絕緣層122a、閘極電極128a、導電層128b的方式形成絕緣層136、絕緣層138及絕緣層140(參照圖8B)。
絕緣層136、絕緣層138、絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是較佳將低介電常數(low-k)材料用於絕緣層136、絕緣層138、絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層136、絕緣層138、絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層136、絕緣層138、絕緣層140。在本實施例中，對作為絕緣層136使用氧氮化矽，作為絕緣層138使用氮氧化矽，作為絕緣 層140使用氧化矽的情況進行說明。另外，雖然在此採用絕緣層136、絕緣層138及絕緣層140的疊層結構，但是所公開的發明的一個實施例不侷限於此。作為上述絕緣層既可以採用單層或兩層結構，又可以採用四層以上的疊層結構。
接著，藉由對絕緣層138及絕緣層140進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣層138及絕緣層140平坦化(參照圖8C)。在此，進行CMP處理直到露出絕緣層138的一部分為止。當作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽時，將絕緣層138用作蝕刻停止層。
接著，藉由對絕緣層138及絕緣層140進行CMP處理或蝕刻處理，使閘極電極128a及導電層128b的上面露出(參照圖8D)。在此，進行蝕刻處理直到露出閘極電極128a及導電層128b的一部分為止。作為該蝕刻處理較佳使用乾蝕刻，但是也可以使用濕蝕刻。在使閘極電極128a及導電層128b的一部分露出的製程中，為了提高後面形成的電晶體162的特性，較佳使絕緣層136、絕緣層138、絕緣層140的表面盡可能地為平坦。
藉由上述製程，可以形成下部的電晶體160(參照圖8D)。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的 多層佈線結構來實現高集成化的半導體裝置。
〈上部電晶體的製造方法〉
接著，參照圖9A至圖9D及圖10A至圖10C說明上部電晶體162的製造方法。
首先，在閘極電極128a、導電層128b、絕緣層136、絕緣層138、絕緣層140等上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖9A)。另外，在形成氧化物半導體層之前，可以在絕緣層136、絕緣層138、絕緣層140上設置用作基底的絕緣層。該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法等來形成。
作為用於氧化物半導體層的材料，可以使用：四元金屬氧化物如In-Sn-Ga-Zn-O類材料；三元金屬氧化物如In-Ga-Zn-O類材料、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料；二元金屬氧化物如In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；以及In-O類材料、Sn-O類材料、Zn-O類材料等。此外，也可以使上述材料包含SiO2。這裏，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)以及鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，可以將使用由化學式InMO3(ZnO)m(m>0)表示的材料的薄膜用作氧化物半導體層。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。
此外，較佳將氧化物半導體層的厚度設定為3nm以上且30nm以下。這是因為若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂。
氧化物半導體層較佳使用氫、水、羥基或氫化物等雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體層。
在本實施例中，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法形成氧化物半導體層。
作為In-Ga-Zn-O類氧化物靶材，例如可以使用具有In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的組成比的氧化物靶材。另外，靶材的材料及組成不侷限於上述記載。例如還可以使用具有In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的組成比的氧化物靶材。
另外，當使用被稱為IZO的In-Zn-O類材料時，將所使用的靶材的組成比以原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳數比 則為In2O3：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：YZ時，滿足Z>1.5X+Y的關係。
另外，在形成被稱為ITZO的In-Sn-Zn類氧化物時，使用一種氧化物靶材，作為其靶材的組成比，In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35等。
氧化物靶材的填充率為90%以上且100%以下，較佳為95%以上且99.9%以下。這是因為如下緣故：藉由使用高填充率的金屬氧化物靶材，可以將氧化物半導體層形成得緻密。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體層中，較佳採用使用充分地去除氫、水、羥基、氫化物等雜質的高純度氣體的氣圍。
例如，可以採用如下方法形成氧化物半導體層。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度超過200℃且500℃以下，較佳超過300℃且500℃以下，更佳為350℃以上450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，作為排氣單元，較佳使用低溫泵、 離子泵、鈦昇華泵等的吸附型真空泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等雜質(更佳還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基或氫化物等雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體層，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體層中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體層，可以充分地降低氧化物半導體層所含有的氫、水、羥基或氫化物等雜質的濃度。另外，可以減輕由濺射導致的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離是60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；成膜氣圍是氧(氧流量比率100%)氣圍。另外，藉由使用脈衝直流電源，可以減輕在進行成膜時發生的粉狀物質(也稱為微粒或塵屑)，並且膜厚度分佈也變得均勻，所以較佳採用脈衝直流電源。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前，進行引入氬氣體產生電漿的反濺射，來去除附著於 氧化物半導體層的被形成表面上的粉狀物質(也稱為微粒或塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，來對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
作為氧化物半導體層的加工，可以在氧化物半導體層上形成所希望的形狀的掩模之後對該氧化物半導體層進行蝕刻。可以藉由光微影製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。此外，氧化物半導體層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質，改善氧化物半導體層144的結構，從而可以降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度為250℃以上且700℃以下，較佳為450℃以上且600℃以下或者低於基板的應變點。作為惰性氣體氣圍，較佳應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍。例如，引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。 在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
藉由進行熱處理減少雜質以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層，可以實現具有極優越的特性的電晶體。
此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。例如，該熱處理也可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，上述脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極142a、汲極電極142b(參照圖9B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦 膜的單層結構時，具有易於將源極電極142a及汲極電極142b加工為具有傾斜度的形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電性的金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽的上述任何一種金屬氧化物材料。
較佳以形成的源極電極142a及汲極電極142b的端部成為具有傾斜度的形狀的方式對導電層進行蝕刻。這裏，傾斜角例如較佳為30度以上且60度以下。藉由以源極電極142a及汲極電極142b的端部成為具有傾斜度的形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極142a的下端部與汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且景深大。由此，後面形成的電晶體的通道長度(L)可以為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
接著，以覆蓋源極電極142a、汲極電極142b並與氧 化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖9C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，較佳減薄其厚度，以確保電晶體的工作。例如，當使用氧化矽時，其厚度可以為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
當如上述那樣將閘極絕緣層形成為較薄時，存在由於隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以增大膜厚度，以抑制閘極洩漏電流。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
另外，與氧化物半導體層144接觸的絕緣層(在本實施例中，相當於閘極絕緣層146)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體搭配良好，並且藉由將它用於與氧化物半導體層接觸的絕緣層，可以保持與氧化物半導體層之間的介面的良好狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(atomic%)多於含鎵量(atomic%)的物質，氧化鎵鋁是指含鎵量(atomic%)等於或多於含鋁量(atomic%)的物質。
例如，當以與包含鎵的氧化物半導體層接觸的方式形成閘極絕緣層時，藉由將包含氧化鎵的材料用於閘極絕緣層，可以保持氧化物半導體層和閘極絕緣層之間的良好的介面特性。另外，藉由使氧化物半導體層與包含氧化鎵的絕緣層接觸地設置，可以減少氧化物半導體層與絕緣層的介面中的氫的聚積。另外，在將與氧化物半導體的成分元素同一族的元素用於絕緣層時，可以得到上述同樣的效果。例如，使用包含氧化鋁的材料形成絕緣層是有效的。另外，由於氧化鋁具有不容易滲透水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層144接觸的絕緣層，較佳藉由進行氧氣圍下的熱處理或氧摻雜等使絕緣材料處於其氧含量超過化學計量組成比的狀態。氧摻雜是指對塊體添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以藉由離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層144接觸的絕緣層使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。此外，作為與氧化物半導體層144接觸的絕緣層使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。或者，作為與氧化物半導體層144接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理等，可以形成包含其氧含量超過化學計量組成比的區域的絕緣層。藉由使具備這種區域的絕緣層和氧化物半導體層接觸，絕緣層中的過剩的氧被供應到氧化物半導體層中，從而可以減少氧化物半導體層中或氧化物半導體層和絕緣層之間的介面中的氧不足缺陷來可以使氧化物半導體層成為i型化或無限接近於i型的氧化物半導體。
另外，具有其氧含量超過化學計量組成比的區域絕緣層既可應用於作為氧化物半導體層144的基底膜形成的絕緣層代替閘極絕緣層146又可應用於閘極絕緣層146及基底絕緣層的兩者。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性偏差。此外，當閘極絕緣層146含有氧時，向氧化物半導體層144供應氧而填補該氧化物半導體層144的氧缺陷，從而可以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施例中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理中的至少一個，可以以使其儘量不包含含有氫原子的物質的方式使氧化物半導體層144高純度化。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極148a及導電層148b(參照圖9D)。
作為閘極電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，閘極電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、閘極電極148a及導電層148b上形成絕緣層150(參照圖10A)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣層150較佳使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施例中，採用絕緣層150的單層結構，但是，所公開的發明的一個實施例不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150中形成到達源極電極142a的開口。然後，在絕緣層150上形成與源極電極142a接觸的佈線154(參照圖10B)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線154。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣層150的開口的區域中藉由PVD法形成薄(5nm左右)的鈦膜，在藉由PVD法形成薄的鈦膜之後埋入開口形成鋁膜。在此，藉由PVD法形成的鈦膜具有將被形成面的氧化膜(自然氧化膜等)還原並降低與下部電極等(在此為源極電極142a)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
形成在絕緣層150中的開口較佳形成在與導電層128b重疊的區域中。藉由在這種區域中形成開口，可以抑制起因於接觸區域的元件面積的增大。
在此，對不使用導電層128b而使如下兩種連接結構重疊的情況進行說明，該兩種連接結構：一是雜質區126與源極電極142a的連接結構；二是源極電極142a與佈線154的連接結構。此時，在形成在雜質區126上的絕緣層136、絕緣層138及絕緣層140中形成開口(稱為下部的接觸)，在下部的接觸中形成源極電極142a，然後，在閘極絕緣層146及絕緣層150中，在與下部的接觸重疊的區域中形成開口(稱為上部的接觸)，並且形成佈線154。當在與下部的接觸重疊的區域中形成上部的接觸時，有如下憂慮：即，由於蝕刻，形成在下部的接觸中的源極電極142a斷開。當為了避免該斷開，以不使下部的接觸與上部的接觸重疊的方式形成結構時，發生元件面積的增大的問題。
如本實施例所示那樣，藉由使用導電層128b，可以形成上部的接觸而不使源極電極142a斷開。由此，可以使下部的接觸與上部的接觸重疊地設置，從而可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集成度。
接著，以覆蓋佈線154的方式形成絕緣層156(參照圖10C)。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162以及電容元件164(參照圖10C)。
接著，作為圖10A至圖10C所示的電晶體162的結構示出頂閘結構，但是本發明不侷限於此，也可以採用底閘結構。圖11A至圖11C示出底閘結構的例子。
在圖11A所示的電晶體900中，在閘極電極401上設置有閘極絕緣層402，在閘極絕緣層402上設置有氧化物半導體層403，並設置有與氧化物半導體層403連接的源極電極405a、汲極電極405b。另外，閘極電極401、氧化物半導體層403、閘極絕緣層402、源極電極405a、汲極電極405b相當於圖10A至圖10C所示的閘極電極148a、氧化物半導體層144、閘極絕緣層146、源極電極142a、汲極電極142b。
圖11B所示的電晶體910與圖11A的共同點在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a、汲極電極405b。與圖11A的不同點在於：與氧化物半導體層403接觸地設置有絕緣層427。
圖11C所示的電晶體920與圖11A的共同點在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a、汲極電極405b。與圖11A的不同點在於：與氧化物半導體層403接觸的源極電極405a和汲極電極405b的位置。換言之，在圖11A所示的電晶體900中在氧化物半導體層403上源極電極405a與汲極電極405b接觸，而在圖11C所示的電晶體920中在氧化物半導體層403下源極電極405a與汲極電極405b接觸。
另外，在上述電晶體162中，也可以在氧化物半導體層144與源極電極142a、汲極電極142b之間設置用作源極區及汲極區的氧化物導電層作為緩衝層。圖12A和圖12B示出在圖5A的電晶體162中設置氧化物導電層的電晶體800、810。
在圖12A和圖12B的電晶體800、810中，在氧化物半導體層144與源極電極142a、汲極電極142b之間形成有用作源極區及汲極區的氧化物導電層404a、404b。在圖12A和圖12B的電晶體800、810之間根據製程氧化物導電層404a和404b的形狀不同。
在圖12A的電晶體800中，形成氧化物半導體膜和氧化物導電膜的疊層，藉由同一光微影製程加工氧化物半導體膜和氧化物導電膜的疊層的形狀來形成島狀氧化物半導體層144與氧化物導電膜。在氧化物半導體層及氧化物導電膜上形成源極電極142a、汲極電極142b之後，以源極電極142a、汲極電極142b為掩模，對島狀氧化物導電 膜進行蝕刻，來形成用作源極區及汲極區的氧化物導電層404a、404b。
在圖12B的電晶體810中，在氧化物半導體層144上形成氧化物導電膜，在其上形成金屬導電膜，藉由同一光微影製程加工氧化物導電膜及金屬導電膜，來形成用作源極區及汲極區的氧化物導電層404a、404b、源極電極142a、汲極電極142b。
另外，在用來加工氧化物導電層的形狀的蝕刻處理時，適當地調整蝕刻條件(蝕刻劑的種類、濃度、蝕刻時間等)，以免氧化物半導體層過剩地被蝕刻。
作為氧化物導電層404a、404b的形成方法，使用濺射法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子電鍍法、噴射法。作為這種氧化物導電層的材料，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。另外，也可以使上述材料包含氧化矽。
藉由在氧化物半導體層144與源極電極142a及汲極電極142b之間設置作為源極區及汲極區的氧化物導電層，可以實現源極區及汲極區的低電阻化，並且可以實現電晶體800、810的高速工作。
另外，藉由採用氧化物半導體層144、氧化物導電層404a、404b、源極電極142a、汲極電極142b的結構，可以提高電晶體800、810的耐壓性。
在本實施例所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3以下， 較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，氧化物半導體層144的載子密度與通常的矽晶片中的載子密度(1×1014/cm3左右)相比是足夠小的值(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。另外，關態電流也十分小。例如，電晶體162的室溫(25℃)下的關態電流(這裏，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。
另外，在本實施例所示的電晶體162中，氧化物半導體層144的鈉濃度為5×1016cm-3以下，較佳為1×1016cm-3以下，更佳為1×1015cm-3以下，鋰濃度為5×1015cm-3以下，較佳為1×1015cm-3以下，鉀濃度為5×1015cm-3以下，較佳為1×1015cm-3以下。由此，可以抑制電晶體特性的劣化(例如，常導通化(臨界值向負一側偏移)、遷移率的降低等)。此外，還可以抑制特性的偏差。
如此，藉由使用被高純度化而被本質化的氧化物半導體層144，容易充分地降低電晶體的關態電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間內保持儲存資料的半導體裝置。
另外，在本實施例所示的半導體裝置中，可以共同使用佈線，而可以實現集成度充分得到提高的半導體裝置。
實施例4
對在上述實施例3中可以用於電晶體162的半導體層的氧化物半導體層144的一個實施例進行說明。
用於氧化物半導體層144的氧化物半導體較佳至少包含銦(In)或鋅(Zn)。尤其是，較佳包含In和Zn。另外，除了上述元素以外，較佳還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑較佳具有錫(Sn)。另外，作為穩定劑較佳具有鉿(Hf)。另外，作為穩定劑較佳具有鋁(Al)。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦；氧化錫；氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、 In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，可以使用由InMO3(ZnO)m(m>0且m不是整數)表示的材料。這裏，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用由In3SnO5(ZnO)n(n>0且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳適當地設 定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊體內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以減小介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊體內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。具體來說，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
在此，Ra是為了可以應用於面而將在JIS B0601中定 義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下數式定義。
另外，在上述式中，S0表示測定面(由座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的四個點圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
此外，作為氧化物半導體的較佳的一個實施例，說明包含一種結晶(CAAC：也稱為C Axis Aligned Crystal)的氧化物，該結晶進行c軸對準，並在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，並且在該結晶中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不 能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖15A至圖17C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖15A至圖17C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖15A至圖15E中，由圓形圍繞的O示出四配位O，而由雙圓形圍繞的O示出三配位O。
圖15A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於 一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖15A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖15A的上一半及下一半中分別具有三個四配位O。圖15A所示的小組的電荷為0。
圖15B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖15B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖15B所示的結構。圖15B所示的小組的電荷為0。
圖15C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖15C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖15C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖15C所示的小組的電荷為0。
圖15D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖15D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖15D所示的小組的電荷為+1。
圖15E示出包括兩個Zn的小組。在圖15E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖15E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
圖15A所示的六配位的In的上一半的三個O在下方向上分別具有三個靠近的In，而下一半的三個O在上方向上分別具有三個靠近的In。五配位的Ga的上一半的一個O在下方向上具有一個靠近的Ga，而下一半的一個O在上方向上具有一個靠近的Ga。四配位的Zn的上一半的一個O在下方向上具有一個靠近的Zn，而下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)或四配位金屬原子(Zn)的O中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖16A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖16B示出由三個中組構成的大組。另外，圖16C 示出從c軸方向上觀察圖16B的層結構時的原子排列。
在圖16A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖16A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖16A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖16A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖15E所 示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖16B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述結構相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖17A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖17A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別 有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖17B示出由三個中組構成的大組。另外，圖17C示出從c軸方向上觀察圖17B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖17A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
本實施例的氧化物半導體層144具有在第一結晶氧化物半導體層上包括比第一結晶氧化物半導體層厚的第二結晶氧化物半導體層的疊層結構。
在絕緣層140上形成絕緣層437。在本實施例中，作為絕緣層437，利用PCVD法或濺射法，形成厚度為50nm以上且600nm以下的氧化物絕緣層。例如，可以使用選自氧化矽膜、氧化鎵膜、氧化鋁膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜中的一層或疊層。
接著，在絕緣層437上形成厚度為1nm以上且10nm以下的第一氧化物半導體膜。作為第一氧化物半導體膜的 形成方法，利用濺射法，將該利用濺射法的成膜時的基板溫度設定為200℃以上且400℃以下。
在本實施例中，在如下條件下形成厚度為5nm的第一氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為250℃；壓力為0.4Pa；直流(DC)電源為0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮或乾燥空氣，並進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上且750℃以下。藉由第一加熱處理形成第一結晶氧化物半導體層144a(參照圖13A)。
依據第一加熱處理的溫度，藉由第一加熱處理，從膜表面產生晶化，從膜表面向膜內部進展結晶生長，而可以得到具有C軸對準的結晶。藉由第一加熱處理，多量的鋅和氧集中在膜表面，上表面為六角形的包括鋅和氧的石墨烯型的二維結晶在最外表面上以一層或多個層形成，其向膜厚度方向生長並重疊而成為疊層。在上升加熱處理的溫度時，從表面到內部，然後從內部到底部進展結晶生長。
藉由第一加熱處理，將氧化物絕緣層的絕緣層437中的氧擴散到與第一結晶氧化物半導體層144a的介面或其附近(從介面到±5nm)，減少第一結晶氧化物半導體層的氧缺陷。從而，較佳在用作基底絕緣層的絕緣層437中(塊體中)和第一結晶氧化物半導體層144a與絕緣層 437的介面中的至少一處存在至少超過化學計量比的含量的氧。
接著，在第一結晶氧化物半導體層144a上形成厚於10nm的第二氧化物半導體膜。作為第二氧化物半導體膜的形成方法利用濺射法，將該成膜時的基板溫度設定為200℃以上且400℃以下。藉由將成膜時的基板溫度設定為200℃以上且400℃以下，在與第一結晶氧化物半導體層的表面上接觸地形成的氧化物半導體層中產生前驅物(precursor)的排列，可以有所謂秩序性。
在本實施例中，在如下條件下形成厚度為25nm的第二氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為400℃；壓力為0.4Pa；直流(DC)電源0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮或乾燥空氣下，並進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上且750℃以下。藉由第二加熱處理形成第二結晶氧化物半導體層144b(參照圖13B)。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍下進行第二加熱處理，實現第二結晶氧化物半導體層的高密度化及減少缺陷數。藉由第二加熱處理，以第一結晶氧化物半導體層144a為晶核，向膜厚度方向，即從底部向內部進展結晶生長，形成第二結晶氧化物半導體層144b。
另外，較佳不接觸大氣地連續進行從絕緣層437的形成到第二加熱處理的製程。從絕緣層437的形成到第二加熱處理的製程進行在控制為幾乎不包含氫及水分的氣圍(惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下，例如，水分為露點-40℃以下，較佳為露點-50℃以下的乾燥氮氣圍。
接著，對包括第一結晶氧化物半導體層144a和第二結晶氧化物半導體層144b的氧化物半導體疊層進行加工來形成包括島狀的氧化物半導體疊層的氧化物半導體層144(參照圖13C)。在圖式中，以虛線表示第一結晶氧化物半導體層144a與第二結晶氧化物半導體層144b之間的介面而說明氧化物半導體疊層，但是不是存在有明確的介面，而是為了易懂說明圖示的。
可以藉由在氧化物半導體疊層上形成所希望的形狀的掩模之後對該氧化物半導體疊層進行蝕刻而進行氧化物半導體疊層的加工。可以藉由光微影製程等的方法形成上述掩模。或者，也可以藉由噴墨法等形成掩模。
此外，氧化物半導體疊層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
另外，根據上述製造方法來得到的第一結晶氧化物半導體層及第二結晶氧化物半導體層的特徵之一是具有C軸對準。但是，第一結晶氧化物半導體層及第二結晶氧化物半導體層不具有單晶結構，又不具有非晶結構，而具有如下氧化物，該氧化物包含具有C軸對準的結晶(C Axis Aligned Crystal；也稱為CAAC)。另外，第一結晶氧化物半導體層及第二結晶氧化物半導體層的一部分具有晶粒介面。總之，為了得到CAAC，在氧化物半導體膜的沉積初期步驟中形成六方晶的結晶，並且以該結晶為晶種進行結晶生長是重要的。為此，較佳將基板加熱溫度設定為100℃以上且500℃以下，較佳為200℃以上且400℃以下，更佳為250℃以上且300℃以下。再加上，藉由在高於成膜時的基板加熱溫度的溫度下對沉積的氧化物半導體膜進行熱處理，可以修復包含在膜中的微小的缺陷或疊層介面的缺陷。
另外，不侷限於在第一結晶氧化物半導體層上形成第二結晶氧化物半導體層的雙層結構，也可以在形成第二結晶氧化物半導體層之後，反復進行用來形成第三結晶氧化物半導體層的成膜和加熱處理的步驟，形成三層以上的疊層結構。
可以將包括使用上述製造方法形成的氧化物半導體疊層的氧化物半導體層144適當地用於可應用於本說明書所公開的半導體裝置的電晶體(例如，實施例1及實施例3中的電晶體162、實施例3中的電晶體800、電晶體810)。
另外，在作為氧化物半導體層144使用本實施例的氧化物半導體疊層的實施例3中的電晶體162中，電場不從氧化物半導體層的一個面施加到另一個面，此外，電流不向氧化物半導體疊層的厚度方向(從一個面流到另一個面 的方向，具體地圖5A中的上下方向流過)。由於採用電流主要流在氧化物半導體疊層的介面的電晶體結構，即使對電晶體進行光照射或施加BT壓力，也抑制或減少電晶體特性的劣化。
藉由將使用氧化物半導體層144那樣的第一結晶氧化物半導體層和第二結晶氧化物半導體層的疊層用於電晶體，可以實現具有穩定的電特性且可靠性高的電晶體。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例5
在本實施例中，使用圖14A至圖14F而對將上述實施例所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施例中，對將上述半導體裝置用於如下電子裝置的情況進行說明，即：電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、音頻再現裝置等)；數位相機、數位攝像機等的影像拍攝裝置；電子紙；以及電視裝置(也稱為電視機或電視接收機)等。
圖14A示出筆記本型個人電腦，包括外殼707、外殼708、顯示部709以及鍵盤710等。在外殼707和外殼708中的至少一個中設置有之前的實施例所示的半導體裝置。因此，可以實現一種筆記本型個人電腦，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電 量被充分地降低。
圖14B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。在主體711中設置有之前的實施例所示的半導體裝置。因此，可以實現一種可攜式資訊終端，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖14C示出安裝有電子紙的電子書閱讀器，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源731、操作鍵733以及揚聲器735等。在外殼721和外殼723中的至少一個中設置有之前的實施例所示的半導體裝置。因此，可以實現一種電子書閱讀器，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖14D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖14D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、拍攝裝置用透鏡747以及外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽電池單元 749和外部記憶體插槽750等。另外，天線內置在外殼741中。在外殼740和外殼741中的至少一個中設置有之前的實施例所示的半導體裝置。因此，可以實現一種行動電話機，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖14E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。在主體761中設置有之前的實施例所示的半導體裝置。因此，可以實現一種數位相機，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖14F示出電視裝置，包括外殼771、顯示部773和支架775等。可以藉由利用外殼771具有的開關和遙控操作機780來進行電視裝置770的操作。在外殼771和遙控操作機780中安裝有之前的實施例所示的半導體裝置。因此，可以實現一種電視裝置，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施例所示的電子裝置安裝有根據之前的實施例的半導體裝置。所以，可以實現耗電量被降低的電子裝置。
實施例6
在本實施例中示出可以應用於本說明書所公開的半導 體裝置的電晶體的例子。另外，示出計算該電晶體的特性的結果。本實施例所示的電晶體可以適當地用於上述實施例所示的電晶體162。
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。於是，在本實施例中，理論性地導出在半導體內部沒有缺陷的理想的氧化物半導體層的場效應遷移率，並示出使用上述氧化物半導體製造微型的電晶體時的特性的計算結果。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面 積的通道中的載子數，Cox是每單位面積的電容，Vg是閘電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以由下述算式表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電極電壓。當用Vg除上述算式的兩邊，且對兩邊取對數時，成為下述算式。
算式5的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特 性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述算式表示。
在此，D是閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘電壓增高)時，算式6的第二項也增加，所以遷移率μ1降低。
圖18示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲電壓Vd為0.1V。
如圖18所示，雖然當閘電壓為1V多時遷移率示出 100cm2/Vs以上的峰值，但是當閘電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖19A至圖21C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖22A和圖22B示出用於計算的電晶體的剖面結構。圖22A和圖22B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區8103a及半導體區8103c。半導體區8103a及半導體區8103c的電阻率為2×10-3Ωcm。
圖22A所示的電晶體形成在基底絕緣層8101和以埋入在基底絕緣層8101中的方式形成的由氧化鋁形成的埋入絕緣物8102上。電晶體包括半導體區8103a、半導體區8103c、夾在它們之間且成為通道形成區的本質半導體區8103b、閘極8105。
在閘極8105和半導體區8103b之間具有閘極絕緣層8104，在閘極8105的雙側面具有側壁絕緣物8106a及側壁絕緣物8106b，並且在閘極8105的上部具有用來防止閘極8105與其他佈線的短路的絕緣物8107。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區8103a及半導體區8103c的方式具有源極電極8108a及汲極電極8108b。另外，該電晶體的通道幅度為40nm。
圖22B所示的電晶體與圖22A所示的電晶體的相同 之處為：形成在基底絕緣層8101和由氧化鋁形成的埋入絕緣物8102上；並且包括半導體區8103a、半導體區8103c、夾在它們之間的本徵半導體區8103b、幅度為33nm的閘極8105、閘極絕緣層8104、側壁絕緣物8106a及側壁絕緣物8106b、絕緣物8107以及源極電極8108a及汲極電極8108b。
圖22A所示的電晶體與圖22B所示的電晶體的不同之處為側壁絕緣物8106a及側壁絕緣物8106b下的半導體區的導電型。在圖22A所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為呈現n+導電型的半導體區8103a及半導體區8103c，而在圖22B所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為本質的半導體區8103b。換言之，在圖22B所示的半導體層中具有既不與半導體區8103a(半導體區8103c)重疊也不與閘極8105重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物8106a(側壁絕緣物8106b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖19A至圖19C示出圖22A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘電壓(Vg，閘極與源極電極的電位差)依賴性。將汲電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲極 電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。
圖19A為閘極絕緣層的厚度為15nm時的圖，圖19B為閘極絕緣層的厚度為10nm時的圖，並且圖19C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(關態電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。可知當閘電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
圖20A至圖20C示出在圖22B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘電壓Vg依賴性。將汲電壓設定為+1V來計算汲極電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖20A為閘極絕緣層的厚度為15nm時的圖，圖2OB為閘極絕緣層的厚度為10nm時的圖，並且圖20C為閘極絕緣層的厚度為5nm時的圖。
另外，圖21A至圖21C示出在圖22B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘電壓依賴性。將汲電壓設定為+1V來計算汲極電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖21A為閘極絕緣層的厚度為15nm時的圖，圖21B為閘極絕緣層的厚度為10nm時的圖，並且圖21C為閘極絕緣層的厚度為5nm時的圖。
無論在上述任何結構中，都是閘極絕緣層越薄，關態電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯 著的變化。
另外，在圖19A至圖19C中遷移率μ的峰值為80cm2/Vs左右，而在圖20A至圖20C中遷移率μ的峰值為60cm2/Vs左右，且在圖21A至圖21C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，關態電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與關態電流的降低相比則要平緩得多。另外，可知當閘電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
實施例7
在本實施例中示出可以應用於本說明書所公開的半導體裝置的電晶體的例子。另外，示出計算該電晶體的特性的結果。本實施例所示的電晶體可以適當地用於上述實施例所示的電晶體162。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。於是，在本實施例中，參照圖23A至圖29對藉由在形成氧化物半導體膜之後意圖性地加熱基板來提高電晶體的場效應遷移率的情況進行說明。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導 體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界值電壓向正方向漂移來可以實現常截止化。
例如，圖23A至圖23C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd為10V。
圖23A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2/Vs。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高場效應遷移率。圖23B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的場效應遷移率為32.2cm2/Vs。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖23C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2/Vs。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上 述場效應遷移率的提高可以認為不僅是因為藉由脫水化脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vs的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界值電壓的負漂移化的問題。換言之，臨界值電壓向電晶體成為常截止的方向漂移，並且從圖23A和圖23B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界值電壓，作為組成比採用In：Sn：Zn=2：1：3來可以實現電晶體的常截止化。另外，藉由作為靶材的組成比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳設定為200℃以上，更佳設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓．應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，而對電晶體的Vg-Id特性進行測量。另外，Vd示出汲極電壓(汲極電極和源極電極的電位差)。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為2MV/cm的方式對Vg施加20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，而進行電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為-2MV/cm的方式對Vg施加-20V，一直保持該狀態一個小時。接著，將Vg設定為 0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖24A示出樣品1的正BT測試的結果，而圖24B示出負BT測試的結果。另外，圖25A示出樣品2的正BT測試的結果，而圖25B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含 有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用組成比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖28示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使關態電流為1aA/μm以下。在此，上述關態電流值的每單位示出每通道寬度1μm的電流值。
明確而言，如圖29所示那樣，當基板溫度為125℃時可以將關態電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳地，當125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了 防止水分被包含在膜中，作為濺射氣體較佳使用其露點為-70℃以下的氣體。另外，較佳使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分的寬度稱為dW。
圖26示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖27A示出基板溫度與臨界值電壓的關係，而圖27B示出基板溫度與場效應遷移率的關係。
根據圖27A可知基板溫度越高臨界值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界值電壓為1.09V至-0.23V。
此外，根據圖27B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知 在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將關態電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vs以上，較佳設定為40cm2/Vs以上，更佳設定為60cm2/Vs以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘電壓為2.7V，汲電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
實施例8
在本實施例中，參照圖30A和圖30B及圖31A和圖31B對將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的一個例子進行說明。本實施例所示的電晶體可以適當地用於上述實施例所示的電晶體162。
圖30A和圖30B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖30A示出電晶體的俯視圖。另外，圖30B示出對應於圖30A的鏈式線C1-C2的剖面C1-C2。
圖30B所示的電晶體包括：基板100；設置在基板 100上的基底絕緣層102；設置在基底絕緣層102附近的保護絕緣膜104；設置在基底絕緣層102及保護絕緣膜104上的具有高電阻區106a及低電阻區106b的氧化物半導體膜106；設置在氧化物半導體膜106上的閘極絕緣層108；以隔著閘極絕緣層108與氧化物半導體膜106重疊的方式設置的閘極電極110；與閘極電極110的側面接觸地設置的側壁絕緣膜112；至少與低電阻區106b接觸地設置的一對電極114；以至少覆蓋氧化物半導體膜106、閘極電極110及一對電極114的方式設置的層間絕緣膜116；以及以藉由設置在層間絕緣膜116中的開口部至少與一對電極114中的一個連接的方式設置的佈線118。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣膜116及佈線118地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣膜116的表面傳導而產生的微小洩漏電流，而可以降低電晶體的關態電流。
接著，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的另一個例子。
圖31A和圖31B是示出本實施例所示的電晶體的俯視圖以及剖面圖。圖31A是電晶體的俯視圖。另外，圖31B是對應於圖31A的鏈式線D1-D2的剖面圖。
圖31B所示的電晶體包括：基板600；設置在基板600上的基底絕緣層602；設置在基底絕緣層602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的 閘極絕緣層608；以隔著閘極絕緣層608與氧化物半導體膜606重疊的方式設置的閘極電極610；覆蓋閘極絕緣層608及閘極電極610地設置的層間絕緣膜616；藉由設置在層間絕緣膜616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。
作為基板600使用玻璃基板，作為基底絕緣層602使用氧化矽膜，作為氧化物半導體膜606使用In-Sn-Zn-O膜，作為一對電極614使用鎢膜，作為閘極絕緣層608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620使用聚醯亞胺膜。
另外，在具有圖31A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的部分的寬度稱為Lov。同樣地，將一對電極614的從氧化物半導體膜606超出的部分的寬度稱為dW。
100‧‧‧基板
102‧‧‧基底絕緣層
104‧‧‧保護絕緣膜
106a‧‧‧高電阻區
106b‧‧‧低電阻區
106‧‧‧氧化物半導體膜
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
112‧‧‧側壁絕緣膜
114‧‧‧一對電極
116‧‧‧層間絕緣膜
118‧‧‧佈線
120‧‧‧半導體層
122‧‧‧絕緣層
122a‧‧‧閘極絕緣層
124‧‧‧掩模
126‧‧‧雜質區
128a‧‧‧閘極電極
128b‧‧‧導電層
130‧‧‧雜質區
132‧‧‧雜質區
134‧‧‧通道形成區
136‧‧‧絕緣層
138‧‧‧絕緣層
140‧‧‧絕緣層
142a‧‧‧源極電極
142b‧‧‧汲極電極
144‧‧‧氧化物半導體層
144a‧‧‧第一結晶氧化物半導體層
144b‧‧‧第二結晶氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
154‧‧‧佈線
156‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
180‧‧‧選擇電晶體
190‧‧‧記憶單元
400‧‧‧半導體基板
401‧‧‧閘極電極
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404a‧‧‧氧化物導電層
404b‧‧‧氧化物導電層
405a‧‧‧源極電極
405b‧‧‧汲極電極
410‧‧‧單晶半導體基板
412‧‧‧氧化膜
414‧‧‧脆化區
416‧‧‧單晶半導體層
418‧‧‧單晶半導體層
427‧‧‧絕緣層
437‧‧‧絕緣層
600‧‧‧基板
602‧‧‧基底絕緣層
604‧‧‧一對電極
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣層
610‧‧‧閘極電極
614‧‧‧一對電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
700‧‧‧塊
707‧‧‧外殼
708‧‧‧外殼
709‧‧‧顯示部
710‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸屏筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧拍攝裝置用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽電池單元
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控操作機
800‧‧‧電晶體
810‧‧‧電晶體
900‧‧‧電晶體
910‧‧‧電晶體
920‧‧‧電晶體
8101‧‧‧基底絕緣層
8102‧‧‧埋入絕緣物
8103a‧‧‧半導體區
8103b‧‧‧半導體區
8103c‧‧‧半導體區
8104‧‧‧閘極絕緣層
8105‧‧‧閘極
8106a‧‧‧側壁絕緣物
8106b‧‧‧側壁絕緣物
8107‧‧‧絕緣物
8108a‧‧‧源極電極
8108b‧‧‧汲極電極
在圖式中：圖1是半導體裝置的電路圖；圖2是半導體裝置的電路圖；圖3是時序圖；圖4是半導體裝置的電路圖； 圖5A和圖5B是半導體裝置的剖面圖及平面圖；圖6A至圖6G是有關半導體裝置的製程的剖面圖；圖7A至圖7E是有關半導體裝置的製程的剖面圖；圖8A至圖8D是有關半導體裝置的製程的剖面圖；圖9A至圖9D是有關半導體裝置的製程的剖面圖；圖10A至圖10C是有關半導體裝置的製程的剖面圖；圖11A至圖11C是本發明的一個實施例的半導體裝置的剖面圖；圖12A和圖12B是本發明的一個實施例的半導體裝置的剖面圖；圖13A至圖13C是有關半導體裝置的製造製程的剖面圖；圖14A至圖14F是電子裝置的例子；圖15A至圖15E是說明氧化物材料的結晶結構的圖；圖16A至圖16C是說明氧化物材料的結晶結構的圖；圖17A至圖17C是說明氧化物材料的結晶結構的圖；圖18是說明藉由計算獲得的遷移率的閘極電壓依賴性的圖；圖19A至圖19C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖； 圖20A至圖20C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；圖21A至圖21C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；圖22A和圖22B是說明用於計算的電晶體的剖面結構的圖；圖23A至圖23C是示出有關本發明的一個實施例的電晶體的特性的圖；圖24A和圖24B是示出有關本發明的一個實施例的電晶體的特性的圖；圖25A和圖25B是示出有關本發明的一個實施例的電晶體的特性的圖；圖26是示出有關本發明的一個實施例的電晶體的特性的圖；圖27A和圖27B是示出有關本發明的一個實施例的電晶體的特性的圖；圖28是示出有關本發明的一個實施例的電晶體的XRD光譜的圖；圖29是示出有關本發明的一個實施例的電晶體的特性的圖；圖30A和圖30B是說明有關本發明的一個實施例的電晶體的結構的圖；以及圖31A和圖31B是說明有關本發明的一個實施例的電晶體的結構的圖。
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
180‧‧‧選擇電晶體
190‧‧‧記憶單元

Claims (8)

  1. 一種半導體裝置的驅動方法，該半導體裝置包含：包含第一電晶體、電容器以及第二電晶體的記憶單元，其中該第一電晶體的閘極係與該電容器的一個電極及該第二電晶體的源極電性連接；選擇電晶體，其中該選擇電晶體的源極係與該第一電晶體的汲極電性連接且該選擇電晶體的汲極係與該第二電晶體的汲極電性連接；與該選擇電晶體的該汲極及該第二電晶體的該汲極電性連接的位元線；與該選擇電晶體的閘極電性連接的選擇線；與該第二電晶體的閘極電性連接的寫入字線；與該電容器的另一個電極電性連接的讀出字線；以及與該第一電晶體的源極電性連接的源極線，該驅動方法包含如下步驟：對該位元線施加電位；對該寫入字線施加電位以使該第二電晶體導通，藉此從該位元線對該電容器的該一個電極施加電位；對該選擇線施加電位以使該選擇電晶體截止；以及對該源極線施加電位以使該第一電晶體導通，藉此相應於該位元線的該電位之電荷係在該第一電晶體的該閘極和該電容器的該一個電極中累積，其中該源極線的該電位係低於該第一電晶體的臨界值 以使該第一電晶體導通。
  2. 一種半導體裝置的驅動方法，該半導體裝置包含：包含第一電晶體、電容器以及第二電晶體的記憶單元，其中該第一電晶體的閘極係與該電容器的一個電極及該第二電晶體的源極電性連接；選擇電晶體，其中該選擇電晶體的源極係與該第一電晶體的汲極電性連接且該選擇電晶體的汲極係與該第二電晶體的汲極電性連接；與該選擇電晶體的該汲極及該第二電晶體的該汲極電性連接的位元線；與該選擇電晶體的閘極電性連接的選擇線；與該第二電晶體的閘極電性連接的寫入字線；與該電容器的另一個電極電性連接的讀出字線；以及與該第一電晶體的源極電性連接的源極線，該驅動方法包含如下步驟：對該選擇線施加電位以使該選擇電晶體截止；對該源極線施加電位以使該第一電晶體導通；對該位元線施加電位；以及對該寫入字線施加電位以使該第二電晶體導通，藉此從該位元線對該電容器的該一個電極施加電位以及相應於該位元線的該電位之電荷係在該第一電晶體的該閘極和該電容器的該一個電極中累積，其中該源極線的該電位係低於該第一電晶體的臨界值 以使該第一電晶體導通。
  3. 一種半導體裝置的驅動方法，該半導體裝置包含：第一至第m記憶單元；其中，該第一至第m記憶單元的每個記憶單元包含第一電晶體、電容器、以及第二電晶體，其中該第一電晶體的閘極係與該電容器的一個電極及該第二電晶體的源極電性連接，其中，第k記憶單元(k是大於或等於2且小於或等於(m-1)的自然數)的該第一電晶體的汲極係與第(k-1)記憶單元的該第一電晶體的源極電性連接，且其中，該第k記憶單元的該第一電晶體的源極係與第(k+1)記憶單元的該第一電晶體的汲極電性連接；選擇電晶體，其中該選擇電晶體的源極係與該第一記憶單元的該第一電晶體的汲極電性連接且該選擇電晶體的汲極係與該第一記憶單元的該第二電晶體的汲極電性連接；與該選擇電晶體的該汲極及該第一記憶單元的該第二電晶體的該汲極電性連接的位元線；與該選擇電晶體的閘極電性連接的選擇線；第一至第m寫入字線，其中第j寫入字線(j是大於或等於1且小於或等於m的自然數)係與第j記憶單元的該第二電晶體的閘極電性連接；第一至第m讀出字線，其中第j讀出字線係與該第j 記憶單元的該電容器的另一個電極電性連接；以及與該第m記憶單元的該第一電晶體的源極電性連接的源極線，該驅動方法包含如下步驟：對該位元線施加電位；對該寫入字線施加電位以使該第二電晶體導通，藉此從該位元線對該電容器的該一個電極施加電位；對該選擇線施加電位以使該選擇電晶體截止；以及對該源極線施加電位以使該第一電晶體導通，藉此相應於該位元線的該電位之電荷係在該第一電晶體的該閘極和該電容器的該一個電極中累積，其中該源極線的該電位係低於該第一電晶體的臨界值以使該第一電晶體導通。
  4. 一種半導體裝置的驅動方法，該半導體裝置包含：第一至第m記憶單元；其中，該第一至第m記憶單元的每個記憶單元包含第一電晶體、電容器、以及第二電晶體，其中該第一電晶體的閘極係與該電容器的一個電極及該第二電晶體的源極電性連接，其中，第k記憶單元(k是大於或等於2且小於或等於(m-1)的自然數)的該第一電晶體的汲極係與第(k-1)記憶單元的該第一電晶體的源極電性連接，且其中，該第k記憶單元的該第一電晶體的源極係與第 (k+1)記憶單元的該第一電晶體的汲極電性連接；選擇電晶體，其中該選擇電晶體的源極係與該第一記憶單元的該第一電晶體的汲極電性連接且該選擇電晶體的汲極係與該第一記憶單元的該第二電晶體的汲極電性連接；與該選擇電晶體的該汲極及該第一記憶單元的該第二電晶體的該汲極電性連接的位元線；與該選擇電晶體的閘極電性連接的選擇線；第一至第m寫入字線，其中第j寫入字線(j是大於或等於1且小於或等於m的自然數)係與第j記憶單元的該第二電晶體的閘極電性連接；第一至第m讀出字線，其中第j讀出字線係與該第j記憶單元的該電容器的另一個電極電性連接；以及與該第m記憶單元的該第一電晶體的源極電性連接的源極線，該驅動方法包含如下步驟：對該選擇線施加電位以使該選擇電晶體截止；對該源極線施加電位以使該第一電晶體導通；對該位元線施加電位；以及對該寫入字線施加電位以使該第二電晶體導通，藉此從該位元線對該電容器的該一個電極施加電位以及相應於該位元線的該電位之電荷係在該第一電晶體的該閘極和該電容器的該一個電極中累積，其中該源極線的該電位係低於該第一電晶體的臨界值 以使該第一電晶體導通。
  5. 根據申請專利範圍第1項至第4項中任一項之半導體裝置的驅動方法，更包含步驟：對該寫入字線施加電位以使該第二電晶體截止；以及對該源極線施加電位以使該第一電晶體截止，藉此相應於該位元線的該電位之該電荷被保持在該第一電晶體的該閘極和該電容器的該一個電極中。
  6. 根據申請專利範圍第1項至第4項中任一項之半導體裝置的驅動方法，其中該第一電晶體的該源極的該電位被設定為固定電位。
  7. 根據申請專利範圍第1項至第4項中任一項之半導體裝置的驅動方法，其中該第二電晶體包含氧化物半導體材料，該氧化物半導體材料包含In、Ga及Zn。
  8. 根據申請專利範圍第1項至第4項中任一項之半導體裝置的驅動方法，其中該第一電晶體包含單晶矽。
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