JP3227917B2 - 増幅型ｄｒａｍ用メモリセルおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ用メモリセル
の高集積化に伴い提案されているデータ増幅型ＤＲＡＭ
用メモリセルの改良に係り、さらに詳しくは、増幅型Ｄ
ＲＡＭに用いる書き込み用トランジスタと読み出し用ト
ランジスタのワード線を共用化することにより、さらに
高集積化を実現することができるＤＲＡＭ用メモリセル
およびその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ用メモリセルの縮小化に伴い、
記憶キャパシタの容量の確保が困難になっている。キャ
パシタの容量が低減されると、記憶キャパシタに記憶し
てあるデータを安定して読み出すことが困難になってく
る。

【０００３】そこで、図７に示すように、記憶キャパシ
タ２と、書き込み用トランジスタ６と、増幅トランジス
タ８と、読み出し用トランジスタ１０とを有する増幅型
ＤＲＡＭ用メモリセルが提案されている。このＤＲＡＭ
用メモリセルでは、データの書き込み時には、ワード線
１２ａを高レベルとし、書き込み用トランジスタ６をオ
ンし、ビット線ｂから記憶キャパシタ２の記憶ノード４
に、データを蓄積する。

【０００４】また、データの読み出し時には、ワード線
１２ｂを高レベルとし、読み出し用トランジスタ１０を
オンし、増幅トランジスタ８のオン・オフ状態をビット
線ｂで検知することにより、記憶キャパシタ２の記憶ノ
ード４に蓄積されているデータを読み出す。なぜなら、
増幅トランジスタ８は、記憶ノード４に蓄積されている
データに応じてオン・オフ駆動されるからである。

【０００５】

【発明が解決しようとする課題】ところが、このような
従来提案されている増幅型ＤＲＡＭ用メモリセルでは、
１メモリセル当り独立した二つのワード線１２ａ，１２
ｂを必要とし、高集積化の点で難点を有している。すな
わち、増幅トランジスタ８および読み出し用トランジス
タ１０を仮に薄膜トランジスタ（ＴＦＴ）で構成して
も、メモリセルを十分に縮小化することはできないとい
う課題を有している。この課題は、ワード線１２ａ，１
２ｂを積層構造にしても、デコーダのレイアウトが困難
になることから、解決することはできなかった。

【０００６】本発明は、このような実状に鑑みてなさ
れ、増幅型ＤＲＡＭに用いる書き込み用トランジスタと
読み出し用トランジスタのワード線を共用化することに
より、さらに高集積化を実現することができるＤＲＡＭ
用メモリセルおよびその製造方法を提供することを目的
とする。

【０００７】

【課題を解決するための手段および作用】上記目的を達
成するために、本発明に係るＤＲＡＭ用メモリセルは、
記憶キャパシタと、記憶キャパシタの記憶ノードに蓄積
されたデータに応じて、オン・オフする増幅トランジス
タと、上記記憶ノードとビット線との間に接続される書
き込み用トランジスタと、上記増幅トランジスタと上記
ビット線との間に接続される読み出し用トランジスタと
を有し、上記書き込み用トランジスタと読み出し用トラ
ンジスタとが、単一のワード線で制御され、上記記憶ノ
ードと書き込み用トランジスタとの間、および／または
上記書き込み用トランジスタとビット線との間に、記憶
ノードから書き込み用トランジスタを介してビット線に
至るデータの流出を遅らせる抵抗が接続してある。

【０００８】読み出し用トランジスタを駆動させる際
に、書き込み用トランジスタが駆動されないように、書
き込み用トランジスタのしきい値電圧を、上記読み出し
用トランジスタのしきい値電圧より高く設定すれば、単
一のワード線でも良好な読み出し動作が可能である。

【０００９】また、データの読み出し時に、記憶ノード
から書き込み用トランジスタを介してビット線に至るデ
ータの流出を遅らせるために、記憶ノードと書き込み用
トランジスタとの間、および／または上記書き込み用ト
ランジスタとビット線との間に、抵抗が接続してあるの
で、単一のワード線でも良好な読み出し動作が可能であ
る。

【００１０】上記抵抗は、書き込み用トランジスタを、
半導体基板の表面に形成されるＭＯＳトランジスタで構
成し、このＭＯＳトランジスタのゲート電極の両側に、
サイドウォールを形成し、サイドウォールが形成された
ゲート電極の上から不純物のイオン注入を行い、ゲート
電極の側部に対して、所定のオフセット量でソース・ド
レイン領域を形成することにより形成される。

【００１１】上記読み出し用トランジスタおよび／また
は増幅トランジスタは、薄膜トランジスタで構成するこ
とができる。上記ワード線は、書き込み用トランジスタ
を、半導体基板の表面にゲート絶縁層を介して積層され
るゲート電極を有するＭＯＳトランジスタで構成し、上
記読み出し用トランジスタを、当該ゲート電極の上にゲ
ート絶縁層を介して積層される半導体層に形成されたチ
ャネルを有する薄膜トランジスタで構成することによ
り、当該ゲート電極で構成することができる。

【００１２】本発明に係るＤＲＡＭ用メモリセルの製造
方法は、記憶キャパシタを形成する工程と、この記憶キ
ャパシタの記憶ノードに対してデータを書き込むための
書き込み用トランジスタを形成する工程と、記憶キャパ
シタの記憶ノードに蓄積されたデータに応じて、オン・
オフする増幅トランジスタを形成する工程と、上記増幅
トランジスタとビット線との間に接続される読み出し用
トランジスタを形成する工程とを有し、上記書き込み用
トランジスタを、半導体基板の表面にゲート絶縁層を介
して積層されるゲート電極を有するＭＯＳトランジスタ
で構成し、上記読み出し用トランジスタを、当該ゲート
電極の上にゲート絶縁層を介して積層される半導体層に
形成されたチャネルを有する薄膜トランジスタで構成
し、当該ゲート電極を、上記書き込み用トランジスタお
よび読み出し用トランジスタの共通のワード線として用
い、当該ゲート電極の側部に不純物を含む絶縁性サイド
ウォールを形成し、この絶縁性サイドウォールに含まれ
る不純物を、上記半導体層に固相拡散させることによ
り、薄膜トランジスタのソース・ドレイン領域領域を自
己整合的に形成し、上記書き込み用トランジスタを形成
する工程において、上記書き込み用トランジスタのソー
ス・ドレイン領域と上記書き込み用トランジスタのゲー
ト電極の側部とのオフセット量により上記記憶ノードと
書き込み用トランジスタとの間、および／または上記書
き込み用トランジスタとビット線との間に、記憶ノード
から書き込み用トランジスタを介してビット線に至るデ
ータの流出を遅らせる抵抗を形成する。

【００１３】本発明に係るＤＲＡＭ用メモリセルでは、
書き込み用トランジスタおよび読み出し用トランジスタ
のワード線を共用化することができるので、メモリセル
の面積をさらに縮小することができ、さらに高集積化が
可能になる。しかも本発明のＤＲＡＭ用メモリセルは、
増幅型なので、記憶キャパシタの容量に拘らず、大きな
データ信号を得ることができ、低電圧動作に適している
と共に、将来の微細化に適している。また、本発明に係
るＤＲＡＭ用メモリセルの製造方法によれば、本発明に
係るＤＲＡＭ用メモリセルを比較的容易に製造すること
ができる。また、記憶ノードと書き込み用トランジスタ
との間、および／または上記書き込み用トランジスタと
ビット線との間に、抵抗を形成しているので、データの
読み出し時に、記憶ノードから書き込み用トランジスタ
を介してビット線に至るデータの流出を遅らせ、単一の
ワード線でも良好な読み出し動作が可能である。

【００１４】

【実施例】以下、本発明に係る増幅型ＤＲＡＭ用メモリ
セルおよびその製造方法を、図面に示す実施例に基づ
き、詳細に説明する。図１は本発明の一実施例に係るＤ
ＲＡＭ用メモリセルの等価回路図、図２は図１に示す回
路を実現するための一例に係るＤＲＡＭ用メモリセルの
要部断面図、図３は本発明の他の実施例に係るＤＲＡＭ
用メモリセルの等価回路図、図４は図３に示す回路を実
現するための一例に係るＤＲＡＭ用メモリセルの要部断
面図、図５は図３に示す書き込み用トランジスタおよび
抵抗を形成するための構造を示す要部断面図、図６は図
３に示す読み出し用トランジスタを形成するための工程
を示す要部断面図である。

【００１５】［第１実施例の回路構成］まず、図１に示
す第１実施例に係るＤＲＡＭ用メモリセルについて説明
する。図１に示すように、本実施例のＤＲＡＭ用メモリ
セル２０は、記憶キャパシタ２２と、書き込み用トラン
ジスタ２６と、増幅トランジスタ２８と、読み出し用ト
ランジスタ３０とを有する増幅型ＤＲＡＭ用メモリセル
である。

【００１６】本実施例では、ビット線ｂと記憶キャパシ
タ２２の記憶ノード２４との間に、書き込み用トランジ
スタ２６が配置してある。記憶ノード２４には、データ
増幅のための増幅トランジスタ２８のゲート電極が接続
してある。増幅トランジスタ２８における一方のソース
・ドレイン領域には、読み出し用トランジスタ３０を介
して、ビット線ｂが接続してある。増幅トランジスタ２
８の他方のソース・ドレイン領域に接続される端子３４
には、電源電圧Ｖccが印加するようになっている。この
端子３４に印加される電圧は、電源電圧Ｖccに限らず、
グランドであっても良い。

【００１７】ただし、電源電圧Ｖccであることが好まし
い。その理由は、増幅トランジスタ２８において貫通電
流を抑制するためと、データの読み出し後の再書き込み
時に、信号電位を反転させる必要がないからである。本
実施例では、書き込み用トランジスタ２６のゲート電極
と、読み出し用トランジスタ３０のゲート電極とを、単
一のワード線３２で結んでいる。しかも、読み出し用ト
ランジスタ３０のしきい値電圧Ｖthに比較し、書き込み
用トランジスタ２６のしきい値電圧Ｖthを高く設定して
ある。たとえば、書き込み用トランジスタ２６のしきい
値電圧Ｖthを、１．２Ｖに設定し、読み出し用トランジ
スタ３０のしきい値電圧Ｖthを０．６Ｖに設定してあ
る。また、増幅トランジスタ２８のしきい値電圧Ｖth
は、０．６Ｖに設定する。さらに、端子３４に印加され
る電源電圧Ｖccは、２Ｖに設定する。

【００１８】データの書き込み 本実施例の増幅型ＤＲＡＭ用メモリセル２０において、
データの書き込みを行うには、まず、ワード線３２を
３．５ボルト程度に昇圧して、書き込み用トランジスタ
２６を駆動し、ビット線ｂの電位（高レベルで２．０
Ｖ、低レベルで０Ｖ）を、書き込み用トランジスタ２６
を介して、記憶ノード２４に書き込む。なお、同時に、
読み出し用トランジスタ３０も駆動され、低レベルデー
タ（０Ｖ）書き込み時に、増幅トランジスタ２８を一時
的に貫通電流が流れるが、蓄積ノードが低レベル電位
（０Ｖ）になると、増幅トランジスタ２８がオフ状態に
なるので、正常な書き込みが可能である。

【００１９】データの読み出し データの読み出し時には、ビット線ｂは低レベル電位に
イコライズされている。データ読み出し開始信号を受け
て、ワード線３２が、０Ｖから３．５Ｖに、ゆっくりと
立ち上がる。

【００２０】記憶ノード２４に蓄積されているデータ
が、高レベルデータの場合には、メモリセル２０は、以
下のように動作してデータの読み出しを行う。 （ｉ）ワード線３２の電位が、０．６Ｖに達すると、読
み出し用トランジスタ３０が駆動され、増幅トランジス
タ２８を介して、端子３４に印加してある高レベルデー
タ（Ｖcc＝２．０Ｖ）が、ビット線ｂに流入する。この
時、書き込み用トランジスタ２６は、オフ状態であるの
で、記憶ノード２４に蓄積されている高レベルデータ
は、ビット線ｂに対してほとんど流出しない。

【００２１】（ｉｉ）次に、ワード線３２の電位が、
１．２Ｖを越えると、書き込み用トランジスタ２６がオ
ン状態になり、記憶ノード２４に蓄積してある高レベル
データがビット線ｂに流出する。ビット線ｂは、上記
（ｉ）の工程でビット線ｂに流入した分だけ余分に電荷
を受け取っており、十分に大きな高レベルデータ信号を
確保することができる。

【００２２】（ｉｉｉ）次に、ワード線３２が完全に立
ち上がり、３．５Ｖになると、ビット線に接続してある
図示しないセンスアンプが動作し、信号を増幅して、書
き込み用トランジスタを介して蓄積ノード２４に高レベ
ルデータの再書き込みを行う。

【００２３】なお、上記書き込み工程において、ワード
線３２を二段階で立ち上げると、より安定したデータの
読み出しを行うことができる。 （ｉ’）すなわち、まず、ワード線３２を０Ｖから１．
０Ｖに立ち上げる。これにより、読み出し用トランジス
タ３０が駆動され、増幅トランジスタ２８を介して、端
子３４に印加してある高レベルデータ（Ｖcc＝２．０
Ｖ）が、ビット線ｂに流入する。ここで、この状態を一
定時間保持すれば、ビット線ｂは、その寄生容量に拘ら
ず、０．３Ｖ程度まで立ち上がり、十分な高レベル信号
電荷がビット線ｂに確保される。この時、書き込み用ト
ランジスタ２６は、オフ状態であるので、記憶ノード２
４に蓄積されている高レベルデータは、ビット線ｂに対
してほとんど流出しない。

【００２４】（ｉｉ’）次に、ワード線３２を、１．０
Ｖから３．５Ｖに立ち上げると、書き込み用トランジス
タ２６がオン状態になり、記憶ノード２４に蓄積してあ
る高レベルデータがビット線ｂに流出する。 （ｉｉｉ’）次に、センスアンプを動作させ、データ信
号を増幅して、書き込み用トランジスタを介して蓄積ノ
ード２４に高レベルデータの再書き込みを行う。

【００２５】一方、記憶ノード２４に低レベルデータが
書き込まれている場合には、増幅トランジスタ２８がオ
フ状態であり、ワード線３２が３．５Ｖに立ち上がり、
書き込み用トランジスタ２６および読み出し用トランジ
スタ３０がオン状態になっても、ビット線ｂの電位はほ
とんど変化しない。そこで、ビット線ｂ以外に、ダミー
ビット線を設け、このダミービット線に、増幅トランジ
スタの電流駆動能力が通常メモリセル２０の１／２程度
のダミーセルを接続しておけば、高レベルデータおよび
低レベルデータのいずれの場合でも、スムーズなデータ
読み出しが可能である。

【００２６】［第１実施例の具体的構造］次に、図１に
示す増幅型ＤＲＡＭ用メモリセル２０の具体的構造の一
例を、図２に示す断面図に基づき説明する。図２に示す
増幅型ＤＲＡＭ用メモリセル２０は、いわゆるＳＯＩ
（Silicon on Insulator）構造を用いたトレンチ型Ｄ
ＲＡＭ用メモリセルである。

【００２７】図２に示すように、ＳＯＩ構造では、絶縁
層３４の上に、単結晶シリコンなどで構成される第１半
導体層３６が積層される。このようなＳＯＩ構造を製造
するための方法としては、特に限定されず、イオン注入
法、基板張り合わせ法（シリコン基板を張り合わせた後
に一方のシリコン基板を薄膜状に研磨する）などを例示
することができる。絶縁層３４は、たとえば酸化シリコ
ンで構成される。

【００２８】第１半導体層３６の上部には、第１ゲート
絶縁層３８を介してワード線３２となるゲート電極が積
層してある。第１ゲート絶縁層３８は、酸化シリコンな
どで構成される。ワード線３２となるゲート電極と、第
１半導体層３６に形成されるソース・ドレイン領域３
９，４１およびチャネル領域３７で、書き込み用トラン
ジスタ２６が構成される。書き込み用トランジスタ２６
一方のソース・ドレイン領域４１は、コンタクトホール
５６を介して、ビット線ｂに接続され、他方のソース・
ドレイン領域３９は、絶縁層３４に形成されたコンタク
トホールを介して記憶ノード２４に接続される。これら
ソース・ドレイン領域３９，４１は、たとえば第１半導
体層３６に対するイオン注入法により形成される。

【００２９】記憶ノード２４は、たとえばポリシリコン
で構成される。記憶ノード２４と、キャパシタ用絶縁膜
２５と、プレート電極層２７とで、各メモリセル毎の記
憶キャパシタ２２が構成される。キャパシタ用絶縁膜２
５は、たとえば酸化シリコン膜、窒化シリコン膜、ある
いはこれらの積層膜などで構成される。プレート電極層
２７は、たとえばポリシリコン層で構成される。

【００３０】ワード線３２を構成するゲート電極の上に
は、第２ゲート絶縁層４０が形成される。この第２ゲー
ト絶縁層４０の上には、たとえばポリシリコン層で構成
される第２半導体層４２が成膜される。この第２半導体
層４２に、読み出し用トランジスタ３０のチャネル領域
４４およびソース・ドレイン領域４６，４８と、増幅ト
ランジスタ２８のチャネル領域５０およびソース・ドレ
イン領域４６，５２が形成される。ソース・ドレイン領
域の形成は、たとえばイオン注入法により行われる。

【００３１】読み出し用トランジスタ３０の一方のソー
ス・ドレイン領域４８は、コンタクトホール５６を介し
て、ビット線ｂに接続され、他方のソース・ドレイン領
域４６は、増幅トランジスタ２８の一方のソース・ドレ
イン領域と共通化してある。増幅トランジスタ２８の他
方のソース・ドレイン領域５２は、図１に示す端子３４
に接続してある。

【００３２】第２半導体層４２の上部には、層間絶縁層
５４が積層され、その上にビット線ｂが、所定パターン
で積層される。層間絶縁層５４としては、特に限定され
ず、酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰ
ＳＧ層、ＢＳＧ層などを用いることができる。ビット線
ｂとしては、導電性配線層であれば特に限定されない
が、ポリシリコン層、アルミニウム層、アルミニウム合
金層などを用いることができる。

【００３３】本実施例では、書き込み用トランジスタ２
６、読み出し用トランジスタ３０および増幅トランジス
タ２８をすべて薄膜トランジスタ（ＴＦＴ）で構成して
ある。書き込み用トランジスタ２６は、トップゲート型
ＴＦＴであり、読み出し用トランジスタ３０と増幅トラ
ンジスタ２８とは、ボトムゲート型ＴＦＴである。しか
も、書き込み用トランジスタ２６と読み出し用トランジ
スタ３０とは、共通のワード線３２構成するゲート電極
を挟むように形成してある。また、増幅トランジスタ２
８では、記憶ノード２４の上部に接続されるソース・ド
レイン領域３９が、ゲート電極を兼ねている。

【００３４】ワード線３２を構成するゲート電極は、ポ
リサイド構造にすることが好ましい。すなわち、ワード
線３２の下層側を、リンなどの不純物を含むポリシリコ
ン層で構成し、上層側をタングステンシリサイド層で構
成することで、これらの仕事関数差を利用して、書き込
み用トランジスタ２６のしきい値電圧Ｖthを、読み出し
用トランジスタ３０のしきい値電圧Ｖthに比較して、容
易に高く設定することができる。

【００３５】［第２実施例の回路構成］次に、図３に基
づき、本発明の第２実施例に係る増幅型ＤＲＡＭ用メモ
リセルについて説明する。図３に示すように、本実施例
のＤＲＡＭ用メモリセル６０は、記憶キャパシタ６２
と、書き込み用トランジスタ６６と、増幅トランジスタ
６８と、読み出し用トランジスタ７０とを有する増幅型
ＤＲＡＭ用メモリセルである。

【００３６】本実施例では、ビット線ｂと記憶キャパシ
タ６２の記憶ノード６４との間に、書き込み用トランジ
スタ６６が配置してある。記憶ノード６４には、データ
増幅のための増幅トランジスタ６８のゲート電極が接続
してある。増幅トランジスタ６８における一方のソース
・ドレイン領域には、読み出し用トランジスタ７０を介
して、ビット線ｂが接続してある。増幅トランジスタ６
８の他方のソース・ドレイン領域に接続される端子７４
には、電源電圧Ｖccが印加するようになっている。この
端子７４に印加される電圧は、電源電圧Ｖccに限らず、
グランドであっても良い。

【００３７】ただし、電源電圧Ｖccであることが好まし
い。その理由は、増幅トランジスタ６８において貫通電
流を抑制するためと、データの読み出し後の再書き込み
時に、信号電位を反転させる必要がないからである。本
実施例では、書き込み用トランジスタ６６のゲート電極
と、読み出し用トランジスタ７０のゲート電極とを、単
一のワード線７２で結んでいる。しかも、本実施例で
は、記憶ノード６４と書き込み用トランジスタ６６との
間に、抵抗７６を接続してある。抵抗７６は、データの
読み出し時に、記憶ノード６４から書き込み用トランジ
スタ６６を介してビット線ｂに至るデータの流出を遅ら
せるためのものである。この抵抗７６の抵抗値Ｒは、時
定数の観点から決定され、たとえば記憶キャパシタ６２
の容量Ｃが１０ｆＦの場合に、Ｒ×Ｃが数メガのオーダ
になるように決定され、約１〜数ＭΩ程度であることが
好ましい。

【００３８】時定数のみを考えると、抵抗７６は、記憶
ノード６４と書き込み用トランジスタ６６との間以外
に、書き込み用トランジスタ６６とビット線ｂとの間、
またはこれらの双方に装着しても良い。ただし、書き込
み用トランジスタ６６のしきい値電圧Ｖthを、高側にシ
フトさせ、データ保持能力を高める観点からは、図３に
示すように、抵抗７６は、記憶ノード６４と書き込み用
トランジスタ６６との間に装着することが好ましい。

【００３９】データの書き込み 本実施例の増幅型ＤＲＡＭ用メモリセル６０において、
データの書き込みを行うには、まず、ワード線７２を
３．５ボルト程度に昇圧して、書き込み用トランジスタ
６６を駆動し、ビット線ｂの電位（たとえば高レベルで
２．０Ｖ、低レベルで０Ｖ）を、書き込み用トランジス
タ６６を介して、記憶ノード６４に書き込む。なお、同
時に、読み出し用トランジスタ７０も駆動され、低レベ
ルデータ（０Ｖ）書き込み時に、増幅トランジスタ６８
を一時的に貫通電流が流れるが、蓄積ノードが低レベル
電位（０Ｖ）になると、増幅トランジスタ６８がオフ状
態になるので、正常な書き込みが可能である。

【００４０】データの読み出し データの読み出し時には、ビット線ｂは低レベル電位に
イコライズされている。記憶ノード６４に蓄積されてい
るデータが、高レベルデータの場合には、ワード線７２
を立ち上げても、抵抗７６が存在するため、記憶ノード
６４のデータは、書き込み用トランジスタ６６を介して
ビット線ｂへすぐには流出しない。その間に、増幅トラ
ンジスタ６８および読み出しトランジスタ７０を介し
て、端子７４に印加してある高レベルデータが、ビット
線ｂに流入する。ビット線ｂは、読み出し用トランジス
タ７０および増幅トランジスタ６８を通してビット線ｂ
に流入した分だけ余分に電荷を受け取っており、十分に
大きな高レベルデータ信号を確保することができる。

【００４１】次に、ビット線に接続してある図示しない
センスアンプを動作させ、信号を増幅して、書き込み用
トランジスタを介して蓄積ノード６４に高レベルデータ
の再書き込みを行う。データの読み出し開始後に、記憶
ノード６４に蓄積してある高レベルデータは、抵抗７６
によって定まる時定数に基づき、書き込み用トランジス
タ６６を通してビット線ｂに除々に流出するが、その時
点では、高レベルデータの再書き込みが行われるので、
読み出し動作上問題はない。

【００４２】一方、記憶ノード６４に低レベルデータが
書き込まれている場合には、増幅トランジスタ６８がオ
フ状態であり、ワード線７２が立ち上がり、書き込み用
トランジスタ６６および読み出し用トランジスタ７０が
オン状態になっても、ビット線ｂの電位はほとんど変化
しない。そこで、ビット線ｂ以外に、ダミービット線を
設け、このダミービット線に、増幅トランジスタの電流
駆動能力が通常メモリセル６０の１／２程度のダミーセ
ルを接続しておけば、高レベルデータおよび低レベルデ
ータのいずれの場合でも、スムーズなデータ読み出しが
可能である。

【００４３】［第２実施例の具体的構造］次に、図３に
示す増幅型ＤＲＡＭ用メモリセル６０の具体的構造の一
例を、図４に示す断面図に基づき説明する。図４に示す
増幅型ＤＲＡＭ用メモリセル６０は、通常の半導体基板
７８上に形成されたトレンチ型ＤＲＡＭ用メモリセルで
ある。

【００４４】図４に示すように、本実施例の増幅型ＤＲ
ＡＭ用メモリセル６０では、半導体基板７８の表面に、
トレンチ型記憶キャパシタ６２が形成してある。この記
憶キャパシタ６２は、半導体基板７８の表面に所定パタ
ーンで形成されたトレンチ内に埋め込まれる記憶ノード
６４と、キャパシタ用絶縁膜６３と、プレート電極層６
５とで構成される。

【００４５】半導体基板７８としては、たとえばＰ型単
結晶シリコンウェーハを用い、キャパシタの一方の電極
となるプレート電極層６５部分には、Ｐ⁺ の不純物拡散
層がイオン注入法などで形成してある。キャパシタ用絶
縁膜６３は、たとえば酸化シリコン膜、窒化シリコン
膜、あるいはこれらの積層膜などで構成される。

【００４６】半導体基板７８の表面には、第１ゲート絶
縁層８０が積層してあり、その上に、ワード線７２とな
るゲート電極が積層してある。ゲート電極７２は、たと
えばポリシリコン層で構成される。ゲート絶縁層８０
は、たとえば酸化シリコンで構成される。

【００４７】ワード線７２となるゲート電極と、半導体
基板７８の表面に所定パターンで形成してあるソース・
ドレイン領域８６ａ，８６ｂとで、書き込み用トランジ
スタ６６が構成される。書き込み用トランジスタ６６一
方のソース・ドレイン領域８６ｂは、コンタクトホール
１０４を介して、ビット線ｂに接続され、他方のソース
・ドレイン領域８６ａは、記憶ノード６４に接続され
る。これらソース・ドレイン領域８６ａ，８６ｂは、た
とえばワード線７２およびサイドウォール８４，８４が
形成された半導体基板７８の表面に対するイオン注入法
により自己整合的に形成される。

【００４８】ワード線７２を構成するゲート電極の上に
は、第２ゲート絶縁層８８が形成される。この第２ゲー
ト絶縁層８８の上には、たとえばポリシリコン層で構成
される半導体層９０が成膜される。この半導体層９０
に、読み出し用トランジスタ７０のチャネル領域９２お
よびソース・ドレイン領域９４，９６と、増幅トランジ
スタ６８のチャネル領域９８およびソース・ドレイン領
域９６，１００が形成される。

【００４９】読み出し用トランジスタ７０の一方のソー
ス・ドレイン領域９４は、コンタクトホール１０４を介
して、ビット線ｂに接続され、他方のソース・ドレイン
領域９６は、増幅トランジスタ６８の一方のソース・ド
レイン領域と共通化してある。増幅トランジスタ６８の
他方のソース・ドレイン領域１００は、図３に示す端子
７４に接続してある。

【００５０】半導体層９０の上部には、層間絶縁層１０
２が積層され、その上にビット線ｂが、所定パターンで
積層される。層間絶縁層１０２としては、特に限定され
ず、酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰ
ＳＧ層、ＢＳＧ層などを用いることができる。ビット線
ｂとしては、導電性配線層であれば特に限定されない
が、ポリシリコン層、アルミニウム層、アルミニウム合
金層などを用いることができる。

【００５１】図４に示す実施例では、書き込み用トラン
ジスタ６６を通常のＭＯＳトランジスタで構成し、読み
出し用トランジスタ７０および増幅トランジスタ６８を
ボトムゲートの薄膜トランジスタ（ＴＦＴ）で構成して
ある。増幅トランジスタ６８では、記憶ノード６４の上
部がゲート電極となっている。

【００５２】本実施例では、書き込み用トランジスタ６
６と読み出し用トランジスタ７０とは、共通のワード線
７２を構成するゲート電極を挟むように形成してある。
ワード線７２は、たとえばポリシリコン層で構成してあ
る。本実施例では、記憶ノード６４と書き込み用トラン
ジスタ６６との間、および書き込み用トランジスタ６６
とビット線ｂとの間に、抵抗７６ａ，７６ｂを形成する
ために、図５に示すような構造を採用している。すなわ
ち、図５に示すように、書き込み用トランジスタ６６の
ゲート電極（ワード線７２）の両側に、絶縁性サイドウ
ォール８４，８４を形成し、これらサイドウォール８
４，８４が形成されたゲート電極の上から不純物のイオ
ン注入を行い、半導体基板７８の表面に、ゲート電極の
側部に対して、所定のオフセット量でソース・ドレイン
領域８６ａ，８６ｂを形成することにより、オフセット
部分に抵抗７６ａ，７６ｂを形成する。

【００５３】この構造によれば、ＬＤＤ構造のトランジ
スタを製造する方法を用いて容易に抵抗７６ａ，７６ｂ
を形成することができる。図６は、図４に示すメモリセ
ル６０における読み出し用トランジスタ７０の一製造方
法を示す。

【００５４】図６（Ａ）に示すように、書き込み用トラ
ンジスタ６６を半導体基板７８の表面に形成する。その
際に、絶縁性サイドウォール８４を、拡散用不純物含有
薄膜で形成する。たとえば絶縁性サイドウォール８４を
ＰＳＧ膜（リン含有ＳｉＯ₂ガラス膜）で形成する。サ
イドウォールの形成方法は、ＲＩＥなどを用いたエッチ
バックプロセスにより形成することができる。なお、書
き込み用トランジスタ６６のソース・ドレイン領域８６
ａ，８６ｂは、サイドウォール８４が形成してあるゲー
ト電極の上から不純物のイオン注入を行うことにより形
成される。

【００５５】その後、図６（Ｂ）に示すように、第２ゲ
ート絶縁層８８を成膜し、その上に、ポリシリコン薄膜
を堆積し、パターン加工することにより半導体層９０を
形成する。第２ゲート絶縁層８８は、たとえば熱酸化法
により形成される酸化シリコン薄膜で構成される。その
後、アニール熱処理を行うことにより、図６（Ｃ）に示
すように、サイドウォール８４に含まれるリンなどの不
純物を、半導体層９０に拡散させ、自己整合的にソース
・ドレイン領域９４，９６を形成することができる。

【００５６】この実施例では、ソース・ドレイン領域９
４，９６をイオン注入法により形成する場合に比較し、
ワード線７２に対するマスク合わせ余裕を取る必要がな
いので、さらにメモリセルの縮小化が可能である。な
お、本発明は、上述した実施例に限定されるものではな
く、本発明の範囲内で種々に改変することができる。

【００５７】たとえば、上述した実施例では、メモリセ
ルに用いるトランジスタがＮ型ＭＯＳトランジスタとし
て説明したが、これらトランジスタをＰ型ＭＯＳトラン
ジスタで構成しても良い。その実施例の場合には、増幅
トランジスタ２８，６８の端子３４，７４には、グラン
ド電位を印加し、読み出し時のビット線の電位は、電源
電圧Ｖcc（２Ｖ以下程度）にイコライズする。

【００５８】また、図１に示すメモリセル２０を実現す
るための具体的構造は、図２に示す実施例に限定され
ず、ＳＯＩ構造を利用しない通常の半導体基板上に、メ
モリセル用トランジスタおよび記憶キャパシタを作り込
むこともできる。また、記憶キャパシタ２２の種類は特
に限定されず、トレンチ型に限らず、スタック型であっ
ても良い。

【００５９】さらに、図２に示すメモリセル６０を実現
するための具体的構造は、図４に示す実施例に限定され
ず、ＳＯＩ構造の半導体基板上に、メモリセル用トラン
ジスタおよび記憶キャパシタを作り込むこともできる。
また、記憶キャパシタ２２の種類は特に限定されず、ト
レンチ型に限らず、スタック型であっても良い。

【００６０】さらにまた、本発明に係るメモリセルで用
いる記憶キャパシタの容量は、極小さくても良いので、
増幅トランジスタ２８，６８のゲート電極に対する寄生
容量を、記憶キャパシタとして用い、特別な記憶キャパ
シタを形成しない構造も考えられる。

【００６１】

【発明の効果】以上説明してきたように、本発明のＤＲ
ＡＭ用メモリセルによれば、書き込み用トランジスタお
よび読み出し用トランジスタのワード線を共用化するこ
とができるので、メモリセルの面積をさらに縮小するこ
とができ、さらに高集積化が可能になる。しかも本発明
のＤＲＡＭ用メモリセルは、増幅型なので、記憶キャパ
シタの容量に拘らず、大きなデータ信号を得ることがで
き、低電圧動作に適していると共に、将来の微細化に適
している。

【００６２】また、本発明に係るＤＲＡＭ用メモリセル
の製造方法によれば、本発明に係るＤＲＡＭ用メモリセ
ルを比較的容易に製造することができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係る増幅型ＤＲＡＭ
用メモリセルの等価回路図である。

【図２】図２は図１に示す回路を実現するための一例に
係る増幅型ＤＲＡＭ用メモリセルの要部断面図である。

【図３】図３は本発明の他の実施例に係る増幅型ＤＲＡ
Ｍ用メモリセルの等価回路図である。

【図４】図４は図３に示す回路を実現するための一例に
係る増幅型ＤＲＡＭ用メモリセルの要部断面図である。

【図５】図５は図３に示す書き込み用トランジスタおよ
び抵抗を形成するための構造を示す要部断面図である。

【図６】図６（Ａ）〜（Ｃ）は図３に示す読み出し用ト
ランジスタを形成するための工程を示す要部断面図であ
る。

【図７】図７は従来例に係る増幅型ＤＲＡＭ用メモリセ
ルの等価回路図である。

【符号の説明】

２０，６０… 増幅型ＤＲＡＭ用メモリセル ２２，６２… 記憶キャパシタ ２４，６４… 記憶ノード ２６，６６… 書き込み用トランジスタ ２８，６８… 増幅トランジスタ ３０，７０… 読み出し用トランジスタ ３２，７２… ワード線 ｂ… ビット線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/786

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 記憶キャパシタと、 記憶キャパシタの記憶ノードに蓄積されたデータに応じ
   て、オン・オフする増幅トランジスタと、 上記記憶ノードとビット線との間に接続される書き込み
   用トランジスタと、 上記増幅トランジスタと上記ビット線との間に接続され
   る読み出し用トランジスタとを有し、 上記書き込み用トランジスタと読み出し用トランジスタ
   とが、単一のワード線で制御され、 上記記憶ノードと書き込み用トランジスタとの間、およ
   び／または上記書き込み用トランジスタとビット線との
   間に、記憶ノードから書き込み用トランジスタを介して
   ビット線に至るデータの流出を遅らせる抵抗が接続して
   ある 増幅型ＤＲＡＭ用メモリセル。
2. 【請求項２】 上記書き込み用トランジスタのしきい値
   電圧が、上記読み出し用トランジスタのしきい値電圧よ
   り高く設定してある請求項１に記載の増幅型ＤＲＡＭ用
   メモリセル。
3. 【請求項３】 上記書き込み用トランジスタが、半導体
   基板の表面に形成されるＭＯＳトランジスタで構成して
   あり、このＭＯＳトランジスタのゲート電極の両側に、
   サイドウォールが形成してあり、サイドウォールが形成
   されたゲート電極の上から不純物のイオン注入を行い、
   ゲート電極の側部に対して、所定のオフセット量でソー
   ス・ドレイン領域を形成することにより、上記抵抗が形
   成してある請求項１に記載の増幅型ＤＲＡＭ用メモリセ
   ル。
4. 【請求項４】 上記読み出し用トランジスタおよび／ま
   たは増幅トランジスタが薄膜トランジスタで構成してあ
   る請求項１〜３のいずれかに記載のＤＲＡＭ用メモリセ
   ル。
5. 【請求項５】 上記書き込み用トランジスタが、半導体
   基板の表面にゲート絶縁層を介して積層されるゲート電
   極を有するＭＯＳトランジスタであり、 上記読み出し用トランジスタが、当該ゲート電極の上に
   ゲート絶縁層を介して積層される半導体層に形成された
   チャネルを有する薄膜トランジスタであり、 当該ゲート電極が、上記単一のワード線に相当する請求
   項１〜４のいずれかに記載の増幅型ＤＲＡＭ用メモリセ
   ル。
6. 【請求項６】 記憶キャパシタを形成する工程と、 この記憶キャパシタの記憶ノードに対してデータを書き
   込むための書き込み用トランジスタを形成する工程と、 記憶キャパシタの記憶ノードに蓄積されたデータに応じ
   て、オン・オフする増幅トランジスタを形成する工程
   と、 上記増幅トランジスタとビット線との間に接続される読
   み出し用トランジスタを形成する工程とを有し、 上記書き込み用トランジスタを、半導体基板の表面にゲ
   ート絶縁層を介して積層されるゲート電極を有するＭＯ
   Ｓトランジスタで構成し、 上記読み出し用トランジスタを、当該ゲート電極の上に
   ゲート絶縁層を介して積層される半導体層に形成された
   チャネルを有する薄膜トランジスタで構成し、 当該ゲート電極を、上記書き込み用トランジスタおよび
   読み出し用トランジスタの共通のワード線として用い、 当該ゲート電極の側部に不純物を含む絶縁性サイドウォ
   ールを形成し、この絶縁性サイドウォールに含まれる不
   純物を、上記半導体層に固相拡散させることにより、薄
   膜トランジスタのソース・ドレイン領域を自己整合的に
   形成し、 上記書き込み用トランジスタを形成する工程において、
   上記書き込み用トランジスタのソース・ドレイン領域と
   上記書き込み用トランジスタのゲート電極の側部とのオ
   フセット量により上記記憶ノードと書き込み用トランジ
   スタとの間、および／または上記書き込み用トランジス
   タとビット線との間に、記憶ノードから書き込み用トラ
   ンジスタを介してビット線に至るデータの流出を遅らせ
   る抵抗を形成する 増幅型ＤＲＡＭ用メモリセルの製造方
   法。