JPH0268792A - メモリ・セルの製造方法 - Google Patents

メモリ・セルの製造方法

Info

Publication number
JPH0268792A
JPH0268792A JP89184889A JP18488989A JPH0268792A JP H0268792 A JPH0268792 A JP H0268792A JP 89184889 A JP89184889 A JP 89184889A JP 18488989 A JP18488989 A JP 18488989A JP H0268792 A JPH0268792 A JP H0268792A
Authority
JP
Japan
Prior art keywords
complementary
cell
devices
type
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP89184889A
Other languages
English (en)
Other versions
JPH0644392B2 (ja
Inventor
Sang H Dhong
サング・ホ・ドーング
Nicky C Lu
ニツキイ・チヤウ‐チユン・ルー
Walter H Henkels
ワルター・ハーヴエイ・ヘンケルズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0268792A publication Critical patent/JPH0268792A/ja
Publication of JPH0644392B2 publication Critical patent/JPH0644392B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、相補型金属酸化膜半導体トランジスタ及び記
憶キャパシタを用いる半導体メモリに関するものであり
、特に、大規模集積回路技術の動的動作のためのランダ
ム・アクセス・メモリ・セルの構造及び製造方法に関す
るものである。
Ｂ、従来技術 米国特許第４６３３４３８号明細書には、トランジスタ
の１個を他のトランジスタに積み重ねた、動的動作のた
めの３トランジスタのランダム・アクセス・メモリにつ
いて記載されている。書込み用トランジスタが、読取り
用トランジスタの上に置かれ、書込み用トランジスタの
端子の１つは、データ判定用トランジスタのゲート電極
と共通に使用される。他方の端子は読取り用トランジス
タの端子の１つに接続されている。
極めて大規模の集積が可能なメモリ・セルは、積み重ね
た相補型ＦＥＴを用いて得ることができる。この種のＦ
ＥＴは、２個のＦＥＴが重複するワード線によって駆動
されるものであるが、ワード線は、本発明のように相補
信号によって同時に駆動されるのではなく、読取り動作
の場合と書込み動作の場合で、別々に駆動される。
米国特許第４２７１４８８号明細書には、アナログ・バ
スに接続した抽出／保持エレメントが行と列に配列され
てＭＸＮマトリックスを形成している、アナログ・メモ
リ・マトリックスを使用した高速獲得システムが記載さ
れている。このシステムは晶速入力低速出力モードで動
作し、アナログ・メモリ・マトリックスは単一の集積回
路半導体チップ上で実施することができる。代表的なサ
ンプル／ホールド回路が第２図に示されている。
そのうちの第２Ｃ図には、相補型ＦＥＴスイ・ソチング
手段が示されている。しかし、相補駆動信号は、セル内
でインバータ５４及びＡＮＤゲート５２によって得られ
、この特許では、本発明に示す相補駆動信号を与える相
補型ワード線の使用については教示されていない。
米国特許第３７０１１２０号明細書には、書込みを比較
的低速で、独立の非破壊読出しを比較的高速で行なうこ
とのできるアナログ・メモリについて記載している。メ
モリ・ユニットが必要なとき単一の信号書込み／読出し
アドレス論理が設けられる。各メモリ・ユニットはサン
プル／ホールド回路のマトリックスををし、それぞれ外
部記憶キャパシタ、分難増幅器、及び垂直及び水平の書
込み及び読出しアドレッシングに応じて切り換わる独立
の入出力アナログを有する。
米国特許第３４５７４３５号明細書には、導電型が逆の
１対の電界効果トランジスタが並列に接続されたソース
・ドレイン経路を存する回路が記載されている。極性方
向が逆の信号をトランジスタのゲートに印加して両方を
同時にオンまたはオフにバイアスさせる。第４図に示さ
れているように、ゲートを構成する相補型ＦＥＴは、単
一のＦＥＴのしきい電圧による伝送電圧の低下がないよ
うに、２つの相補型信号によって駆動される。この特許
では、ＤＲＡＭセル内での使用については開示されてい
ない。
欧州特許筒１７５−３７８Ａ号明細書には、読取り選択
トランジスタ及び書込み選択トランジスタのゲートに接
続した１本の線にまとめた読取り選択線及び書込み選択
線を有する３トランジスタ・セルのＤＲＡＭ構造が開示
されている。書込み選択トランジスタが読取り選択トラ
ンジスタの上に置かれ、両者は絶縁層で分離され、ドレ
イン領域を共用する。記憶トランジスタがシリコン基板
上に、読取り選択トランジスタと同じレベルに形成され
る。２つのトランジスタのチャネル領域は相互に接続さ
れ、それぞれ、他の２つのトランジスタの拡散（ソース
及びドレイン）領域として使用される。
書込み選択線及び読取り選択線は、単一の制御線または
読み書き選択線にまとめることができる。
この場合、読取り選択トランジスタ及び書込み選択トラ
ンジスタのゲート電極は、読み書き選択線に接続され、
しきい電圧が異なることにより区別される。
他の参照文献には、米国特許第４４３４４３３号、第４
３０８５９５号、第４２０３１５９号、第４０４４３４
２号、第３９１９５Ｅ３９号各明細書、及びＩＢＭテク
ニカル・ディスクロージャ・プルテンＣＩＢＭ　］’ｅ
ｃｈｎｉｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉ
ｎ）　Ｎ　Ｖ　ｏ　ｌ　、　　２３、Ｎｏ、１０、ｐ、
４６２０及びＶｏｌ、１８、Ｎｏ、３、ｐ、６４９に所
載の論文がある。
Ｃ０発明が解決しようとする問題点 本発明の目的は、しきい値損失の問題がなく、ブースト
しないワード線によって作動する相補型Ｍｏ５ｔキヤパ
シタのダイナミックＲＡＭセルを提供することにある。
本発明の他の目的は、記憶キャパシタに接続したｎ型及
びｐ型の転送デバイスを設けたＣＭＯＳ１記憶キャパシ
タＤＲＡＭセルを提供することにある。
本発明の他の目的は、相補型ワード線によって制御され
るゲートを備えた２つの相補型トランジスタを有する、
真のＣＭＯ８ＤＲＡＭセルを提供することにある。
Ｅ、実施例 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）セルを使用する集積回路技術では、ＤＲＡＭの集積度
の増大につれて、１トランジスタ、１キヤパシタのＤＲ
ＡＭデバイスなどのＤＲＡＭセルが占める面積を縮小す
ることが重要となっている。
ＤＲＡＭセル中の転送デバイスのサイズを小すくする場
合、′オフ”のデバイスを通る洩れをできるだけ少なく
するためには、しきい電圧を増大させることが望ましい
が、逆に貯える電荷をできるだけ多くシミ前転送速度を
高めるには、しきい電圧を低くすることが望ましいとい
うジレンマがある。この問題を避けるために、従来はブ
ーストしたワード線を使用していたが、この方法はデバ
イスの寸法が小さくなるほど困難になってきた。
たとえば、デバイスの寸法が小さくなると耐電圧が低く
なって、ブーストしたワード線の電圧レベルが制限され
る。したがって、ＤＲＡＭでは、ブーストしないワード
線を用いることが可能で、しかも上述のしきい電圧の損
失の問題のない、新しいセルを設計することが重要にな
る。
本発明によれば、上記の問題のない相補型ＭＯ８の１キ
ャパシタＤＲＡＭセル（ＣＭＯＳ　−Ｉ　Ｃセル）が得
られる。この新規のセルの実施例の概略回路図を第１図
に示す。従来の１トランジスタＤＲＡＭセルとの違いは
、単一の型の転送デバイスを記憶キャパシタに接続する
代わりに、たとえば第１図のデバイス１０．１２及び１
４．１６のように各セルに１つのｎ型転送デバイスと１
つのｐ型転送デバイスがあることである。これらの相補
型デバイスのゲート１８．２２及び２０．２４は、それ
ぞれ相補型ワード線２６．２８で制御される。待機時に
は、ワード線２６は低電位となってｎ型デバイス１０．
１４をオフにし、相補ワード線２８は面電位となってｐ
型デバイス１２．１６をオフにする。転送デバイス１０
．１２及び記憶キャパシタ３０からなるセル３８では、
電荷は待機時にはビット線３４から分離されたキャパシ
タ３０に貯えられる。このセルが選択されると、ワード
線２６は高電位に、相補ワード線２８は低電位になり、
デバイス１０．１２はともにオンになる。相補型デバイ
ス１０．１２はしきい電圧損失のないＣＭＯＳパス・ゲ
ートを構成する。この結果、全電源電圧Ｖ。。であれＯ
Ｖであれ、全電圧を貯えるためにワード線の電圧レベル
をブーストする必要がない。そのため、全センス電荷は
、しきい値の損失なしに、全Ｖ。ｏｆｆｉをビット線３
４を介してキャパシタ３０から読み取り、またはキャパ
シタ３０に貯えることができる。
前述のセルには次のような利点がある。（１）ＶＤ。ま
たはＯがそれぞれＰＭＯ８またはＮＭＯ８を介して完全
に転送されるため、ワード線の電圧レベルがブーストさ
れなくても、電荷の転送時にしきい電圧の損失がない。
（２）両方のデバイスが電荷転送中のほとんどの時間導
通状態にあるため、信号の発生が速い。（３）セルはし
きい値の損失がなく電荷の転送速度が高いため、転送デ
バイスを、洩れを阻止するためにしきい電圧の絶対値を
大きくとるように設計することができる。
本発明は、現在単一のデバイスが占める集積回路上の面
積内にＰＭＯ８とＮＭＯ８の両方を設けることの技術的
な困難さを排除する製法を提供する。本発明はまた、１
デバイスのセルとほぼ同面積を占める０ＭＯ８−ＩＣセ
ルの新規なセル構造を提供する。
第２図は、この新しいセル構造の概略断面図である。第
２図の０ＭＯ３−ＩＣセルは、ｎ型のウェル４４中に、
ｐ十型のドレイン領域４０とｐ十型のソース領域４２及
びゲート４６を有するＰＭＯＳデバイスを含む。このセ
ルはまた、ｐ十型基板５０中に、トレンチ・キャパシタ
４８をも有する。
トレンチ・キャパシタ４８は、ストラップと称する相互
接続層５２を介して、転送デバイスのｐ＋型ソース領域
４２に接続されている。ストランプの材料は、たとえば
ケイ化チタン、窒化チタン／ケイ化チタン、またはケイ
化コバルトとすることができる。ＰＭＯ３転送デバイス
の上に、５ＯＩ（シリコン・オン・インシュレータ）皮
膜中に形成したソース領域５４、ドレイン領域５６を含
む、他のｎ型（ＮＭＯ８）転送デバイスがある。ストラ
ップ５２はｐ型及びｎ型材料のいずれに対しても導電性
があるため、ＮＭＯ８及びＰＭＯＳデバイスのソース領
域４２．５４とドレイン領域４０．５６が接続される。
ＮＭＯＳデバイスのゲート１８とＰＭＯＳデバイスのゲ
ート２０　（４ｆ３）がそれぞれ、ワード線２６．２８
に接続されている。
ワード線２６．２８は、アレイの端部で個別のワード線
ドライバに接続されている。第２図のＮＭＯＳデバイス
とＰＭＯＳデバイスは第１図のデバイス１０及び１２に
それぞれ対応し、前述のように動作する。
次に第２図のセル構造を製作する方法について説明する
。この方法を１つのセルについて説明するが、この方法
は高密度のアレイでの複数のセルの製法にも適用できる
。この方法は下記のステップからなる。
ステップ（１）ｐ＋型半導体基板５０上に設けたｐ型エ
ピタキシャル層（Ｐ　　ＥＰＩ）５８を用いて、ｐ型エ
ピタキシャル層５８及びｐ＋型基板ウェーハ５０まで、
深さ５ないし６μｍのトレンチを反応性イオン・エツチ
ング（ＲＩ　Ｅ）する（第３図）。
ステップ（２）トレンチの壁面に酸化物・窒化物・酸化
物の複合記憶絶縁体８０を形成する（第３図）。
ステップ（３）トレンチにｐ生型多結晶（ポリ）シリコ
ン６０を充填し、平坦化する。
ステップ（４）リンを２回イオン注入、すなわち１．６
ＭｅＶのエネルギーを用いた深い注入及び表面注入を行
なって逆行型（ｒｅｔｒｏｇｒａｄｅ　）のｎウェル４
４を形成する。
ステップ（５）局部的に酸化物分離領域８２を成長させ
る。
ステップ（６）ホウ素のイオン注入を１回行なって、Ｐ
ＭＯ３及び周辺回路ＮＭＯ８のしきい電圧を調整する。
ステップ（７）ゲート酸化物を成長させ、ＰＭＯＳゲー
ト及びパターンの上にｎ十型多結晶シリコンのゲート材
料４６と酸化物皮膜６２を付着する。
ステップ（８）ゲート電極の両端に酸化物スペーサを形
成させる。
ステップ（９）リン及びホウ素をイオン注入して、それ
ぞれＰＭＯ８及びＮＭＯ８の傾斜ソース／ドレイン接合
を形成する。
ステップ（１０）ケイ化物５２の形成のため、ソース／
ドレイン領域４２．４０の表面を開口させる。この場合
、ゲート４６はまだ厚い絶縁体６２で上記のケイ化物か
ら保護されている（第３図）。
ステップ（１１）ケイ化物及び分難領域上に、低いドー
ピング濃度のｐ型のシリコン皮膜６４を形成させる（第
４図）。この場合、代替方法として、（ｌｌａ）上記の
皮膜６４を多結晶構造で付着させ、ビーム・アニーリン
グを行なって再結晶させる。（ｌｌｂ）皮膜６４を多結
晶構造で付着させ、水素による不動態化処理により粒子
境界トラップを不活性化する。（１１ｃ）非晶質皮膜６
４を付着させる。ケイ化したｐ生型のソース／ドレイン
領域の結晶シードのため、非晶質皮膜を熱処理後に単結
晶に変換することができる。（１１ｄ）皮膜６４を多結
晶構造で付着させ、ｐ型のｌ’　−ピングのレベルを調
整して、しきい電圧を高めデバイスの洩れを少なくする
などの方法がある。
ステップ（１２）ＮＭＯ８活性領域を画定し、薄いゲー
ト酸化物を成長させる（第２図）。
ステップ（１３）ホウ素のイオン注入により、ｎチャネ
ルのしきい電圧を調整する。
ステップ（１４）ｎ＋型の多結晶シリコン・ゲート材料
１８及びパターンを付着させ、ゲート電極の両端に酸化
物スペーサを形成する。
ステップ（ＩＳ）ヒ素ドーパントを注入し、ｎチャネル
転送デバイスのｎ十型ソース／ドレイン接合５４．５６
を形成し、デバイスを被覆する酸化物を成長させる。
ステップ（工６）ガラス皮膜をブランケット付着させ、
リフローさせる。
ステップ（１７）接点ホール８４をエツチングし、金属
レベル８６を付着させてパターン付けを行なう。
これにより、第２図に示すセル構造が得られる。
本発明による０ＭＯ３−ＩＣセル構造の他の実施例を第
５図に示す。この理想化した構造では、ＣＭＯＳパス・
ゲートは、ＰＭＯＳデバイス７２とＮＭＯＳデバイス７
４からなる。デバイス７２．７４はいずれも縦型トラン
ジスタであり、ビット線７３及び接続ケイ化物または金
属ストラップ７５への接点を除いて、周囲の導電材料か
ら完全に絶縁されている。多結晶シリコンのゲート７７
．７８は、他のセルのゲートと相互接続されて相補型ワ
ード線を形成するが、これを含むセル全体は、厚い絶縁
体７９で被覆された導電性基板７０中にエツチングされ
たトレンチ６８中に形成することができる。記憶キャパ
シタは、多結晶シリコン電＋Ｍ　９０　、薄い酸化物誘
電体７１、及びプレート７０で構成される。多結晶シリ
コン電極９０は、導電性ストラップ７５により、デバイ
スの各拡散領域と相互接続される。
Ｆ０発明の効果 本発明によれば、ワード線ブーストを用いることなく、
シきい値損失の問題を解決できる。
【図面の簡単な説明】
第１図は、本発明の原理によるＣＭＯＳメモリ・セルの
概略回路図である。 第２図は、本発明の原理によるＣＭＯＳメモリ・セルの
構造を示す概略断面図である。 第３図及び第４図は、第２図のＣＭＯＳセルの製造工程
中の構造を示す概略断面図である。 第５図は、本発明の原理によるＣＭＯＳメモリ・セルの
他の実施例を示す概略断面図である。 １０．１４・・・・ｎ型デバイス、１２．１６・・・・
ｐ型デバイス、１８．２０．２２．２４・・・・ゲート
、２６．２８・・・・ワード線、３０．３２・・・・キ
ャパシタ、３４．３６・・・・ビット線。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
φコーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ７３し１．１麿

Claims (1)

    【特許請求の範囲】
  1. 　記憶キャパシタと、該記憶キャパシタに接続された転
    送電界効果トランジスタとよりなるメモリ・セルにおい
    て、上記転送電界効果トランジスタが、並列に接続され
    且つそれぞれ異なるワード線に接続された相補型電界効
    果トランジスタで構成されていることを特徴とするメモ
    リ・セル
JP1184889A 1988-08-10 1989-07-19 メモリ・セルの製造方法 Expired - Lifetime JPH0644392B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/230,410 US4910709A (en) 1988-08-10 1988-08-10 Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
US230410 1988-08-10

Publications (2)

Publication Number Publication Date
JPH0268792A true JPH0268792A (ja) 1990-03-08
JPH0644392B2 JPH0644392B2 (ja) 1994-06-08

Family

ID=22865117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1184889A Expired - Lifetime JPH0644392B2 (ja) 1988-08-10 1989-07-19 メモリ・セルの製造方法

Country Status (7)

Country Link
US (1) US4910709A (ja)
EP (1) EP0354348A3 (ja)
JP (1) JPH0644392B2 (ja)
KR (1) KR920011046B1 (ja)
CN (1) CN1027411C (ja)
CA (1) CA1314991C (ja)
MY (1) MY104092A (ja)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475642A (en) * 1992-06-23 1995-12-12 Taylor; David L. Dynamic random access memory with bit line preamp/driver
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device
JP2820085B2 (ja) * 1995-10-14 1998-11-05 日本電気株式会社 半導体記憶装置とその製造方法
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US5808932A (en) * 1996-12-23 1998-09-15 Lsi Logic Corporation Memory system which enables storage and retrieval of more than two states in a memory cell
US5847990A (en) * 1996-12-23 1998-12-08 Lsi Logic Corporation Ram cell capable of storing 3 logic states
US5771187A (en) * 1996-12-23 1998-06-23 Lsi Logic Corporation Multiple level storage DRAM cell
US5784328A (en) * 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
US5761110A (en) * 1996-12-23 1998-06-02 Lsi Logic Corporation Memory cell capable of storing more than two logic states by using programmable resistances
US5982659A (en) * 1996-12-23 1999-11-09 Lsi Logic Corporation Memory cell capable of storing more than two logic states by using different via resistances
US5956350A (en) * 1997-10-27 1999-09-21 Lsi Logic Corporation Built in self repair for DRAMs using on-chip temperature sensing and heating
US5909404A (en) * 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
US6376873B1 (en) 1999-04-07 2002-04-23 International Business Machines Corporation Vertical DRAM cell with robust gate-to-storage node isolation
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
CN101174631B (zh) * 2006-11-03 2010-06-30 北京芯技佳易微电子科技有限公司 一种互补动态存储器的结构
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
CN102365628B (zh) 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP5671418B2 (ja) * 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8299562B2 (en) * 2011-03-28 2012-10-30 Nanya Technology Corporation Isolation structure and device structure including the same
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8557657B1 (en) * 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
US9105470B2 (en) * 2013-05-07 2015-08-11 Infineon Technologies Austria Ag Semiconductor device
CN103794650B (zh) * 2014-02-21 2017-02-08 成都方舟微电子有限公司 集成esd保护的耗尽型功率mos器件及其制备方法
WO2016118183A1 (en) 2015-01-24 2016-07-28 Schober Susan Marya Passive phased injection locked circuit
CA3031736A1 (en) * 2015-07-29 2017-02-02 Circuit Seed, Llc Complementary current field-effect transistor devices and amplifiers
US10491177B2 (en) 2015-07-30 2019-11-26 Circuit Seed, Llc Multi-stage and feed forward compensated complementary current field effect transistor amplifiers
CN108141180A (zh) 2015-07-30 2018-06-08 电路种子有限责任公司 基于互补电流场效应晶体管装置的低噪声跨阻抗放大器
CN108140614A (zh) 2015-07-30 2018-06-08 电路种子有限责任公司 基于互补电流场效应晶体管装置的参考产生器和电流源晶体管
WO2017105554A1 (en) 2015-12-14 2017-06-22 Circuit Seed, Llc Super-saturation current field effect transistor and trans-impedance mos device
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10319424B1 (en) * 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10192788B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices with stacked gates
US10192787B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating contacts for cylindrical devices
US10192789B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10497415B2 (en) 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59180889A (ja) * 1983-03-31 1984-10-15 Toshiba Corp ダイナミツクメモリ
JPS60245266A (ja) * 1984-05-21 1985-12-05 Hitachi Ltd 半導体装置およびその製造方法
JPS61281548A (ja) * 1985-06-06 1986-12-11 Mitsubishi Electric Corp 半導体記憶装置
JPS62155556A (ja) * 1985-12-27 1987-07-10 Nec Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3457435A (en) * 1965-12-21 1969-07-22 Rca Corp Complementary field-effect transistor transmission gate
US3701120A (en) * 1969-09-18 1972-10-24 Boeing Co Analog capacitor memory with slow write-in and fast nondestructive read-out
US3699544A (en) * 1971-05-26 1972-10-17 Gen Electric Three transistor memory cell
US3706891A (en) * 1971-06-17 1972-12-19 Ibm A. c. stable storage cell
US3919569A (en) * 1972-12-29 1975-11-11 Ibm Dynamic two device memory cell which provides D.C. sense signals
JPS51123531A (en) * 1975-04-22 1976-10-28 Toshiba Corp Diode memory
GB1602361A (en) * 1977-02-21 1981-11-11 Zaidan Hojin Handotai Kenkyu Semiconductor memory devices
US4203159A (en) * 1978-10-05 1980-05-13 Wanlass Frank M Pseudostatic electronic memory
US4271488A (en) * 1979-04-13 1981-06-02 Tektronix, Inc. High-speed acquisition system employing an analog memory matrix
US4308595A (en) * 1979-12-19 1981-12-29 International Business Machines Corporation Array driver
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS6177359A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59180889A (ja) * 1983-03-31 1984-10-15 Toshiba Corp ダイナミツクメモリ
JPS60245266A (ja) * 1984-05-21 1985-12-05 Hitachi Ltd 半導体装置およびその製造方法
JPS61281548A (ja) * 1985-06-06 1986-12-11 Mitsubishi Electric Corp 半導体記憶装置
JPS62155556A (ja) * 1985-12-27 1987-07-10 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1027411C (zh) 1995-01-11
KR900003891A (ko) 1990-03-27
US4910709A (en) 1990-03-20
EP0354348A3 (en) 1991-06-05
CA1314991C (en) 1993-03-23
JPH0644392B2 (ja) 1994-06-08
KR920011046B1 (ko) 1992-12-26
MY104092A (en) 1993-11-30
EP0354348A2 (en) 1990-02-14
CN1040462A (zh) 1990-03-14

Similar Documents

Publication Publication Date Title
JPH0268792A (ja) メモリ・セルの製造方法
US4927779A (en) Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor
US6291276B1 (en) Cross coupled thin film transistors and static random access memory cell
US6468855B2 (en) Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6804142B2 (en) 6F2 3-transistor DRAM gain cell
US5463234A (en) High-speed semiconductor gain memory cell with minimal area occupancy
US6744676B2 (en) DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
CN101208795B (zh) 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
US5909400A (en) Three device BICMOS gain cell
US5483482A (en) Semiconductor memory device having bidirectional potential barrier switching element
US7339220B2 (en) Memory device with surface-channel peripheral transistors
EP0175378A2 (en) Dynamic random access memory (DRAM)
KR20030051299A (ko) 반도체 메모리 장치 및 그 제조 방법
JPH10326879A (ja) 半導体回路およびメモリ・デバイス
US6136638A (en) Process technology architecture of embedded DRAM
CN102169882A (zh) 一种半导体存储器器件及其制造方法
US5572461A (en) Static random access memory cell having a capacitor and a capacitor charge maintenance circuit
US6593613B1 (en) Memory cell for plateline sensing
US6509595B1 (en) DRAM cell fabricated using a modified logic process and method for operating same
KR100319623B1 (ko) 디램 셀 어레이 및 그 제조방법
US5132748A (en) Semiconductor memory device
KR100273504B1 (ko) 반도체기억장치 및 그 제조방법과 사용방법
JPH10222984A (ja) Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法
KR100232199B1 (ko) 반도체 소자의 제조방법
JPS60182761A (ja) 半導体記憶装置