JPH0644392B2 - メモリ・セルの製造方法 - Google Patents

メモリ・セルの製造方法

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JPH0644392B2
JPH0644392B2 JP1184889A JP18488989A JPH0644392B2 JP H0644392 B2 JPH0644392 B2 JP H0644392B2 JP 1184889 A JP1184889 A JP 1184889A JP 18488989 A JP18488989 A JP 18488989A JP H0644392 B2 JPH0644392 B2 JP H0644392B2
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、相補型金属酸化膜半導体トランジスタ及び記
憶キャパシタを用いる半導体メモリに関するものであ
り、特に、大規模集積回路技術の動的動作のためのラン
ダム・アクセス・メモリ・セルの製造方法グ・エに関す
るものである。
Ｂ．従来技術 米国特許第４６３３３４３８号明細書には、トランジス
タの１個を他のトランジスタに積み重ねた、動的動作の
ための３トランジスタのランダム・アクセス・メモリに
ついて記載されている。書込み用トランジスタが、読取
り用トランジスタの上に置かれ、書込み用トランジスタ
の端子の１つは、データ判定用トランジスタのゲート電
極と共通に使用される。他方の端子は読取り用トランジ
スタの端子の１つに接続されている。
極めて大規模の集積が可能なメモリ・セルは、積み重ね
た相補型ＦＥＴを用いて得ることができる。この種のＦ
ＥＴは、２個のＦＥＴが重複するワード線によって駆動
されるものであるが、ワード線は、本発明のように相補
信号によって同時に駆動されるのではなく、読取り動作
の場合と書込み動作の場合で、別々に駆動される。
米国特許第４２７１４８８号明細書には、アナログ・バ
スに接続した抽出／保持エレメントが行と列に配列され
てＭ×Ｎマトリックスを形成している、アナログ・メモ
リ・マトリックスを使用した高速獲得システムが記載さ
れている。このシステムは高速入力低速出力モードで動
作し、アナログ・メモリ・マトリックスは単一の集積回
路半導体チップ上で実施することができる。代表的なサ
ンプル／ホールド回路が第２図に示されている。そのう
ちの第２Ｃ図には、相補型ＦＥＴスイッチング手段が示
されている。しかし、相補駆動信号は、セル内でインバ
ータ５４及びＡＮＤゲート５２によって得られ、この特
許では、本発明に示す相補駆動信号を与える相補型ワー
ド線の使用については教示されていない。
米国特許第３７０１１２０号明細書には、書込みを比較
的低速で、独立の非破壊読出しを比較的高速で行なうこ
とのできるアナログ・メモリについて記載している。メ
モリ・ユニットが必要なとき単一の信号書込み／読出し
アドレス論理が設けられる。各メモリ・ユニットはサン
プル／ホールド回路のマトリックスを有し、それぞれ外
部記憶キャパシタ、分離増幅器、及び垂直及び水平の書
込み及び読出しアドレッシングに応じて切り換わる独立
の入出力アナログを有する。
米国特許第３４５７４３５号明細書には、導電型が逆の
１対の電界効果トランジスタが並列に接続されたソース
・ドレイン経路を有する回路が記載されている。極性方
向が逆の信号をトランジスタのゲートに印加して両方を
同時にオンまたはオフにバイアスさせる。第４図に示さ
れているように、ゲートを構成する相補型ＦＥＴＨは、
単一のＦＥＴのしきい電圧による伝送電圧の低下がない
ように、２つの相補型信号によって駆動される。この特
許では、ＤＲＡＭセル内での使用については開示されて
いない。
欧州特許第１７５−３７８Ａ号明細書には、読取り選択
トランジスタ及び書込み選択トランジスタのゲートに接
続した１本の線にまとめた読取り選択線及び書込み選択
線を有する３トランジスタ・セルのＤＲＡＭ構造が開示
されている。書込み選択トランジスタが読取り選択トラ
ンジスタの上に置かれ、両者は絶縁層で分離され、ドレ
イン領域を共用する。記憶トランジスタがシリコン基板
上に、読取り選択トランジスタと同じレベルに形成され
る。２つのトランジスタのチャネル領域は相互に接続さ
れ、それぞれ、他の２つのトランジスタの拡散（ソース
及びドレイン）領域として使用される。
書込み選択線及び読取り選択線は、単一の制御線または
読み書き選択線にまとめることができる。この場合、読
取り選択トランジスタ及び書込み選択トランジスタのゲ
ート電極は、読み書き選択線に接続され、しきい電圧が
異なることにより区別される。
他の参照文献には、米国特許第４４３４４３３号、第４
３０８５９５号、第４２０３１５９号、第４０４４３４
２号、第３９０９５６９号各明細書、及びＩＢＭテクニ
カル・ディスクロージャ・ブルテン（IBM Technical Di
sclosure Bulletin）、Ｖｏｌ．２３、Ｎｏ．１０、
ｐ．４６２０及びＶｏｌ．１８、Ｎｏ．３、ｐ．６４９
に所載の論文がある。
Ｃ．発明が解決しようとする問題点 本発明の目的は、しきい値損失の問題がなく、ブースト
しないワード線によって作動する相補型ＭＯＳ１キャパ
シタのダイナミックＲＡＭセルの製造方法を提供するこ
とにある。
本発明の他の目的は、記憶キャパシタに接続したｎ型及
びｐ型の転送デバイスを設けたＣＭＯＳ１記憶キャパシ
タＤＲＡＭセルの製造方法を提供することにある。
本発明の他の目的は、相補型ワード線によって制御され
るゲートを備えた２つの相補型トランジスタを有する、
真のＣＭＯＳ ＤＲＡＭセルの製造方法を提供すること
にある。
Ｅ．実施例 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）セルを使用する集積回路技術では、ＤＲＡＭの集積
度の増大につれて、１トランジスタ、１キャパシタのＤ
ＲＡＭデバイスなどのＤＲＡＭセルが占める面積を縮小
することが重要となっている。
ＤＲＡＭセル中の転送デバイスのサイズを小さくする場
合、″オフ″のデバイスを通る洩れをできるだけ少なく
するためには、しきい電圧を増大させることが望ましい
が、逆に貯える電荷をできるだけ多くし電荷転送速度を
高めるには、しきい電圧を低くすることが望ましいとい
うジレンマがある。この問題を避けるために、従来はブ
ーストしたワード線を使用していたが、この方法はデバ
イスの寸法が小さくなるほど困難になってきた。たとえ
ば、デバイスの寸法が小さくなると耐電圧が低くなっ
て、ブーストしたワード線の電圧レベルが制限される。
したがって、ＤＲＡＭでは、ブーストしないワード線を
用いることが可能で、しかも上述のしきい電圧の損失の
問題のない、新しいセルを設計することが重要になる。
本発明によれば、上記の問題のない相補型ＭＯＳの１キ
ャパシタＤＲＡＭセル（ＣＭＯＳ−１Ｃセル）が得られ
る。このセルの実施例の概略回路図を第１図に示す。従
来の１トランジスタＤＲＡＭセルとの違いは、単一の型
の転送デバイスを記憶キャパシタに接続する代わりに、
たとえば第１図のデバイス１０、１２及び１４、１６の
ように各セルに１つのｎ型転送デバイスと１つのｐ型転
送デバイスがあることである。これらの相補型デバイス
のゲート１８、２２及び２０、２４は、それぞれ相補型
ワード線２６、２８で制御される。待機時には、ワード
線２６は低電位となってｎ型デバイス１０、１４をオフ
にし、相補ワード線２８は高電位となってｐ型デバイス
１２、１６をオフにする。転送デバイス１０、１２及び
記憶キャパシタ３０からなるセル３８では、電荷は待機
時にはビット線３４から分離されたキャパシタ３０に貯
えられる。このセルが選択されると、ワード線２６は高
電位に、相補ワード線２８は低電位になり、デバイス１
０、１２はともにオンになる。相補型デバイス１０、１
２はしきい電圧損失のないＣＭＯＳパス・ゲートを構成
する。この結果、全電源電圧ＶDDであれば０Ｖであれ、
全電圧を貯えるためにワード線の電圧レベルをブースト
する必要がない。そのため、全センス電荷は、しきい値
の損失なしに、全ＶDD量をビット線３４を介してキャパ
シタ３０から読み取り、またはキャパシタ３０に貯える
ことができる。
前述のセルには次のような利点がある。（１）ＶDDまた
は０がそれぞれＰＭＯＳまたはＮＭＯＳを介して完全に
転送されるため、ワード線の電圧レベルがブーストされ
なくても、電荷の転送時にしきい電圧の損失がない。
（２）両方のデバイスが電荷転送中のほとんどの時間導
通状態にあるため、信号の発生が速い。（３）セルはし
きい値の損失がなく電荷の転送速度が高いため、転送デ
バイスを、洩れを阻止するためにしきい電圧の絶対値を
大きくとるように設計することができる。
本発明は、現在単一のデバイスが占める集積回路上の面
積内にＰＭＯＳとＮＭＯＳの両方を設けることの技術的
な困難さを排除する製造を提供する。本発明はまた、１
デバイスのセルとほぼ同面積を占めるＣＭＯＳ−１Ｃセ
ルの新規なセル構造を提供する。
第２図は、この新しいセル構造の概略断面図である。第
２図のＣＭＯＳ−１Ｃセルは、ｎ型のウェル４４中に、
ｐ＋型のドレイン領域４０とｐ＋型のソース領域４２及
びゲート４６を有するＰＭＯＳデバイスを含む。このセ
ルはまた、ｐ＋型基板５０中に、トレンチ・キャパシタ
４８をも有する。トレンチ・キャパシタ４８は、ストラ
ップと称する相互接続層５２を介して、転送デバイスの
ｐ＋型ソース領域４２に接続されている。ストラップの
材料は、たとえばケイ化チタン、窒化チタン／ケイ化チ
タン、またはケイ化コバルトとすることができる。ＰＭ
ＯＳ転送デバイスの上に、ＳＯＩ（シリコン・オン・イ
ンシュレータ）皮膜中に形成したソース領域５４、ドレ
イン領域５６を含む、他のｎ型（ＮＭＯＳ）転送デバイ
スがある。ストラップ５２はｐ型及びｎ型材料のいずれ
に対しても導電性があるため、ＮＭＯＳ及びＰＭＯＳデ
バイスのソース領域４２、５４とドレイン領域４０、５
６が接続される。ＮＭＯＳデバイスのゲート１８とＰＭ
ＯＳデバイスのゲート２０（４６）がそれぞれ、ワード
線２６、２８に接続されている。ワード線２６、２８
は、アレイの端部で個別のワード線ドライバに接続され
ている。第２図のＮＭＯＳデバイスとＰＭＯＳデバイス
は第１図のデバイス１０及び１２にそれぞれ対応し、前
述のように動作する。
次に第２図のセル構造を製作する方法について説明す
る。この方法を１つのセルについて説明するが、この方
法は高密度のアレイでの複数のセルの製法にも適用でき
る。この方法は下記のステップからなる。
ステップ（１）ｐ＋型半導体基板５０上に設けたｐ型エ
ピタキシャル層（Ｐ ＥＰＩ）５８を用いて、ｐ型エピ
タキシィャル層５８及びｐ＋型基板ウェーハ５０まで、
深さ５ないし６μｍのトレンチを反応性イオン・エッチ
ング（ＲＩＥ）する（第３図）。
ステップ（２）トレンチの壁面に酸化物・窒化物・酸化
物の複合記憶絶縁縁体８０を形成する（第３図）。
ステップ（３）トレンチにｐ＋型多結晶（ポリ）シリコ
ン６０を充填し、平坦化する。
ステップ（４）リンを２回イオン注入、すなわち１．６
ＭｅＶのエネルギーを用いた深い注入及び表面注入を行
なって逆行型（retrograde）のｎウェル４４を形成す
る。
ステップ（５）局部的に酸化物分離領域８２を成長させ
る。
ステップ（６）ホウ素のイオン注入を１回行なって、Ｐ
ＭＯＳ及び周辺回路ＮＭＯＳのしきい電圧を調整する。
ステップ（７）ゲート酸化物を成長させ、ＰＭＯＳゲー
ト及びパターンの上にｎ＋型多結晶シリコンのゲート材
料４６と酸化物皮膜６２を付着する。
ステップ（８）ゲート電極の両端に酸化物スペーサを形
成させる。
ステップ（９）リン及びホウ素をイオン注入して、それ
ぞれＰＭＯＳ及びＮＭＯＳの傾斜ソース／ドレイン接合
を形成する。
ステップ（１０）ケイ化物５２の形成のため、ソース／
ドレイン領域４２、４０の表面を開口させる。この場
合、ゲート４６はまだ厚い絶縁体６２で上記のケイ化物
から保護されている（第３図）。
ステップ（１１）ケイ化物及び分離領域上に、低いドー
ピング濃度のｐ型のシリコン皮膜６４を形成させる（第
４図）。この場合、代替方法として、（１１ａ）上記の
皮膜６４を多結晶構造で付着させ、ビーム・アニーリン
グを行なって再結晶させる。（１１ｂ）皮膜６４を多結
晶構造で付着させ、水素による不動態化処理により粒子
境界トラップを不活性化する。（１１ｃ）非晶質皮膜６
４を付着させる。ケイ化したｐ＋型のソース／ドレイン
領域の結晶シードのため、非晶質皮膜を熱処理後に単結
晶に変換することができる。（１１ｄ）皮膜６４を多結
晶構造で付着させ、ｐ型のドーピングのレベルを調整し
て、しきい電圧を高めデバイスの洩れを少なくするなど
の方法がある。
ステップ（１２）ＮＭＯＳ活性領域を画定し、薄いゲー
ト酸化物を成長させる（第２図）。
ステップ（１３）ホウ素のイオン注入により、ｎチャネ
ルのしきい電圧を調整する。
ステップ（１４）ｎ＋型の多結晶シリコン・ゲート材料
１８及びパターンを付着させ、ゲート電極の両端に酸化
物スペーサを形成する。
ステップ（１５）ヒ素ドーパントを注入し、ｎチャネル
転送デバイスのｎ＋型ソース／ドレイン接合５４、５６
を形成し、デバイスを被覆する酸化物を成長させる。
ステップ（１６）ガラス皮膜をブランケット付着させ、
リフローさせる。
ステップ（１７）接点ホール８４をエッチングし、金属
レベル８６を付着させてパターン付けを行なう。
これにより、第２図に示すセル構造が得られる。
本発明によるＣＭＯＳ−１Ｃセル構造の他の実施例を第
５図に示す。この理想化した構造では、ＣＭＯＳパス・
ゲートは、ＰＭＯＳデバイス７２とＮＭＯＳデバイス７
４からなる。デバイス７２、７４はいずれも縦型トラン
ジスタであり、ビット線７３及び接続ケイ化物または金
属ストラップ７５への接点を除いて、周囲の導電材料か
ら完全に絶縁されている。多結晶シリコンのゲート７
７、７８は、他のセルのゲートと相互接続されて相補型
ワード線を形成するが、これを含むセル全体は、厚い絶
縁体７９で被覆された導電性基板７０中にエッチングさ
れたトレンチ６８中に形成することができる。記憶キャ
パシタは、多結晶シリコン電極９０、薄い酸化物誘電体
７１、及びプレート７０で構成される。多結晶シリリコ
ン電極９０は、導電性ストラップ７５により、デバイス
の各拡散領域と相互接続される。
Ｆ．発明の効果 本発明によれば、ワード線ブーストを用いることなく、
しきい値損失の問題を解決できる。
【図面の簡単な説明】
第１図は、本発明の原理によるＣＭＯＳメモリ・セルの
概略回路図である。 第２図は、本発明の原理によるＣＭＯＳメモリ・セルの
構造を示す概略断面図である。 第３図及び第４図は、第２図のＣＭＯＳセルの製造工程
中の構造を示す概略断面図である。 第５図は、本発明の原理によるＣＭＯＳメモリ・セルの
他の実施例を示す概略断面図である。 １０、１４……ｎ型デバイス、１２、１６……ｐ型デバ
イス、１８、２０、２２、２４……ゲート、２６、２８
……ワード線、３０、３２……キャパシタ、３４、３６
……ビット線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワルター・ハーヴエイ・ヘンケルズ アメリカ合衆国ニユーヨーク州プツトナ ム・ヴアレイ、クウインシイ・ロード21番 地 (56)参考文献 特開 昭61−281540（ＪＰ，Ａ) 特開 昭62−155556（ＪＰ，Ａ) 特開 昭60−245266（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】表面にｐ型エピタキシャル層を有するｐ型
    半導体基板にトレンチを形成し、 上記トレンチの内壁に絶縁層を形成し、 上記トレンチにポリシリコンを充填し、 上記エピタキシャル層にｎ型ウエルを形成し、 上記ｎ型ウエルの領域上にＰＭＯＳデバイスのためのゲ
    ート絶縁層を形成し、 上記ゲート絶縁層上にポリシリコン・ゲート電極及びこ
    れを覆う酸化物層を形成し、 イオン注入により上記ｎウエルにＰＭＯＳデバイスのソ
    ース領域及びドレイン領域を形成し、 上記ソース領域と上記トレンチのポリシリコンに接触し
    てこれらを相互接続する第１の領域、及び上記ドレイン
    領域に接触する第２の領域を有するケイ化物層を形成
    し、 上記ケイ化物層及び上記ゲート電極を含む領域上に低濃
    度のｐ型シリコン単結晶層を形成し、 上記単結晶層上にＮＭＯＳデバイスのためのゲート絶縁
    層を形成し、 上記ＮＭＯＳデバイスのためのゲート絶縁層上に、上記
    ゲート電極と位置的に重なるようにポリシリコン・ゲー
    ト電極を形成し、 イオン注入により上記単結晶層に、上記ケイ化物層に接
    触する上記ＮＭＯＳデバイスのソース領域及びドレイン
    領域を形成する ことを含むメモリ・セルの製造方法。
JP1184889A 1988-08-10 1989-07-19 メモリ・セルの製造方法 Expired - Lifetime JPH0644392B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US230410 1988-08-10
US07/230,410 US4910709A (en) 1988-08-10 1988-08-10 Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell

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Publication Number Publication Date
JPH0268792A JPH0268792A (ja) 1990-03-08
JPH0644392B2 true JPH0644392B2 (ja) 1994-06-08

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