KR100532894B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

절연막 상에 형성된 반도체층과, 상기 반도체층 내에 형성된 제1 및 제2 트랜지스터가 직렬 접속된 메모리 셀이 복수개 매트릭스 형상으로 배치 형성되며, 상기 메모리 셀의 한쪽 측은 비트선에 접속되고, 다른 쪽측에 기준 전위가 공급되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치가 개시된다. 또한, 반도체 기판 상에 산화층과 실리콘 활성층을 적층하고, 상기 실리콘 활성층을 소자 형성 영역마다 분리하는 소자 분리 영역을 상기 실리콘 활성층과 거의 동일면을 이루도록 형성하며, 상기 실리콘 활성층 상에 게이트 전극 재료를 퇴적시켜 패터닝함으로써, 쌍을 이루는 2개의 트랜지스터의 게이트 전극을 근접시켜 형성하고, 상기 게이트 전극을 이온 주입 마스크로 하여 확산층 형성 영역에 소정의 이온을 주입하며, 열 공정에 의해 주입된 이온을 활성화함으로써, 상기 쌍을 이루는 트랜지스터를 형성하고, 상기 쌍을 이루는 트랜지스터 중, 한쪽 측의 게이트 전극에 접속된 제1 게이트선 및 다른 쪽측의 게이트 전극에 접속된 제2 게이트선을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법이 개시된다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 절연막 상에 형성된 SOI(Silicon On Insulator)소자를 이용하는 MIS형 반도체 메모리 장치에 관한 것이다.
금속-절연체-반도체(MIS: Metal-Insulator-Semiconductor)형 반도체 소자를 이용한 메모리 LSI에 있어서는 소자 집적도의 향상 및 이에 수반하는 메모리 용량의 증가가 성능 개선의 중요한 항목이다. 집적도의 향상은, 종래 그 소자 사이즈를 축소하는 것에 의해 달성되고 있다.
메모리 LSI로서는 SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)가 잘 알려져 있지만, DRAM에서는 전하를 보존하기 위한 1개의 커패시터와 전하의 주입 및 방출을 제어하는 1개의 트랜지스터와의 조합에 의해, 1개의 기억 셀이 형성된다. 이 때문에, DRAM에서는 SRAM과 같은 교차 접속된 트랜지스터는 불필요해져, 메모리 셀 사이즈를 작게 할 수 있기 때문에, 고집적화에 적합하고, 실제로 DRAM은 고집적화의 일로를 걸어 왔다.
그러나, 트랜지스터의 소형화에 비하여 커패시터의 소형화는 곤란하기 때문에, LSI의 집적도가 향상되는 것에 수반하여, 비교적 큰 면적을 필요로 하는 커패시터의 점유 면적이 상대적으로 증가하여, 확실한 동작을 보증하는 용량의 커패시터를 형성하는 것이 곤란해 지고 있다. 한편, 커패시터 제조 공정이 별도로 필요하기 때문에, 제조 방법의 복잡화를 초래하고 있고, 제조 기간의 장기화, 비용의 증가 양품율(수율)의 저화를 야기하고 있다.
이러한 커패시터의 존재에 따른 문제를 해결하기 위해서, 여러가지의 제안이 이루어져 있다. 그 하나로서, 절연막 상에 소자를 형성하는 SOI(Silicon On Insulator) 구조를 채용하는 메모리 셀이 알려져 있다. 이것은 부분 공핍형의 SOI 소자를 이용하여, 그 부유 상태에 있는 보디 영역에 기억 데이터에 따라 전하를 축적 혹은 토출시키는 것에 의해 소자의 임계 전압을 변동시켜, 판독 시에는 이 임계값을 검지함으로써 데이터를 식별한다고 하는 원리에 기초한 것이다.
이러한 SOI 소자를 이용한 메모리 셀(100)의 기본적인 회로도를 도 13에 도시한다. 부분 공핍형의 트랜지스터 Tr의 게이트를 워드선 WL에, 소스, 드레인의 한쪽을 비트선 BL에, 다른 쪽을 Vss에 접속하고 있다.
이 메모리 셀의 동작을 설명한다. 또, 여기서는 n채널형 MOSFET(nMOS)를 이용한 예를 나타낸다.
우선, 부유 상태에 있는 보디 영역에 데이터의 기입을 할 때에는 게이트 전극인 워드선 WL을 고전위(하이) 상태, 예를 들면 Vcc로 설정하고, 비트선 BL을 하이 상태, 예를 들면 마찬가지로 Vcc로 하면, 채널 전류가 흐르면 임팩트 이온이 발생하여, 홀이 보디 영역에 축적된다. 또한, 비트선이 접속되어 있는 확산층과, 보디 영역 사이에 존재하는 pn 접합은 역방향으로 바이어스되기 때문에, 역방향 누설 전류가 발생하여, 이들의 결과, 보디 영역의 전위는 상승하여, 소자의 임계 전압은 저하한다. 이 상태를 예를 들면 데이터 "1"의 기입으로 한다.
한편, 워드선을 하이 상태, 예를 들면 Vcc로 설정하고, 비트선을 저전위(로우) 상태, 예를 들면 -Vcc로 하면, 비트선이 접속되어 있는 확산층과, 보디 영역의 사이에 존재하는 pn 접합은 순방향으로 바이어스된다. 이 때문에, 보디 영역에 존재하는 홀이 비트선측으로 유입되어, 보디 영역의 홀 농도가 저하한다. 그 결과, 보디 영역의 전위가 저하하여, 소자의 임계 전압은 상승한다. 이 상태를 데이터 "0"의 기입으로 한다.
이와 같이 부분 공핍화 트랜지스터의 임계치 변화가 기억되는 데이터에 대응시키는 것이 가능해진다.
이러한 방법에 의하면, 종래 전유 면적상 문제가 있었던 커패시터를 이용하는 일없이 1개의 트랜지스터만으로 1개의 메모리 셀을 작성할 수 있어, 고집적화, 제조 방법의 간략화, 비용의 저감 등을 달성하는 것이 가능해진다.
그러나, 이러한 구성을 채용한 경우, 데이터 "0"의 기입을 행하기 위해서 비트선에 -Vcc를 인가했을 때에도 채널 전류가 흘러, 효율적으로 보디 영역의 홀을 방출하는 것이 곤란해져, 데이터 "0"의 기입에 시간이 걸리거나, 혹은 기입이 불안정하게 된다고 하는 문제가 생기고 있었다.
본 발명의 일 실시예에 따르면, 절연막 상에 형성된 반도체층과, 상기 반도체층 내에 형성된 제1 및 제2 트랜지스터가 직렬 접속된 메모리 셀이 복수개 매트릭스 형상으로 배치 형성되며, 상기 메모리 셀의 한쪽 측은 비트선에 접속되고, 다른 쪽측에 기준 전위가 공급되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 절연막 상에 형성된 반도체층과, 상기 반도체층 내에 형성된 제1 및 제2 트랜지스터가 직렬 접속된 메모리 셀이 복수개 매트릭스형상으로 배치 형성되며, 상기 메모리 셀의 한쪽 측이 비트선에 접속되고, 다른 쪽측에 기준 전위가 공급되는 메모리 셀 어레이를 포함하며, 선택된 메모리 셀 중의 한쪽의 트랜지스터의 보디 영역으로의 전하 주입 및 토출의 제어에 의해 임계값을 제어하여, 이에 의해 데이터의 기억을 행하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명에 따른 반도체 메모리 장치의 제조 방법의 일 실시예에 따르면, 반도체 기판 상에 산화층과 실리콘 활성층을 적층하고, 상기 실리콘 활성층을 소자 형성 영역마다 분리하는 소자 분리 영역을 상기 실리콘 활성층과 거의 동일면을 이루도록 형성하며, 상기 실리콘 활성층 상에 게이트 전극 재료를 퇴적시켜 패터닝함으로써, 쌍을 이루는 2개의 트랜지스터의 게이트 전극을 근접시켜 형성하고, 상기 게이트 전극을 이온 주입 마스크로 하여 확산층 형성 영역에 소정의 이온을 주입하며, 열 공정에 의해 주입된 이온을 활성화함으로써, 상기 쌍을 이루는 트랜지스터를 형성하고, 상기 쌍을 이루는 트랜지스터 중, 한쪽 측의 게이트 전극에 접속된 제1 게이트선 및 다른 쪽측의 게이트 전극에 접속된 제2 게이트선을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법이 제공된다.
〈실시예〉
이하, 도면을 참조하면서, 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 실시의 일 형태에 이용되는 메모리 셀(10)의 기본적 개념을 도시하는 모식도이다.
도 1을 참조하면, 메모리 셀은 절연막 상에 형성된 반도체층 SOI에 형성된 2개의 n채널형 부분 공핍화 MOSFET(nMOS)인 트랜지스터 Tr1 및 트랜지스터 Tr2를 직렬로 접속하고, 그 중 트랜지스터 Tr1의 한쪽 측의 확산층을 비트선 BL에 접속하고, 다른 쪽측의 확산층에 트랜지스터 Tr2의 한쪽 측의 확산층을 접속하여, 트랜지스터 Tr2의 다른 쪽측의 확산층을 접지로서 되어 있는 전원 Vss에 접속하고 있다. 트랜지스터 Tr1의 다른 쪽측과 트랜지스터 Tr2의 한쪽 측과의 접속 노드는 부유 상태로 되어 있고, 이 노드를 노드 f로 칭하는 것으로 한다.
또한, 트랜지스터 Tr1의 게이트에는 메모리 셀의 선택 신호선인 제1 워드선 WL이 접속되고, 트랜지스터 Tr2의 게이트에는 제1 워드선과는 역 논리의 선택 신호선인 제2 워드선/WL이 접속되어 있다.
도 1에 도시한 메모리 셀(10)을 복수개 이용하여 메모리 셀 어레이를 형성한 모양을 도 2 및 도 3의 개략 접속도에 도시한다.
도 2에서는 도 1에 도시하는 메모리 셀(10)을 매트릭스 형상으로 배치하고, 워드선 WL과 워드선/WL을 교대로 메모리 셀 사이에 세로 방향으로 배치하여 각 메모리 셀(10)의 게이트 전극에 접속하고, 비트선 BL과 접지 전원 전위 Vss를 교대로 메모리 셀(10) 사이에 가로 방향을 통해 이들과 메모리 셀(10)의 각 단자를 접속한 것이다. 이러한 배치에 있어서는 인접 열에 속하는 메모리 셀(10)은 상호 거울상 관계가 되는 위치 관계로 된다. 또한, 각 워드선 WL 및 /WL을 완전히 독립적으로 선택할 수 있도록 하는 것에 의해, 메모리 셀 열을 용이하게 선택할 수 있다.
도 3에서는 메모리 셀(10)의 배치 등은 도 2의 경우와 동일하지만, 워드선 WL과 /WL은 쌍을 이루고 있고, 워드선 /WL에 대해서는 이것과 쌍을 이루는 워드선 WL의 신호 레벨을 인버터 INV에 의해 반전시킨 것을 공급함으로써 상보적인 관계를 얻고 있다.
이어서, 상술한 바와 같은 부분 공핍형 SOI를 이용하는 메모리셀의 동작에 대하여 상세히 설명한다. 여기서는 도 1에 도시한 바와 같이 2개의 nMOS를 이용하여 하나의 메모리 셀(10)을 형성한 경우의 동작 실시예를 도시하는 것으로 하고, 특별히 명기하지 않는 한 비트선 및 워드선의 전위는 저전위(로우) 레벨을 예를 들면 Vss, 고전위(하이) 레벨을 예를 들면 Vcc로서 설명한다.
우선, 메모리 셀이 비선택된 경우에는 제1 워드선은 로우 전위로 되어 트랜지스터 Tr1은 오프 상태로 되고, 제2 워드선은 하이 전위로 되어 트랜지스터 Tr2는 온 상태에 있다. 따라서, 트랜지스터 Tr1과 트랜지스터 Tr2로 공유되어 있는 노드 f에는 Vss의 전위가 나타나고 있다.
도 4는 선택된 메모리 셀(10)에 데이터 "1"을 기입할 때의 동작을 도시하는 타이밍차트이다. 우선, 시각 t1에 있어서 제1 워드선 WL을 Vss로부터 Vcc로, 동시에 제2 워드선 /WL을 Vcc로부터 Vss로 변화시킨다. 이에 따라, 트랜지스터 Tr1이 온 상태, 트랜지스터 Tr2가 오프 상태로 된다. 이 때, 워드선과 트랜지스터 Tr1의 보디 영역 간의 용량 결합에 의해, 트랜지스터 Tr1의 보디 전위 Vbody1은 상승한다.
이어서, 시각 t1보다 약간 지연된 시각 t2에 있어서 비트선 BL을 Vss로부터 Vcc로 변화시킨다. 이 때, 비트선이 연결되는 확산층과, 보디 영역간에 존재하는 pn 접합과의 용량 결합에 의해, 트랜지스터 Tr1의 보디 전위는 상승한다. 이 때, 비트선 BL을 임의의 전위로 프리차지하는 것이 통상 행해지며, 본 실시예에 있어서도 적용 가능하다. 또, 이 프리차지 전위는 한정되는 것이 아니며, 동작에 문제를 일으키지 않는 한 임의의 전위를 채용할 수 있다. 이 비트선 BL의 전위 변화에 따라, 트랜지스터 Tr1에는 채널 전류가 흐른다. 이 채널 전류에 대응하여, 임팩트 이온화가 발생하여, 홀이 보디 영역으로 흘러, 보디 전위가 서서히 상승한다. 이 때, 비트선 BL에 접속된 확산층과, 보디 영역 사이에 존재하는 pn 접합이 역방향 바이어스 상태로 되어, 역방향 누설 전류가 흐르는 것에 의해 보디 영역에는 홀이 더 주입된다. 이 결과, 노드 f의 전위는 Vcc에 접근하고, 도달한 후 Vcc로 유지된다. 또, 제1 및 제2 워드선의 전위 변화보다 먼저 비트선 BL이 변화했을 때에도, 마찬가지의 채널 전류가 트랜지스터 Tr1에는 흘러, 마찬가지의 임팩트 이온화가 발생하여, 트랜지스터 Tr1의 보디 전위는 상승한다.
다음에, 시각 t3에서, 비트선을 예를 들면 Vcc로부터 예를 들면 Vss로 변화시킨다. 이 때, 상술한 접합 용량 결합에 의해, 보디 전위는 일순 저화하지만, 트랜지스터 Tr1에는 채널 전류가 흘러, 이것에 대응하는 임팩트 이온화가 발생하여, 홀이 보디 영역으로 흘러, 다시 트랜지스터 Tr1의 보디 전위는 유지된다. 또, 노드 f의 전위는 Vss에 접근해 간다.
그 후, 시각 t4에서 제1 워드선 WL을 Vss로부터 예를 들면 Vcc로, 제2 워드선 /WL을 Vss로부터 Vcc로 변화시킴에 따라, 데이터 기입 동작이 종료한다. 이 때에도, 상술한 용량 결합에 의해 보디 전위는 Vcc보다 약간 저하한다.
또, 제1 및 제2 워드선의 전위 변화를, 비트선 BL의 전위 변화보다 먼저 행하여도 되지만, 그 경우는 임팩트 이온화가 발생하지 않기 때문에, 상술한 바와 같이 비트선을 먼저 변화시키는 쪽이 바람직하다.
도 5는 선택된 메모리 셀(10)에 데이터 "0"을 기입하는 경우의 동작을 도시하는 타이밍차트이다.
우선, 데이터 "1"의 기입의 경우와 마찬가지로, 시각 t11에서, 제1 워드선 WL을 Vss로부터 Vcc로, 동시에 제2 워드선 /WL을 Vcc로부터 Vss로 변화시킨다. 이에 따라, 트랜지스터 Tr1이 온 상태, 트랜지스터 Tr2가 오프 상태가 된다. 이 때, 제1 워드선과 트랜지스터 Tr1의 보디 영역 사이의 용량 결합에 의해, 트랜지스터 Tr1의 보디 전위 Vbody1는 상승한다.
비트선의 로우 전위에 대응하는 전위를 실현하기 위해서는 트랜지스터 Tr1의 보디 영역에 있는 홀을 충분히 방출할 필요가 있다. 따라서, 시각 t12에서 비트선 BL을 Vss로부터 프리차지 전위 -Vcc로 변화시킨다. 이에 따라, 비트선 BL에 접속된 확산층과, 보디 영역 사이에 존재하는 pn 접합과의 용량 결합에 의해, 트랜지스터 Tr1의 보디 전위는 저하한다. 또, 이 프리차지 전위는 임의의 전위로 하는 것이 가능하여, 이 실시예에 있어서도 다른 전위를 사용하는 것이 가능하다.
이 비트선의 전위 변화에 수반하여, 트랜지스터 Tr1의 보디 영역과, 비트선 BL에 접속되어 있는 확산층과 노드 f 사이에 존재하는 pn 접합은 순방향으로 바이어스되기 때문에, 보디 영역에 있는 홀이 토출되어, 트랜지스터 Tr1의 보디 전위 Vbody1은 더욱 저하한다. 동시에, 노드 f의 전위는 -Vcc에 접근해 간다. 또, 트랜지스터 Tr2의 상태가 오프이기 때문에, 노드 f는 부유 상태로 되어, 트랜지스터 Tr1에는 채널 전류는 거의 흐르지 않고, 보디 영역의 홀은 효과적으로 방출되어, 안정적으로 로우 전위를 기입할 수 있다.
그 후, 시각 t3에서 워드선 WL을 Vss로, 워드선 /WL을 Vcc로 변화시키면, 트랜지스터 Tr1의 보디 전위 Vbody1은 저하한다. 그리고, 직후의 시각 t14에서 비트선을 -Vcc로부터 예를 들면 Vss로 변화시킴으로써 데이터의 기입 동작이 종료한다. 이 때에도, 상술한 용량 결합에 의해 보디 전위 Vbody1은 상승한다.
또, 도 4에서 설명한 바와 같이, 비트선 BL의 전위 변화를 워드선 WL이나 워드선 /WL의 전위 변화보다 먼저 행해도 된다.
이상과 같은 제어를 행함으로써, 비트선의 전압을 예를 들면 -1V로 하였을 때, 보디 영역과의 사이의 pn 접합은 순방향으로 바이어스되어 있기 때문에, 순시에 보디의 전위는 약 -0.5V까지 변위하는 것이 가능하게 되어, 데이터 "0"을 기입할 때의 마진 향상을 달성하고 있다.
이상의 기입 동작예에서는 제1 워드선과 제2 워드선을 동기시켜, 각각 상보적인 전위가 주어지는 예를 설명하였지만, 각 워드선에서의 전위 변화를 비동기로 제어할 수도 있다.
다음에, 데이터 판독에 대하여 설명한다. 데이터를 판독하기 위해서는 기억된 데이터에 의한 트랜지스터 Tr1의 소자 임계 전압의 차에 기초하는 전류값의 차를 예를 들면 전류 감지형의 감지 증폭기를 이용하여 검지함으로써 행한다.
도 6은 기억 데이터의 내용에 따라 데이터 판독 시의 드레인 전류가 변화하는 모습을 나타내는 그래프로서, 횡축은 게이트 전위 Vg, 종축은 드레인 전류의 대수를 나타내고 있다. 이 그래프로부터 분명한 바와 같이 동일한 드레인 전류를 흘리는 데 필요한 게이트 전압은 데이터 "1"이 기입된 트랜지스터 Tr1보다 데이터 "0"이 기입된 트랜지스터 Tr1이 높다. 따라서, 데이터 "1"이 기입된 트랜지스터 Tr1의 임계치는 저하하여, "0"이 기입된 트랜지스터 Tr1의 임계 전압은 상승한다. 이 때문에, 파선으로 도시된 소정의 워드선 전위를 이용하여 데이터 판독을 행하면, 데이터 "1"이 기입된 트랜지스터 Tr1의 드레인 전류는 데이터 "0"이 기입된 트랜지스터 Tr1의 드레인 전류보다도 높은 값이 된다. 이들의 전류값의 차를 검지함으로써 데이터 "1"과 데이터 "0"의 판정을 행할 수 있다.
구체적으로는, 판정에 사용하는 게이트 전위, 즉 워드선 전위로서, 통상의 전원 전압의 절반, 예를 들면 Vcc/2를 이용한다.
도 7은 데이터 "1"이 기입되어 있는 경우의 판독 동작 파형을 도시하는 타이밍차트이다.
여기서는 비선택 시에 비트선은 Vcc/2로 프리차지되어 있고, 판독 개시 시각 t21에서 선택된 메모리 셀은 워드선 WL과 /WL이 모두 Vcc/2로 설정된다. 이 때, 트랜지스터 Tr1의 보디 전위 Vbody1가 상승하고 있는 것에 따라, 비트선에 흐르는 전류가 크게 되어 비트선 전위 BL이 상승하는 것을 검출하여 데이터 "1"이라고 판정할 수 있다.
한편, 도 8은 데이터 "0"이 기입되어 있는 경우의 판독 동작 파형을 도시하는 타이밍 차트이다. 도 7의 경우와 같이 비트선이 Vcc/2로 프리차지되고, 판독 개시 시각 t31에서 워드선 WL과 /WL은 Vcc/2로 설정된다. 그러나, 트랜지스터 Tr1의 보디 전위 Vbody1이 저하하여 있기 때문에, 시각 t31 후에도 Vbody1은 마이너스로 되어있다. 이 때문에, 비트선에 흐르는 전류가 도 7의 경우보다 작고, 비트선 전위 BL은 저하한다. 이것을 검출하여 데이터 "0"이라고 판정할 수 있다.
이 실시예에 따르면, 메모리 셀을 2개의 트랜지스터를 직렬 접속하여 구성하고 있어, 커패시터가 불필요하여 고집적화가 가능한 특징을 살릴 수 있음과 함께 데이터를 안정적으로 기입하는 것이 가능해진다.
이상 설명한 실시예에서는 2개의 nMOS를 이용한 예를 설명하였지만, 2개의 p채널 MOS 트랜지스터(pMOS)를 채용해도 마찬가지로 실현할 수 있다. 단, nMOS에서의 데이터 "1"의 기입 마진은 pM0S의 경우보다 크기 때문에, nMOS를 채용한 편이 동일한 기입 조건이면 보다 소형화할 수 있다.
또한, 2개의 트랜지스터의 도전형을 상호 역으로 한 CMOS 구성으로 하는 것도 가능하고, 마찬가지의 효과를 얻을 수 있다. 이것에 대해서는 후술한다.
또한, 트랜지스터 Tr1과 트랜지스터 Tr2의 구성을 그대로 하고, 비트선과 Vss를 역으로 동작시키고, 또한, 제2 워드선에 의해 그 신호 타이밍을 제어함으로써, 트랜지스터 Tr1의 보디 영역에 데이터를 기입하면서, 트랜지스터 Tr2의 보디에도 마찬가지로 데이터를 기입하는 것에 의해, 2개의 소자로 2개의 데이터를 보존하는 것이 가능해진다.
도 9a ~ 9d는 도 1에 도시한 반도체 메모리 장치의 제조 방법의 실시의 일 형태를 도시하는 공정별 소자 단면도이다.
우선, 실리콘 반도체 기판에 산소 이온을 이온 주입한 후 열 처리를 행하여 산화층과 그 위의 실리콘층을 얻는 SIMOX(Separation by Implantation of Oxygen)법 또는 실리콘 반도체 기판 표면에, 저면에 산화막을 형성한 실리콘판을 접합하는 접합법 등에 의해, 반도체 기판(11) 상에 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(BOX:Buried Oxide)(12)을 통해 형성된 SOI 활성층(13)을 갖는 SOI 구조를 얻는다. 그리고,이 SOI 활성층은 예를 들면 열 산화법과 NH4F에 의한 에칭에 의해 예를 들면 150nm 정도의 소정의 두께까지 박막화된다.
이어서, 도 9a에 도시한 바와 같이, SOI 활성층(13)을 소자 형성 영역마다 전기적으로 분리하기 위해서 소자 분리 영역(14)을, 예를 들면 얕은 트렌치를 절연막으로 매립한 STI(Shallow Trench Isolation)법에 의해 형성한다.
다음에, 소자 임계 전압을 조정하기 위해서, 소자 형성 영역의 SOI 활성층 (13)에 불순물을, 예를 들면 이온 주입법에 의해 예를 들면 도우즈량 1.5×10-12㎝-2으로 도입한다.
계속해서, 도 9b에 도시한 바와 같이 SOI 활성층(13) 상에 게이트 절연막으로 되는 절연막(15)을 예를 들면 열 산화법에 의해 형성한다. 또한, 그 위에 다결정 실리콘(16)을 CVD(Chemical Vapor Deposition)법에 의해 200㎚의 막두께로 퇴적한다.
이어서, 도 9c에 도시한 바와 같이, 레지스트 등을 마스크로 하여, 예를 들면 반응성 이온 에칭(RIE:Reactive Ion Etching)를 이용하여 소스 및 드레인 영역 상의 다결정 실리콘(16)을 에칭 제거하는 것에 의해 패터닝하여, 게이트 전극(17)을 얻는다.
이들의 게이트 전극(17)을 이온 주입 마스크로 하여, 확산층 형성 영역에, 예를 들면 이온 주입법에 의해 불순물을 도입한다. 그 후, 열 공정, 예를 들면 RTA(Rapid ThermaI Annea1ing)법을 이용한 어닐링을 행하는 것에 의해, 이온 주입에 의해서 도입된 불순물을 활성화한다.
그 후, 도 9d에 도시한 바와 같이, 층간 절연막(18)을 퇴적하여, 필요한 개소에 컨택트 홀을 형성하여, 알루미늄 등의 전극 배선 재료를 컨택트홀에 매립함과 동시에 층간 절연막(18) 상에 형성하고, 이것을 터닝하여 제1 워드선(WL) 전극 배선(19), 제2 워드선(/WL) 전극 배선(20), 비트선 전극 배선(21) 및 Vss 전극 배선(22)을 형성하여 원하는 부분 공핍형 SOI 반도체 장치를 완성한다. 또, 배선은 요구 사양에 따라 다층 배선으로 할 수도 있다.
도 10은 이상의 공정에 의해 형성된 소자의 평면도로서, 도 9d에 도시된 것과 동일한 구성 요소에 대해서는 동일한 참조 번호를 붙인다.
도 11a ~ 11e에 도시한 바와 같이 본 발명에 따른 반도체 메모리 장치의 제조 방법의 다른 실시예를 도시하는 공정별 단면도로서, CMOS형의 메모리 셀(50)을 이용하는 예를 나타내고 있다.
우선, SIMOX(Separation by Implantahon of Oxygen)법 또는 접합법 등에 의해, 반도체 기판(51) 상에 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(BOX:52)을 개재하여 형성된 SOI 활성층(53)을 갖는 SOI 구조를 얻는다. 그리고,이 SOI 활성층(53)는 예를 들면 열 산화법과 NH4F에 의한 에칭에 의해, 예를 들면 150㎚ 정도의 소정의 막두께까지 박막화된다.
다음에, 도 11a에 도시한 바와 같이, SOI 활성층(53)을 소자 형성 영역마다 전기적으로 분리하기 위해서, 트렌치 형상의 소자 분리 영역(54)을 예를 들면 STI(Shallow Trench Isolation)법에 의해 형성한다.
다음에, 도 11b에 도시하는 바와 같이, 소자 임계 전압을 조정하기 위해서, 소자 형성 영역의 SOI 활성층(53)에 불순물을, 예를 들면 이온 주입법에 의해 도입한다. 이 실시예에서는 CMOS 구조를 채용하기 때문에, 도입하는 이온에 맞추어 도입 영역 이외의 영역을 마스크하는 레지스트(55)를 선택적으로 형성한다. 도 11b에서는 pMOS 형성 영역에 불순물을 도입하는 모습을 도시하고 있고, 불순물로서 붕소 이온을 예를 들면 도우즈량 1.5×10l3㎝-2로 도입한다. 마찬가지의 이온 주입 공정이 nMOS 형성 영역에 대해서도 행해지고, 불순물로서 인 이온을 예를 들면 도우즈량 1.5×10l3㎝-2로 도입한다.
그 후, 도 11c에 도시한 바와 같이 SOI 활성층(53) 상에 게이트 절연막(56)을 예를 들면 열 산화법에 의해 형성한다. 다시, 그 위에 다결정 실리콘(57)을 CVD(Chemical Vapor Deposition)법에 의해 200㎚의 막두께로 퇴적한다.
다음에, 도 11d에 도시한 바와 같이, 레지스트 등을 마스크로 하여, 예를 들면 반응성 이온 에칭(RIE:Reactive Ion Etching)을 이용하여 소스 및 드레인 영역 상의 다결정 실리콘(57)을 에칭 제거함으로써 패터닝하여, 게이트 전극(58)을 얻는다.
이들의 게이트 전극(58)을 이온 주입 마스크로 하여, 확산층 형성 영역에, 예를 들면 이온 주입법에 의해서 불순물을 도입한다. 이 경우, pMOS와 nMOS에서는 도입하는 이온이 다르기 때문에, 도 11e에 도시되는 pMOS의 확산층을 형성하는 경우에는 nMOS 영역은 레지스트(59)로 마스크되어, 예를 들면 붕소 이온이 도우즈량 3×1015cm-2로 주입된다. 마찬가지로, nMOS의 확산층을 형성하는 경우에는 pMOS 영역이 레지스트로 마스크되어, 예를 들면 인 이온이 도우즈량 3×1015㎝-2로 주입된다. 그 후, 열 공정, 예를 들면 RTA(Rapid Thermal Annea1ing)법을 이용한 어닐링을 행하는 것에 의해, 이온 주입에 의해 도입된 불순물을 활성화하여 소스, 드레인이 되는 고농도 불순물 확산층이 형성된다.
그 후, 도 11f에 도시한 바와 같이, 소스 영역 상, 드레인 영역 상, 및 게이트 전극 상에, 실리사이드(60), 예를 들면 CoSi2을 자기 정합적으로 퇴적시키는 살리사이드 공정에 의해 형성한다.
계속해서 층간 절연막(116)을 퇴적시키고, 필요한 개소에 컨택트 홀(62)을 형성하고, 알루미늄 등의 전극 배선 재료(63)를 증착하여 이들의 컨택트 홀(62)을 매립함과 함께 층간 절연막(60) 상에 형성한다. 층간 절연막(60) 상의 전극 배선 재료를 패터닝하여 제1 워드선 WL 전극 배선(64), 제2 워드선 /WL 전극 배선(도시 생략), 비트선 BL의 전극 배선(65) 및 Vss 전극 배선(66)을 형성하여 원하는 부분 공핍형 SOI 반도체 장치를 완성한다. 이 반도체 장치에서는 nMOS의 확산층을 비트선에, pMOS의 확산층을 Vss 전원선에 접속하고 있다.
도 12에 이상과 같이 형성된 메모리 셀(50)의 평면도를 도시한다. 이것은 CMOS형의 메모리 셀이기 때문에, 제1 실시예의 경우와 같이 제2 워드선을 제1 워드선으로부터 전기적으로 분리할 필요는 없고, nMOS와 pMOS에서 동일한 게이트 전극(64)을 공유하는 것이 가능해진다.
이들의 실시예에 따르면, 커패시터를 필요로 하지 않는, MIS형 소자만으로 구성되는 소자를 용이하게 제조하는 것이 가능해진다.
또, 본 발명은 실시예에 도시한 소자 형성 프로세스나, 디바이스 파라미터에 한정되지 않고 적절하게 변경하여 실시할 수 있다. 예를 들면, 상술한 실시예에서는 배선은 단층으로 되어 있지만, 요구 사양에 따라서 다층 배선으로 하는 것도 가능하다. 그 경우, 상층의 배선층 형성을 위해 재차 층간 절연배의 형성, 컨택트 홀 형성, 전극 재료의 증착, 패터닝의 공정을 반복하는 것으로 된다.
또한, 실시예에서는 SOI 기판을 이용한 nMOSFET나 CMOSFET을 이용하여 설명하지만, 이것에 한정되는 것은 아니며, 예를 들면 pMOSFET나 SOS(Silicon On Sapphire) 등의 기판을 이용하는 것이 가능하다.
그 외에, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지로 변형하여 실시할 수 있다.
본 발명에 따르면, 커패시터가 불필요하여 고집적화가 가능한 특징을 살릴 수 있음과 함께, 데이터를 안정적으로 기입하는 것이 가능하게 된다.
도 1은 발명에 따른 반도체 메모리 장치에 이용되는 메모리 셀의 일 실시예에 따른 기본적 개념을 도시하는 모식도.
도 2는 도 1에 도시한 메모리 셀을 복수개 이용하여 메모리 셀 어레이를 형성한 상태를 도시하는 개략 접속도.
도 3은 도 1에 도시한 메모리 셀을 복수개 이용하여 메모리 셀 어레이를 형성한 상태를 도시하는 접속 개략도.
도 4는 선택된 메모리 셀에 데이터 "1"을 기입할 때의 동작을 도시하는 타이밍차트.
도 5는 선택된 메모리 셀에 데이터 "0"을 기입하는 경우의 동작을 도시하는 타이밍차트.
도 6은 기억 데이터의 내용에 따라서 데이터 판독 시의 드레인 전류가 변화하는 모습을 나타내는 그래프.
도 7은 데이터 "1"이 기입되어 있는 경우의 판독 동작 파형을 도시하는 타이밍차트.
도 8은 데이터 "0"이 기입되어 있는 경우의 판독 동작 파형을 도시하는 타이밍차트.
도 9a ~ 9d는 도 1에 도시한 반도체 메모리 장치를 제조하는 본 발명에 따른 제조 방법의 일 실시예를 도시하는 공정별 단면도.
도 10은 도 9a ~ 9d의 공정에 의해 형성된 소자의 평면도.
도 11a ~ 11f는 본 발명에 따른 반도체 메모리 장치의 제조 방법의 다른 실시예를 설명하는 공정별 소자 단면도.
도 12는 도 11a ~ 11f의 공정에 의해 형성된 소자의 평면도.
도 13은 종래의 SOI 소자를 이용한 메모리 셀의 기본 구성을 도시하는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀
11 : 반도체 기판
12 : 매립 산화막
13 : SOI 활성층
14 : 소자 분리 영역
15 : 절연막
16 : 다결정 실리콘
17 : 게이트 전극
18 : 층간 절연막

Claims (20)

  1. 삭제
  2. 삭제
  3. 반도체 메모리 장치에 있어서,
    절연막 상에 형성된 반도체층과,
    직렬 접속되는 제1 및 제2 트랜지스터들로 각각 구성되는 복수의 메모리 셀의 매트릭스 배열을 포함하는 메모리 셀 어레이- 상기 각각의 메모리 셀의 한쪽 사이드는 비트선에 접속되고, 다른 쪽 사이드에는 기준 전위가 공급됨 -를 포함하고,
    상기 트랜지스터들은 MIS형 부분 공핍 트랜지스터이고,
    상기 제1 및 제2 트랜지스터가 동일 도전형이고, 상기 제1 트랜지스터의 게이트에는 제1 워드선이 접속되며, 상기 제2 트랜지스터의 게이트에는 상기 제1 워드선과 쌍을 이루는 역 논리의 제2 워드선이 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 워드선과 상기 역 논리의 워드선은 동기하여 상태가 변화하도록 제어되는 것인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 워드선과 상기 역 논리의 워드선의 한쪽의 상태 변화로부터 소정 지연 시간 후에 다른 쪽의 상태 변화를 생기게 하는 것인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 제1 워드선과 제2 워드선 사이에 신호 레벨을 반전시키는 인버터가 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 동일 도전형의 트랜지스터는 n 채널형인 것을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서,
    절연막 상에 형성된 반도체층과,
    직렬 접속되는 제1 및 제2 트랜지스터들로 각각 구성되는 복수의 메모리 셀의 매트릭스 배열을 포함하는 메모리 셀 어레이- 상기 각각의 메모리 셀의 한쪽 사이드는 비트선에 접속되고, 다른 쪽 사이드에는 기준 전위가 공급됨 -를 포함하고,
    상기 트랜지스터들은 MIS형 부분 공핍 트랜지스터이고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 반대의 도전형이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트에는 공통의 워드선이 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서,
    상기 제1 및 제2 트랜지스터로 구성되는 상기 메모리 셀 각각은 소자 분리 영역으로 둘러싸인 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제3항에 있어서,
    상기 절연막 및 상기 반도체층은 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제3항에 있어서,
    상기 절연막 및 상기 반도체층은 반도체 기판 상의 반도체층인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 소자 분리 영역이 트렌치형 소자 분리막인 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 반도체 메모리 장치에 있어서,
    절연막 상에 형성된 반도체층과,
    보디 영역들(body regions)이 직렬 접속되는 제1 및 제2 트랜지스터들로 각각 구성되는 복수의 메모리 셀의 매트릭스 배열을 포함하는 메모리 셀 어레이- 상기 각각의 메모리 셀의 한쪽 사이드는 비트선에 접속되고, 다른 쪽 사이드에는 기준 전위가 공급됨 -를 포함하고,
    선택된 메모리 셀의 상기 트랜지스터들 중 어느 하나의 보디 영역에 대한 전하 주입 또는 방출을 제어함으로써 상기 트랜지스터들 중 어느 하나의 임계값이 제어되어, 데이터를 기억하며,
    상기 트랜지스터들은 MIS형 부분 공핍 트랜지스터이고,
    상기 부분 공핍 트랜지스터의 보디 영역으로의 전하 주입은 채널 전류의 흐름 의해 발생하는 임팩트 이온에 의해 행해지는 것을 특징으로 하는 반도체 메모리 장치.
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