KR100460578B1 - 로드없는 4-트랜지스터 메모리셀 - Google Patents

로드없는 4-트랜지스터 메모리셀 Download PDF

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Abstract

메모리셀은 한 쌍의 n 채널 구동용 MOS 트랜지스터들 (N15,N16), 한 쌍의 p 채널 액세스용 MOS 트랜지스터들 (P13,P14) 을 갖는다. 액세스용 MOS 트랜지스터들 (P13,P14) 은 저항 로드 (resistive load) 를 사용하지 않고 구동용 MOS 트랜지스터들 (N15,N16) 의 저장 노드들에 전하를 공급한다. 구동용 MOS 트랜지스터들 (N15,N16) 의 게이트 절연막들 (30A,30B) 은 메모리셀의 안정된 고속 동작을 성취하기 위해 액세스용 MOS 트랜지스터들 (P13,P14) 의 게이트 절연막들 (31A,31B) 의 두께보다 작은 두께를 갖는다.

Description

로드없는 4-트랜지스터 메모리셀{LOAD-LESS FOUR-TRANSISTOR MEMORY CELL}
본 발명은 로드없는 4-트랜지스터 메모리셀 및 그 제조방법에 관한 것이다. 특히, 본 발명은 안정된 고속 메모리셀 동작을 실현할 수 있으며, SRAM(Static Random Access Memory) 으로 적절히 사용될 수 있는 반도체 메모리 장치의 메모리셀에 관한 것이다.
반도체 메모리 장치들은 일반적으로 DRAM(Dynamic Random Access Memory) 들 및 SRAM들, ROM(Read Only Memory)들을 포함하는 3 가지 형태로 분류된다.
DRAM 에 있어서, 각 메모리셀은 2 개의 구성요소들, 즉 MOS(Metal Oxide Semiconductor) 트랜지스터와 같은 MIS(Metal Insulator Semiconductor) 트랜지스터 및 저장 캐패시터로 구성된다. 따라서, DRAM 은 고집적도 및 저비용성능과 같은 이점들을 갖는다.
한편, SDRAM 은 DRAM과 비교하여 고속 동작 및 낮은 전력 손실과 같은 이점들을 갖는다. 그러나, SRAM에서, 통상적으로 각 메모리셀은 6 개 트랜지스터 또는 4 개의 트랜지스터 및 2 개의 저항 로드들로 구성된다. 따라서, SRAM 은 이와 같이 메모리셀당 많은 수의 구성요소들로 인해 고 집적도를 실현하는데 적합하지 않다고 간주되었다.
기본적으로, SRAM 은 플립 플롭 회로 또는 래치 회로 그리고 상기 플립 플롭 회로에 접속된 한 쌍의 액세스용 트랜지스터들을 포함하며, 상기 플립 플롭 회로는 통상적으로 포지티브 피드백 루프에 접속된 2 개의 인버터 회로들의 결합이다.
인버터 회로는 N 채널 MOS 트랜지스터("NMOS 트랜지스터"로 불림) 및 P 채널 MOS 트랜지스터 ("PMOS 트랜지스터"로 불림) 의 결합과 NMOS 트랜지스터와 저항 로드의 결합중 어느 한 쪽으로 얻어질 수 있다.
6 개의 트랜지스터들을 포함하는 SRAM 의 메모리셀은 상기 트랜지스터들이 CMOS 트랜지스터들이기 때문에 "풀(full)-CMOS 메모리셀" 로 불리며, 여기서는 풀 CMOS 6-트랜지스터 메모리셀로 불린다. 이러한 형태의 SRAM 은 1 개의 메모리셀에 의해 점유되는 영역에 관해서 다양한 형태들의 SRAM들 사이에서 가장 큰 것이다.
한편, 4 개의 트랜지스터들 및 2 개의 저항 로드들을 포함하는 SRAM의 메모리셀은 MOS 트랜지스터들위에 저항 로드들을 제공하면서 MOS 트랜지스터들을 사용하고, 이에 의해 6개의 구성요소들에 의해 점유되는 전체 영역을 감소시킨다. 따라서, 하나의 메모리셀에 필요한 영역은 6-트랜지스터 메모리셀의 영역보다 작다.
그러나, 6-트랜지스터 메모리셀의 생산과 비교하여, 저항 로드들을 가지는 메모리셀의 생산은 상기 저항 로드들이 일반적으로 다결정 실리콘 막상에 형성되므로, 저항 로드들을 형성하기 위한 부가적인 제조 단계들이 요구된다.
또한, 서로 이들 구성요소들을 접속해야 하므로, 메모리셀의 구조가 복잡하게 된다. 또한, 큰 시간 상수의 저항 로드들에 의한 풀 CMOS 6-트랜지스터 메모리셀과 비교하여, 저항 로드들을 가지는 메모리셀에 의해 저-전압 동작을 실현하기가 더 어렵다라고 여겨진다.
최근에, 낮은 소스 전압, 즉 낮은 전력 손실로 동작할 수 있는 SRAM에 대한 특정 시장 수요가 있었다. 따라서, 풀-CMOS 메모리셀들은 저항 로드들을 가지는 메모리셀들이 더 작은 칩 영역을 가짐에도 불구하고 이들보다 더 널리 사용된다.
최근에, 단지 4 개 트랜지스터들을 필요로 하며, 어떠한 저항 로드도 가지지 않는 풀-CMOS 메모리셀들을 사용하는 SRAM 이, 일본 특허공개공보 평7-302847호 및 평6-104405 호에 기재되어 있는 바와 같이, 종래 기술에서 제안되었다. 이후에, 이러한 형태의 메모리셀은 로드없는 4-트랜지스터 메모리셀 (풀 CMOS 4-트랜지스터 메모리셀) 또는 단순히 4-트랜지스터 메모리셀로 불린다.
이러한 로드없는 4-트랜지스터 메모리셀은 한 쌍의 구동용 트랜지스터들 (NMOS 트랜지스터들) 및 한 쌍의 액세스용 트랜지스터들 (PMOS 트랜지스터들) 을 포함하며, 여기서 로드 없는 구성요소는 상기 구동용 트랜지스터의 저장 노드에 접속된다.
다음으로, 종래의 6-트랜지스터 메모리셀의 구조 및 동작 그리고 종래의 4-트랜지스터 메모리셀의 구조 및 동작을 도 1a, 도 1b, 도 2a, 및 도 2b를 참조하여 상세히 설명한다. 도 1a 및 도 1b 는 각각 풀-CMOS 6-트랜지스터 메모리셀과 로드없는 4-트랜지스터 메모리셀을 나타내는 회로도이며, 도 2a 및 도 2b 는 각각 6-트랜지스터 메모리셀 및 4-트랜지스터 메모리셀의 동작들을 나타내는 도면이다.
도 1a 에 나타낸 바와 같이, 6-트랜지스터 메모리셀은 전체 6 개의 트랜지스터들, 즉 한 쌍의 구동용 트랜지스터들 (N11,N12)(NMOS 트랜지스터들), 한 쌍의 로드 트랜지스터들 (P11,P12)(PMOS 트랜지스터들), 및 한 쌍의 액세스용 트랜지스터들 또는 전송 트랜지스터들 (N13,N14)(NMOS 트랜지스터들) 을 포함한다.
6-트랜지스터 메모리셀은 데이터 보유 동작 또는 대기 모드 동안에 다음과 같이 동작한다. 도 2a 에 나타낸 바와 같이, 구동용 트랜지스터 (N11) 및 액세스용 트랜지스터 (N13) 는 OFF 인 반면에 로드 트랜지스터 (P11) 가 ON 이면, 데이터 "1" 이 6 개의 트랜지스터 메모리셀에 기록된 후에, 저장 노드 (11) 를 하이 레벨로 유지한다.
이 상태에서, 로드 트랜지스터 (P11) 가 OFF 가 되면, 저장 노드 (11) 는 일반적으로 그 전하를 잃음으로써, 구동용 트랜지스터 (N11) 를 통한 누설 전류 또는 접합 누설 전류에 의해 상기 저장 노드 (11) 의 전위를 낮춘다. 저장 노드 (11) 의 전위는 로드 트랜지스터 (P11) 를 통해 VCC 소스 라인으로부터 흐르는 전류에 의한 전하에 의해 하이 레벨로 유지된다.
상술한 상태 이후에, 액세스용 트랜지스터 (N13) 가 ON 되는 경우에, 전류는 저장 노드 (11) 로부터 디지트 라인 (digit line)(D11) 으로 흐름으로써, 상기 저장된 데이터를 디지트 라인들 또는 신호 라인들에서 판독되게 한다.
다음으로, 로드없는 4-트랜지스터 메모리셀의 구조 및 동작을 설명한다. 도 1b 에 나타낸 바와 같이, 로드없는 4-트랜지스터 메모리셀은 전체 4 개의 트랜지스터들, 즉 한 쌍의 구동용 트랜지스터들 (N15,N16)(NMOS 트랜지스터들) 및 한 쌍의 액세스용 트랜지스터들 (P13,P14)(PMOS 트랜지스터들) 을 포함한다. 구성요소들의 갯수의 차이 이외에, 로드없는 4-트랜지스터 메모리셀 및 6-트랜지스터 메모리셀 사이의 주요한 차이점은 로드없는 4-트랜지스터 메모리셀의 액세스용 트랜지스터들 (P13,P14) 은 PMOS 트랜지스터들이며, 이것들을 통하여 누설 전류를 공급한다는 점이다.
특히, 로드없는 4-트랜지스터 메모리셀은 데이터 보유 동작 동안에 다음과 같이 동작한다. 도 2b 에 나타낸 바와 같이, 저장 노드 (13) 가 하이 레벨인 경우에, 즉 데이터 "1" 이 로드없는 4-트랜지스터 메모리셀에 기록된 후에, 구동용 트랜지스터 (N15) 및 액세스용 트랜지스터 (P13) 는 OFF 된다.
이 상태에서, 6-트랜지스터 메모리셀의 경우에서 논의된 바와 같이, 액세스용 트랜지스터 (P13) 을 통한 누설 전류없이, 저장 노드 (13) 의 전위는 구동용 트랜지스터 (N15) 를 통한 누설 전류 또는 접합 누설 전류에 의해 점점 감소한다. 로드없는 4-트랜지스터 메모리셀은 저장 노드 (13) 에 전류를 공급하기 위해 전용 로드 구성요소를 가지지 않지만, 액세스용 트랜지스터 (P13) 의 OFF 전류 (또는 접합 누설 전류) 가 저장 노드 (13) 로 흘러 상기 저장 노드 (13) 로부터의 전하 손실을 보상한다.
상술된 상태 이후에, 액세스용 트랜지스터 (P13) 가 ON 되는 경우에, 전류가 저장 노드 (13) 로부터 디지트 라인 (D13) 으로 흐르므로, 저장된 데이터가 판독되게 된다.
로드없는 4-트랜지스터 메모리셀을 동작시키기 위해서, 액세스용 트랜지스터 (P13 또는 P14)(PMOS 트랜지스터)의 OFF 전류(누설 전류) 는 구동용 트랜지스터(N15 또는 N16)(NMOS 트랜지스터) 의 OFF 전류보다 더 커야한다.
로드없는 4-트랜지스터 메모리셀의 이점은 이것이 구동용 트랜지스터들의 저장 노드들에 일반적으로 접속되는 로드 구성요소들을 제공하기 위한 필요성을 제거하므로, 메모리셀의 구조를 단순화시킨다는 점이다.
다음으로, 종래의 로드없는 4-트랜지스터 메모리셀의 구조를 도 3 및 도 4 를 참조하여 더 상세히 설명한다. 도 3 은 종래의 로드없는 4-트랜지스터 메모리셀의 평면도이며, 도 4 는 도 3 의 라인 A-A' 에 따라 취해진 종래의 로드없는 4 -개의 트랜지스터 메모리셀의 단면도이다.
도 4 에 나타낸 바와 같이, 종래의 로드없는 4-트랜지스터 메모리셀은 한 쌍의 저장 노드들 (13,14) 을 가지는 한 쌍의 구동용 트랜지스터들 (N15, N16) 및 상기 저장 노드들 (13,14) 에 디지트 라인들 (D13,D14) 을 접속하는 한 쌍의 액세스용 트랜지스터들 (P13,P14) 을 포함한다.
액세스용 트랜지스터 (P13) 의 드레인은 저장 노드 (13) 에 접속되며, 상기 저장 노드 (13) 를 통하여 구동용 트랜지스터 (N15) 의 게이트 전극 (20) 에 추가 접속된다. 구동용 트랜지스터 (N15) 의 확산 영역 (드레인) 은 구동용 트랜지스터 (N16) 의 게이트 전극에 접속되는 반면에, 구동용 트랜지스터 (N16) 의 확산 영역 (드레인) 은 구동용 트랜지스터 (N15)의 게이트 전극 및 저장 노드 (14) 에 접속된다.
다음으로, 도 5a 내지 도 5e 를 참조하여, 종래의 로드없는 4-트랜지스터 메모리셀을 제조하는 방법을 설명하며, 상기 도면은 도 3 의 라인 A-A' 에 따른 단면으로서 종래의 로드없는 4-트랜지스터 메모리셀의 연속적인 제조 단계들을 나타낸다.
먼저, 도 5a 에 나타낸 바와 같이, 장치 분리 트렌치 (device isolation trench) (21) 는 종래의 선택적 산화 방법 또는 트렌치 분리 기술을 사용하여 반도체 기판 (20) 의 소정의 영역에 형성된다. 그 후에, 실리콘 산화물 (SiO2) 로 구성된 게이트 절연 막 (22) 은 산화 기술을 사용함으로써 장치 분리 트렌치 (21) 이외의 영역에 형성된다.
그 후에, 도 5b 에 나타낸 바와 같이, 게이트 전극들 (18,19) 은 CVD 기술 및 포토리소그래피 기술을 사용하여 소정의 위치들에 형성된다. 트랜지스터의임계 전압을 제어하기 위한 웰 (well) 형성 단계 또는 이온 주입 단계는 게이트 전극 형성 단계 이전에 수행될 수 있다.
그 후에, 도 5c 에 나타낸 바와 같이, 층간 유전막 (24), 예를 들어 산화막은 반도체 기판 (20) 의 전체 표면에 걸쳐 형성되며, 컨택트 홀 (25) 들은 포토리소그래피 기술 및 에칭 기술에 의해 소정의 위치들에 형성된다.
그 후에, 도 5d 에 나타낸 바와 같이, 컨택트 플러그 (26) 들은 CVD 기술 및 에칭 기술을 사용하여 컨택트 홀 (25) 들에 형성된다.
결국, 도 5e 에 나타낸 바와 같이, 상호 연결층 (27) 이 형성되어 일련의 제조 단계들이 완료된다.
다양한 구성요소들 사이의 접속에 대하여, 하나 이상의 부가적인 배선층들이 다층 상호연결 구조를 제공하도록 선택적으로 형성될 수 있다.
일본 특허공개공보 평6-104405 호에 기재된 4-트랜지스터 메모리셀은 저항 로드들의 제공에 대한 필요성을 제거한다. 메모리셀내에 저장된 데이터를 유지하기 위하여, 중간 전위가 액세스용 트랜지스터의 게이트에 인가되어 액세스용 트랜지스터는 메모리셀의 대기 모드 동안에 로드 저항으로서 동작한다. 이는 액세스용 트랜지스터의 OFF 전류를 의도적으로 증가시킴으로써 성취된다.
일본 특허공개공보 평10-346149호에서, 구동용 트랜지스터의 임계 전압은 액세스용 트랜지스터의 임계 전압의 절대값보다 크게 설정되어 대기 모드동안에 우수한 셀 동작을 가능하게 한다. 이는 구동용 트랜지스터 또는 통상의 트랜지스터의 OFF 전류 (누설 전류) 의 크기가 임계 전압에 반비례하여 변화하기 때문이다. 즉, 임계 전압이 클면 클수록, 메모리셀의 저장 노드로부터 흐르는 OFF 전류는 더 작아진다.
종래의 로드 없는 4-트랜지스터 메모리셀에서, 로드 트랜지스터로 사용되는 액세스용 트랜지스터는 아래에 상세히 설명한 바와 같이 메모리셀의 동작에 몇몇 제한을 가한다.
소위 "셀 비율", 즉 구동용 트랜지스터와 액세스용 MOS 트랜지스터 사이의 전류 구동용능력 (driveability) 비율은 메모리셀의 동작 안정성을 성취하기 위하여 더 커져야 한다고 일반적으로 알려져 있다. 상기 셀 비율은 일반적으로 구동용 트랜지스터의 전류 구동용능력을 액세스용 트랜지스터의 전류 구동용능력으로 나눔으로써 표시된다.
상술한 바와 같이 로드없는 4-트랜지스터 메모리셀에서, (액세스용 트랜지스터의 전류 구동용능력을 증가시키는) 액세스용 트랜지스터의 임계 전압의 감소는 구동용 트랜지스터의 임계 전압을 증가시킨다(즉, 구동용 트랜지스터의 전류 구동용능력을 감소시킨다). 이는 셀 비율을 감소시킨다. 여기서 사용된 전류 구동용능력은 트랜지스터의 ON 전류의 크기를 의미한다.
셀 비율의 감소를 피하기 위하여, 액세스용 트랜지스터의 전류 구동용능력은 예를 들어 액세스용 트랜지스터의 폭을 감소시킴으로써 감소될 수 있고, 또한 구동용 트랜지스터의 전류 구동용능력은 예를 들어 구동용 트랜지스터의 트랜지스터 폭을 증가시킴으로써 증가될 수 있다.
그러나, 액세스용 트랜지스터의 전류 구동용능력이 감소되는 경우에, 고속 동작을 성취하기는 어렵다. 한편, 구동용 트랜지스터의 폭이 증가되는 경우에, 메모리셀 영역은 증가된다.
종래의 메모리 장치의 4-트랜지스터 메모리셀의 상기 문제점들을 고려해 볼 때, 본 발명의 목적은 메모리셀의 크기를 증가시키지 않고 메모리셀내에 저항 로드 구성요소들을 제공하기 위한 필요성을 제거하면서, 4 개의 트랜지스터를 가지며, 안정된 고속 동작의 메모리셀을 실현할 수 있는, 반도체 메모리 장치에 사용되는 메모리셀을 제공하는 것이다.
도 1a 및 도 1b 는 각각 6-트랜지스터 메모리셀 및 로드없는 4-트랜지스터 메모리셀을 나타내는 회로도.
도 2a 및 도 2b 는 각각 6-트랜지스터 메모리셀 및 로드없는 4-트랜지스터 메모리셀의 동작들을 나타내는 도면.
도 3 은 종래의 로드없는 4-트랜지스터 메모리셀의 구성요소들에 대한 평면도.
도 5a 내지 도 5e 는 종래의 로드없는 4-트랜지스터 메모리셀의 제조공정에서의 연속적인 단계들을 순차적으로 나타내는, 도 3 의 라인 A-A' 에 따라 취해진 단면도.
도 6 은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 구성요소들의 배치를 나타내는 평면도.
도 7 은 도 6 의 라인 B-B'에 따라 취해진 도 6 의 반도체 메모리 장치를 나타내는 단면도.
도 8 은 게이트 절연막의 두께를 파라미터로 하는, 게이트 전압 (Vgs) 및 드레인 전류 (ID) 사이의 관계를 나타내는 그래프.
도 9a 내지 도 9e 는 본 발명의 방법의 제 1 실시예에 따른 도 6 의 반도체 메모리 장치의 제조 공정에서 연속적인 단계들을 순차적으로 나타내는, 도 6 의 라인 B-B' 에 따라 취해진 단면도.
도 10a 내지 도 10d 는 본 발명의 방법의 제 2 실시예에 따른 도 6 의 반도체 메모리 장치의 제조 공정에서 연속적인 단계들을 순차적으로 나타내는, 도 6 의 라인 B-B' 에 따라 취해진 단면도.
※도면의 주요부분에 대한 부호의 설명
13, 14 : 저장 노드 22a : 제 1 게이트 절연막
22b : 제 2 게이트 절연막 28 : 레지스트 마스크
본 발명은, 본 발명의 제 1 태양에서, 한 쌍의 저장 노드들상에 데이터를 저장하기 위해 데이터 래치를 형성하며 제 1 도전형을 가지는 한 쌍의 구동용 MIS 트랜지스터들 그리고 액세스용 신호에 응답하여 데이터 저장 노드들과 한 쌍의 신호 라인들 사이에 데이터를 전송하며 제 2 도전형을 가지는 한 쌍의 액세스용 MIS 트랜지스터들을 포함하는, 반도체 메모리 장치의 메모리셀을 제공하며, 상기 구동용 MIS 트랜지스터들 각각은 상기 액세스용 MIS 트랜지스터들 각각의 제 2 게이트 절연막의 두께보다 작은 두께를 가지는 제 1 게이트 절연막을 포함한다.
또한, 본 발명은, 본 발명의 제 2 태양에서, 제 1 도전형을 가지는 한 쌍의 구동용 MIS 트랜지스터들 및 제 2 도전형을 가지는 한 쌍의 액세스용 MIS 트랜지스터들을 가지는 메모리셀을 형성하는 방법을 제공하며, 상기 방법은 반도체 기판의 영역을 다수의 장치 영역들로 분리하는 단계, 상기 장치 영역들상에 제 1 게이트 절연막을 형성하는 단계, 몇몇의 상기 장치 영역들로부터 제 1 게이트 절연막을 선택적으로 제거하는 단계, 상기 몇몇의 장치 영역들 및 제 1 게이트 절연막상에 제 2 절연막을 형성하는 단계, 그리고 제 2 게이트 절연막상에 각각 게이트를 가지는 구동용 MIS 트랜지스터들 및 제 1 및 제 2 게이트 절연막들의 결합위에 각각 게이트를 가지는 액세스용 MIS 트랜지스터들을 형성하는 단계를 포함한다.
본 발명의 메모리셀 및 본 발명의 방법에 의해 제조된 메모리셀에 따라, 구동용 트랜지스터들은 액세스용 트랜지스터들의 게이트 절연막들과 비교하여 더 작은 두께를 가지는 게이트 절연막들을 가지므로, 메모리셀 크기를 증가시키지 않고 로드 구성요소들의 필요성을 제거하면서, 안정된 고속 메모리셀 동작을 실현할 수 있다.
다음으로, 본 발명을 첨부된 도면들을 참조하여 더 상세히 설명하며, 여기서 동일한 구성요소는 도면 전체에 걸쳐 동일한 참조번호들에 의해 표시된다.
제 1 실시예
도 6 및 도 7 에 대하여 설명하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리셀은 실리콘 기판 (20) 상에 저항 로드 없이 상기 실리콘 기판 (20) 에 형성되는 4 개의 트랜지스터를 포함한다. 회로 구성은 도 1b 에 도시된 구성과 동일하다. 특히, 메모리셀은 한 쌍의 저장 노드들 (13,14) 을 가지는 한 쌍의 구동용 nMOS 트랜지스터들 (N15,N16) 및 한 쌍의 액세스용 pMOS 트랜지스터들 (P13,P14) 을 포함한다. 상기 액세스용 트랜지스터 P13(P14) 는 디지트 라인 D13(D14) 에 접속된 소스, 저장 노드 13(14) 를 통하여 구동용 트랜지스터 N15(N16) 의 드레인과 구동용 트랜지스터 N16(N15) 의 게이트에 접속된 드레인, 및 워드 라인 (W1) 에 접속된 게이트를 갖는다. 구동용 트랜지스터 N15(N16) 의 소스는 접지에 접속된다. 반도체 메모리 장치는 그러한 메모리셀들의 어레이를 포함한다.
구동용 트랜지스터들 (N15,N16) 은 각각 채널 영역들을 덮는 게이트 절연막들 (30A,31A) 을 가지며, 액세스용 트랜지스터들 (P13,P14) 은 각각 채널 영역들을 덮는 게이트 절연막들 (30B,31B) 을 갖는다. 저장 노드 13(14) 는 액세스용 트랜지스터 P13(P14) 의 드레인, 구동용 트랜지스터 N16(N15) 의 게이트 및 구동용 트랜지스터 N15(N16) 의 드레인과 함께 접속된다.
본 실시예에서, 구동용 트랜지스터들 (N15,N16) 의 게이트 절연막 (19) 들의 두께는 0.5 nm와 2.0 nm 사이의 범위만큼 액세스용 트랜지스터들 (P13,P14) 의 게이트 절연막 (18) 들의 두께보다 작다.
도 7 에서, 액세스용 트랜지스터 (P13) 의 드레인은 컨택트 플러그 (26)를 통하여 저장 노드 (13) 와 구동용 트랜지스터 (N16) 의 게이트 전극에 접속되며, 컨택트 플러그 (26) 를 통하여 구동용 트랜지스터 (N15) 에 접속된다.
MIS 트랜지스터의 게이트 절연막의 두께와 상기 MIS 트랜지스터의 OFF 전류사이의 관계를 통상의 MIS 트랜지스터의 예로서 MOS 트랜지스터를 참조하여 상세히 설명한다.
상술한 바와 같이, MOS 트랜지스터의 OFF 전류는 상기 MOS 트랜지스터의 임계 전압에 반비례하여 변화한다. 또한, MOS 트랜지스터의 OFF 전류는 상기 MOS 트랜지스터의 서브임계 특성들, 특히 서브임계 계수(Sub-threshold Swing 또는 S-계수) 에 크게 의존한다.
서브임계 계수는 낮은 게이트 전압에 대한 드레인 전류의 특성을 나타내며, 크기 순서로 드레인 전류를 증가시키는데 필요한 게이트 전압으로서 규정된다. 따라서, 서브 임계 계수 S 는 S=△Vgs/△logId 로 표시되며, 여기서 Vgs 는 게이트 전압을 표시하며, Id 는 드레인 전류를 표시한다.
도 8 은 절연막의 두께를 파라미터로 하여, 게이트 전압 및 드레인 전류사이의 관계를 나타낸다. 특히, 상기 도면은 서로 다른 두께들 (T1,T2,T3)(여기서, T1〈T2〈T3) 을 가지는 3 개의 서로 다른 게이트 산화막들에 대한 드레인 전류 (Id) 및 게이트 전압 (Vgs) 의 서브-임계 특성들 (S1,S2,S3) 을 나타낸다. 서브 임계 계수들 (S1,S2, 및 S3) 은 각각 게이트 절연막의 두께 (T1,T2,T3) 에 대응한다. 3 개의 트랜지스터는 거의 동일한 크기를 가진다.
공지된 바와 같이, 게이트 산화막의 두께를 더 작게 하면 MOS 트랜지스터의 서브임계 계수 S 및 OFF 전류가 더 작게 되며, 상기 OFF 전류는 소스 전위에 대하여 0 볼트의 게이트 전압에서의 드레인 전류이다. 따라서, 게이트 절연막의 두께를 더 두껍게 하면 서브임계 계수 및 OFF 전류가 더 커진다.
다음으로, 게이트 산화막의 두께 및 그 산화막의 항복 전압사이의 관계을 설명한다. 당해 분야에 공지된 바와 같이, 절연 파괴는 게이트 산화막의 두께가 감소함에 따라 더 발생하기 쉽다. 바꾸어 말하면, 게이트 전극에 일정한 전압이 인가될 때, 절연 파괴는 게이트 산화막의 두께가 감소함에 따라 더 발생하기 쉽다. 따라서, 게이트 절연막의 두께를 증가시킴에 의해 더 높은 전압을 게이트전극에 인가할 수 있다.
당해 분야에 공지된 바와 같이, 높은 게이트 전압이 인가된 MOS 트랜지스터는 큰 구동용 전류를 발생시킬 수 있다. 따라서, 본 실시예의 로드 없는 4 개의 트랜지스터 메모리셀에서, 사용된 트랜지스터들의 크기를 변경시키지 않고, 액세스용 트랜지스터 (PMOS 트랜지스터) 의 게이트 산화막의 두께를 증가시킴에 의해 상기 액세스용 트랜지스터의 OFF 전류를 구동용 트랜지스터의 전류보다 크게 증가시킬 수 있다. 따라서, 메모리셀의 크기를 증가시키지 않고 안정된 메모리셀 동작을 실현할 수 있다.
제 2 실시예
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 4 개의 트랜지스터 메모리셀의 각 액세스용 트랜지스터가 더 큰 두께를 가진 게이트 절연막을 가지도록 구성된다. 액세스용 트랜지스터 (PMOS 트랜지스터) 의 게이트 절연막의 두께를 더 두껍게 하면 상기 액세스용 트랜지스터에 인가되는 전압이 더 높게 되므로, 로드 없는 4 개 트랜지스터 메모리셀의 메모리셀 크기를 증가시키지 않고 안정되게 더 고속 동작시킬 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 메모리 장치를 제조하는 방법을 설명한다. 도 9a 내지 도 9e 는 도 6 의 메모리셀의 제조를 위한 연속적인 단계들을 순차적으로 나타내는, 도 6 의 라인 B-B' 에 따라 취해진 단면도이다.
먼저, 도 9a 에 나타낸 바와 같이, 장치 분리 트렌치 (21) 는 종래의 선택적 산화 방법 또는 트렌치 분리 기술을 사용함으로써 반도체 기판 (20) 의 소정 영역들에 형성된다. 그 후에, 실리콘 산화물 (SiO2) 로 만들어진 제 1 게이트 절연막 (22a) 은 산화 기술을 사용함으로써 장치 분리 트렌치 (21) 이외의 영역에 형성된다.
그 후에, 도 9b 에 나타낸 바와 같이, 레지스트 마스크 (28) 는 포토리소그래피 기술에 의해 형성된다. 레지스트 마스크 (28) 는 이후에 형성되는 액세스용 트랜지스터의 영역 이상을 커버하면서 메모리셀 영역을 노출시키도록 선택적으로 제거된다. 이 단계에서, 레지스트 마스크 (28) 는 메모리셀 영역이외의 영역들에 형성될 수 있다.
그 후에, 도 9c 에 나타낸 바와 같이, 제 1 게이트 절연막 (22a) 의 노출 부분은 에칭 마스크로서 레지스트 마스크 (28) 를 사용하여 선택적으로 제거되며, 그 후에 레지스트 마스크 (28) 가 제거된다.
그 후에, 도 9d 에 나타낸 바와 같이, 제 2 게이트 절연막 (22b) 및 제 3 게이트 절연막 (22c) 은 산화 기술을 사용하여 반도체 기판 (20) 의 주표면상에 형성된다. 제 3 게이트 절연막 (22c) 은 제 1 게이트 절연막 (22a) 을 추가적으로 산화시킴으로써 얻어진다. 통상, 게이트 절연막의 두께는 다음의 관계를 갖는다 : 제 3 게이트 절연막 (22c) 의 두께 〉제 1 게이트 절연막 (22a) 의 두께 〉 제 2 게이트 절연막 (22b) 의 두께
그 후에, 도 9e 에 나타낸 바와 같이, 게이트 전극 (23) 이 CVD 기술 및 포토리소그래피 기술을 사용하여 소정의 영역에 형성된다. 구동용 트랜지스터들을 수용하기 위한 기판 (20) 내에 웰 (well)(20a) 을 형성하는 웰 형성단계 또는 상기 트랜지스터들의 임계 전압을 제어하기 위한 이온 주입 단계가 게이트 전극 형성 단계 이전에 수행될 수 있다.
그 후에, 층간 유전막 (24), 예를 들어 산화막은 반도체 기판 (20) 의 전체 표면에 걸쳐 형성되고, 컨택트 플러그 (26) 는 소정의 위치에 형성된다. 결국, 상호연결층 (27) 이 형성되어 일련의 제조 공정들이 완료된다.
다양한 구성요소들 사이의 접속에 대하여, 하나 이상의 부가적인 상호 연결층들은 다층 상호연결 구조를 가지도록 형성될 수 있다.
다음으로, 본 실시예의 반도체 메모리 장치를 제조하는 제 2 방법을 설명한다. 도 10a 내지 도 10d 는 제조 공정에서 연속적인 단계들을 순차적으로 나타내는, 도 6 의 라인 B-B' 에 따라 취해진 단면도이다.
먼저, 도 10a 에 나타낸 바와 같이, 장치 분리 트렌치 (21) 는 종래의 선택적 산화 방법 또는 트렌치 분리 기술을 사용함으로써 반도체 기판 (20) 의 소정의 영역에 형성된다.
그 후에, 산화막 (SiO2) 으로 구성된 제 1 게이트 절연막 (22a) 이 산화 기술을 사용함으로써 장치 분리 트렌치 이외의 영역에 형성된다.
그 후에, 도 10b 에 나타낸 바와 같이, 레지스트 마스크 (28) 가 포토리소그래피 기술을 사용함으로써 형성된다. 레지스트 마스크 (28) 는 이후에 형성되는 액세스용 트랜지스터의 영역 이상을 커버하면서 메모리셀 영역을 노출시키도록 선택적으로 제거된다. 이 단계에서, 레지스트 마스크 (28) 는 메모리셀 영역 이외의 영역들에 형성될 수 있다.
그 후에, N2와 같은 절연막의 성장을 제지하거나 억제하는 요소들이 소정의 영역으로 이온주입된다. N2가 본 실시예의 제 2 방법에 사용되더라도, 그 요소들은 이들이 절연막의 성장을 제지 또는 억제하는 한, 어떤 다른 요소들이어도 된다. 예를 들어, Si, O2, Ta 등은 N2대신에 사용될 수 있다. 그 후에, 레지스트 마스크 (28) 가 제거된다.
그 후에, 도 10c 에 나타낸 바와 같이, 제 2 게이트 절연막 (22b)과 제 3 게이트 절연막 (22c) 이 산화 기술을 사용함으로써 반도체 기판 (20) 의 주표면상에 형성된다. 제 3 게이트 절연막 (22c)과 제 2 게이트 절연막 (22b) 은 제 1 게이트 절연막 (22a) 을 추가적으로 산화함으로써 얻어질 수 있다.
절연막의 성장을 억제하는 요소들은 제 2 게이트 절연막 (22b) 을 통하여 이온 주입되므로, 제 2 게이트 절연막 (22b) 의 두께는 제 3 게이트 절연막 (22c) 의 두께보다 작게 되는 것이 바람직하다.
따라서, 게이트 절연막들의 두께는 다음의 관계를 가진다 : 제 3 게이트 절연막 (22c) 의 두께 〉제 2 게이트 절연막 (22b) 의 두께 〉제 1 게이트 절연막 (22a) 의 두께.
그 후에, 도 10d 에 나타낸 바와 같이, 게이트 전극 (23) 은 CVD 기술 및 포토리소그래피 기술을 사용하여 소정의 영역에 형성된다. 액세스용 트랜지스터들을 수용하기 위한 반도체 기판 (20) 에서 웰 (22b) 들을 형성하기 위한 웰 형성 단계 또는 MOS 트랜지스터들의 임계 전압을 제어하기 위한 이온 주입 단계는 게이트 전극 형성 단계 이전에 수행될 수 있다.
그 후에, 예를 들어 산화막인 층간 유전막 (24) 이 반도체 기판 (20) 의 전체 표면에 걸쳐 형성되고, 컨택트 플러그 (26) 는 소정의 위치에 형성된다. 결국, 상호 연결층 (27) 이 형성되어, 일련의 제조 단계들이 완료된다.
다양한 구성요소들 사이의 접속에 대하여, 하나 이상의 부가적인 상호 연결층들이 다층 상호연결 구조를 제공하도록 선택적으로 형성될 수 있다.
상술한 바와 같이, 본 발명의 제 1 및 제 2 실시예들에 따른 반도체 메모리 장치들에 있어서, 한 쌍의 액세스용 MOS 트랜지스터들의 게이트 절연막의 두께는 한 쌍의 구동용 트랜지스터들의 게이트 절연막의 두께보다 더 크다. 결과적으로, 트랜지스터들의 크기를 변경시키지 않고, 액세스용 MOS 트랜지스터의 OFF 전류가 증가되어, 구동용 트랜지스터의 게이트 전극에 인가된 전압보다 더 큰 전압이 액세스용 MOS 트랜지스터의 게이트 전극에 인가될 수 있어, 고속 동작을 용이하게 한다. 따라서, 본 발명은 메모리셀 크기를 증가시키지 않고, 로드 구성요소들에 대한 필요성을 제거하면서 안정된 고속 메모리셀 동작을 실현할 수 있다는 유리한 효과를 제공한다.
상기 실시예들을 단지 예들로써 설명하였으므로, 본 발명은 상기 실시예들로 한정되지 않고, 다양한 변형예들 또는 변경예들은 본 발명의 범위를 이탈하지 않고당해 분야의 당업자에 의해 쉽게 수행될 수 있다.

Claims (9)

  1. 데이터 저장노드쌍 (13,14) 상에 데이터를 저장하기 위한 데이터 래치를 형성하는 제 1 도전형의 구동용 MIS 트랜지스터쌍 (N15,N16); 및 액세스용 신호에 응답하여 상기 데이터 저장노드쌍 (13,14) 과 신호 라인쌍 (D13,D14) 사이에서 데이터를 전송하도록 액세스용 신호에 응답하는 제 2 도전형의 액세스용 MIS 트랜지스터쌍 (P13,P14); 을 구비하는 반도체 메모리장치의 메모리셀에 있어서,
    상기 구동용 MIS 트랜지스터쌍 (N15,N16) 각각의 제 1 게이트 절연막 (30A,31A)의 두께가 상기 액세스용 MIS 트랜지스터쌍 (P13,P14) 각각의 제 2 게이트 절연막 (30B,31B) 의 두께보다 작은 것을 특징으로 하는 메모리셀.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 절연막 (30A,31A) 의 두께와 상기 제 2 게이트 절연막 (30B,31B) 의 두께의 차이는 0.5 nm 내지 2.0 nm 인 것을 특징으로 하는 메모리셀.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 절연막 (22b) 은 Si, O2, N2및 Ta 중 하나 이상을 포함하는 것을 특징으로 하는 메모리셀.
  4. 데이터 저장노드쌍 (13,14) 상에 데이터를 저장하기 위한 데이터 래치를 형성하는 제 1 도전형의 구동용 MIS 트랜지스터쌍 (N15,N16); 및 액세스용 신호에 응답하여 상기 데이터 저장노드쌍 (13,14) 과 신호 라인쌍 (D13,D14) 사이에서 데이터를 전송하도록 액세스용 신호에 응답하는 제 2 도전형의 액세스용 MIS 트랜지스터쌍 (P13,P14); 을 구비하는 반도체 메모리장치의 메모리셀에 있어서,
    상기 구동용 MIS 트랜지스터쌍 (N15,N16) 각각의 제 1 게이트 전극 (19) 에 인가되는 제 1 전압원은 상기 액세스용 MIS 트랜지스터쌍 (P13,P14) 각각의 제 2 게이트 전극 (18) 에 인가되는 제 2 전압원보다 낮은 것을 특징으로 하는 메모리셀.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 (19,18) 에 인가되는 전압의 절대값의 차이는 0.1 볼트 내지 0.7 볼트인 것을 특징으로 하는 메모리셀.
  6. 제 1 도전형의 구동용 MIS 트랜지스터쌍 (N15,N16) 및 제 2 도전형의 액세스용 MIS 트랜지스터쌍 (P13,P14) 을 구비하는 메모리셀을 제조하는 방법으로서,
    반도체 기판 (20) 의 영역을 복수의 디바이스 영역으로 구획하는 단계;
    상기 디바이스 영역들 상에 제 1 게이트 절연막 (22a) 을 형성하는 단계;
    상기 디바이스 영역들 중 일부의 디바이스 영역으로부터 상기 제 1 게이트 절연막 (22a) 을 선택적으로 제거하는 단계;
    상기 제 1 게이트 절연막 (22a) 및 상기 일부의 디바이스 영역 상에 제 2 게이트 절연막 (22b) 을 형성하는 단계; 및
    상기 제 2 게이트 절연막 (22b) 상에 게이트 (19) 를 갖는 상기 구동용 MIS 트랜지스터 (N15,N16) 각각을 형성하고 상기 제 1 및 제 2 게이트 절연막 (22a,22b) 의 조합 상에 게이트를 갖는 상기 액세스용 MIS 트랜지스터 각각을 형성하는 단계를 구비하는 것을 특징으로 하는 메모리셀의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 절연막 (22a) 의 두께는 상기 제 2 게이트 절연막 (22b) 의 두께보다 큰 것을 특징으로 하는 메모리셀의 제조방법.
  8. 제 1 도전형의 구동용 MIS 트랜지스터쌍 (N15,N16) 및 제 2 도전형의 액세스용 MIS 트랜지스터쌍 (P13,P14) 을 구비하는 메모리셀을 제조하는 방법으로서,
    반도체 기판 (20) 의 영역을 구획하여 복수의 디바이스 영역을 규정하는 단계;
    게이트 절연막의 성장을 억제하는 특성을 갖는 엘리먼트를 상기 디바이스 영역들 중 일부의 디바이스 영역에 주입하는 단계;
    상기 디바이스 영역들 상에 게이트 절연막 (22b,22c) 을 형성하는 단계; 및
    상기 일부의 디바이스 영역에 상기 게이트 절연막을 갖는 상기 구동용 MIS 트랜지스터들 (N15,N16) 을 형성하고 상기 일부의 디바이스 영역 외의 다른 디바이스 영역들에 상기 게이트 절연막을 갖는 상기 액세스용 MIS 트랜지스터들 (P13,P14) 을 형성하는 단계를 구비하는 것을 특징으로 하는 메모리셀의 제조방법.
  9. 제 8 항에 있어서,
    상기 엘리먼트는 N2인 것을 특징으로 하는 메모리셀의 제조방법.
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