WO2024116244A1 - メモリ素子を有した半導体装置 - Google Patents

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mos transistor
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望 原田
正一 各務
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
正一 各務
康司 作井
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor device having a memory element.
  • LSI Large Scale Integration
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the channel of an SGT extends perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, SGTs allow for higher density semiconductor devices compared to planar MOS transistors.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • DRAMs without capacitors have the problem that they are heavily influenced by the coupling of the floating body word line to the gate electrode, and do not provide sufficient voltage margin.
  • This application relates to a memory device using semiconductor elements that does not have a resistance change element or capacitor and can be constructed only with MOS transistors.
  • a semiconductor device having a memory element comprises: A semiconductor device including a memory element and a MOS transistor,
  • the memory element comprises: a first semiconductor pillar standing on a substrate in a direction perpendicular to the substrate; a first impurity layer connected to a bottom of the first semiconductor pillar; a first gate insulating layer surrounding the lower portion of the first semiconductor pillar; a first gate conductor layer surrounding the first gate insulating layer; a first insulating layer between the first impurity layer and the first gate conductor layer; a second insulating layer on the first gate conductor layer and surrounding the first semiconductor pillar; a second gate insulating layer covering, in a vertical direction, an upper surface of the first semiconductor pillar above the first gate insulating layer, or the upper surface and both side surfaces connected to the upper surface; a second gate conductor layer covering the second gate insulating layer; a second impurity layer at both ends in a horizontal direction of the first semiconductor pillar
  • the second invention is the first invention described above, characterized in that the upper surface of the second insulating layer and the upper surface of the first material layer are substantially at the same vertical position.
  • the third invention is the first invention, characterized in that the intermediate material layer is made of an insulating material.
  • the fourth invention is the first invention described above, characterized in that the intermediate material layer is made of an insulating layer surrounding the lower part of the second semiconductor pillar and a conductor layer surrounding the insulating layer, and a voltage that is constant or changes over time is applied to the conductor layer.
  • the fifth invention is the fourth invention, in which a fifth impurity is connected to the bottom of the second semiconductor pillar.
  • the sixth invention is the first invention, characterized in that the first gate insulating layer and the first insulating layer are made of the same material.
  • the seventh invention is characterized in that in the first invention, the transistor of the memory element, which is composed of the upper part of the first semiconductor pillar, the second gate insulating layer, the second gate conductor layer, the second impurity layer, and the third impurity layer, is a planar MOS transistor, and the MOS transistor is also a planar MOS transistor.
  • the eighth invention is characterized in that in the first invention, the transistor of the memory element, which is composed of the upper part of the first semiconductor pillar, the second gate insulating layer, the second gate conductor layer, the second impurity layer, and the third impurity layer, is a fin-type MOS transistor, and the MOS transistor is also a fin-type MOS transistor.
  • the ninth invention is the first invention described above, characterized in that the first impurity layer is connected to the bottom of the semiconductor pillar of another memory cell adjacent to the first semiconductor pillar.
  • the tenth invention is the first invention, characterized in that the first impurity layer is separated from the impurity layer at the bottom of the semiconductor pillar of another memory cell adjacent to the first semiconductor pillar.
  • the eleventh invention is the first invention described above, characterized in that the first gate conductor layer is divided into two or more parts in the vertical direction.
  • 1 is a cross-sectional view of a memory device using a semiconductor element according to an embodiment
  • 1A to 1C are diagrams illustrating a write operation of a memory device using a semiconductor device according to an embodiment.
  • 1A to 1C are diagrams illustrating an erase operation of a memory device using a semiconductor device according to an embodiment
  • 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
  • FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
  • FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
  • FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
  • FIG. 1 is a cross-sectional view of a memory device using
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • FIG. 1 The structure of the memory cell according to this embodiment will be described using FIG. 1.
  • the write mechanism of the memory cell according to this embodiment will be described using FIG. 2.
  • the data erase mechanism of the memory cell according to this embodiment will be described using FIG. 3.
  • the structures of the memory cell and the MOS transistors (MOS field effect transistors, hereafter referred to as MOS transistors) of the logic circuit on the same substrate according to this embodiment will be described using FIG. 4, FIG. 5, and FIG. 6.
  • FIG. 7A to FIG. 7I the manufacturing method of the memory cell and the MOS transistors of the logic circuit according to this embodiment formed on the same substrate shown in FIG. 4 will be described using FIG. 7A to FIG. 7I.
  • FIG. 1 shows a vertical cross-sectional structure of a memory cell using a semiconductor element according to an embodiment of the present invention.
  • An N + layer 2 (an example of a "first impurity layer” in the claims) containing donor impurities is present on a P layer substrate 1 (an example of a “substrate” in the claims) (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "N + layer”).
  • a first semiconductor pillar is rectangular in plan view and pillar-shaped in vertical cross section, consisting of an upper layer of the N + layer 2 and a pillar-shaped P layer 3 containing acceptor impurities.
  • a first insulating layer 4 (an example of a "first insulating layer” in the claims) covers the upper surface of the N + layer 2 at the periphery of the P layer 3 in plan view.
  • a first gate insulating layer 5 (an example of a “first gate insulating layer” in the claims) covers the P layer 3.
  • a first gate conductor layer 6 (an example of a "first gate conductor layer” in the claims) surrounds the first gate insulating layer 5.
  • a second insulating layer 8 (an example of the "second insulating layer” in the claims) is present on the first gate insulating layer 5 and the first gate conductor layer 6.
  • the P layer 3 is composed of a P layer 3a covered with the first gate insulating layer 5 and a P layer 3b on the top of the P layer 3a.
  • An N + layer 11a (an example of the "second impurity layer” in the claims) containing a high concentration of donor impurities is present on one side of the P layer 3b.
  • An N + layer 11b (an example of the "third impurity layer” in the claims) is present on the opposite side of the N + layer 11a.
  • a second gate insulating layer 9 (an example of the "second gate insulating layer” in the claims) is present covering the P layer 3b.
  • a second gate conductor layer 10 (an example of the "second gate conductor layer” in the claims) is present covering the second gate insulating layer 9. It is desirable that the work function of the second gate conductor layer 10 is lower than that of the first gate conductor layer 6.
  • the N + layer 11a is connected to a source line SL
  • the N + layer 11b is connected to a bit line BL
  • the gate conductor layer 10 is connected to a word line WL
  • the gate conductor layer 6 is connected to a plate line PL
  • the N + layer 2 is connected to a control line CDC.
  • the memory is operated by manipulating the potentials of the source line SL, the bit line BL, the plate line PL, and the word line WL.
  • a large number of the above-mentioned memory cells are arranged two-dimensionally on the P-layer substrate 1.
  • the P-layer substrate 1 is a P-type semiconductor, but an impurity concentration distribution may exist in the P-layer substrate 1. Also, an impurity concentration distribution may exist in the N + layer 2 and the P layer 3. Also, the P layers 3a and 3b may have different impurity concentrations.
  • the N + layer 11a and the N + layer 11b may be formed of a P + layer in which holes are the majority carriers (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as a "P + layer”), and the memory may be operated by using electrons as the write carriers.
  • P + layer a semiconductor region containing a high concentration of acceptor impurities
  • a P-well structure or an SOI (Silicon On Insulator) substrate may be used for the P-layer substrate 1.
  • the insulating layer 4 in FIG. 1 may be formed integrally with the first gate insulating layer 5.
  • the first gate conductor layer 6 and the second gate conductor layer 10 may be conductor layers such as metals, alloys, and highly doped semiconductor layers.
  • the first gate conductor layer 6 and the second gate conductor layer 10 may be composed of multiple conductor layers.
  • poly-Si containing a high concentration of acceptor impurities (hereinafter, poly-Si containing a high concentration of acceptor impurities will be referred to as "P + poly”) is used for the first gate conductor layer 6 connected to the plate line PL.
  • Poly-Si containing a high concentration of donor impurities (hereinafter, poly-Si containing a high concentration of donor impurities will be referred to as "N + poly”) is used for the second gate conductor layer 10 connected to the WL. As shown in FIG.
  • the MOS transistor in this memory cell operates with the components of N + layer 11a as the source, N + layer 11b as the drain, second gate insulating layer 9 as the gate insulating layer, second gate conductor layer 10 as the gate, and P layer 3b as the channel.
  • N + layer 11a as the source
  • N + layer 11b as the drain
  • second gate insulating layer 9 as the gate insulating layer
  • second gate conductor layer 10 as the gate
  • P layer 3b as the channel.
  • 0V is applied to the P-layer substrate 1
  • 0V is input to the N + layer 11a connected to the source line SL
  • 3V is input to the N + layer 11b connected to the bit line BL
  • 0V is input to the first gate conductor layer 6 connected to the plate line PL
  • 1.5V is input to the second gate conductor layer 10 connected to the word line WL.
  • An inversion layer 12 is partially formed in the P layer 3b directly below the gate insulating layer 9 below the gate conductor layer 10, and
  • the electric field becomes maximum between the pinch-off point 13 and the boundary region of the N + layer 11b in the MOS transistor having the second gate conductor layer 10, and the impact ionization phenomenon occurs in this region.
  • Due to this impact ionization phenomenon electrons accelerated from the N + layer 11a connected to the source line SL toward the N + layer 11b connected to the bit line BL collide with the Si lattice, and electron-hole pairs are generated by the kinetic energy.
  • the generated holes 14a diffuse toward the lower hole concentration due to the concentration gradient.
  • some of the generated electrons flow into the gate conductor layer 10, but the majority flow into the N + layer 11b connected to the bit line BL.
  • a gate-induced drain leakage (GIDL) current may be passed to generate the hole group 14a (see, for example, Non-Patent Document 7).
  • FIG. 2(b) shows a group of holes 14b accumulated in the P layer 3a when the word line WL, bit line BL, plate line PL, and source line SL become 0V immediately after writing.
  • the generated hole concentration becomes high in the region of the P layer 3b, and moves toward the P layer 3a by diffusion due to the gradient of the concentration.
  • the first gate conductor layer 6 uses P + poly, which has a higher work function than N + poly, the group of holes 14b accumulates at a higher concentration in the vicinity of the first gate insulating layer 5 of the P layer 3a. As a result, the hole concentration of the P layer 3a becomes higher than that of the P layer 3b.
  • the P layer 3a which is essentially the substrate of the MOS transistor having the gate conductor layer 10 is charged with a positive bias.
  • the hole group 14b moves toward the N + layer 11a, 11b, or N + layer 2 and gradually recombines with electrons, the threshold voltage of the MOS transistor having the second gate conductor layer 10 is lowered by the positive substrate bias effect due to the hole group 14b accumulated in the P layer 3a.
  • the threshold voltage of the MOS transistor having the second gate conductor layer 10 connected to the word line WL is lowered.
  • This write state is assigned to logical storage data "1".
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are examples for performing a write operation, and other voltage conditions that allow a write operation may be used.
  • a combination of P + poly (work function 5.15 eV) and N + poly (work function 4.05 eV) is shown as an example of a combination of the first gate conductor layer 6 and the second gate conductor layer 10, but this may be a laminated structure of metals, metal nitrides, or alloys (including silicides), such as Ni (work function 5.2 eV) and N + poly, Ni and W (work function 4.52 eV), Ni and TaN (work function 4.0 eV)/W/TiN (work function 4.7 eV).
  • first gate conductor layer 6 and the second gate conductor layer 10 may be formed from the same conductor layer, and the above-mentioned write operation may be performed by changing the driving voltage.
  • the above-mentioned state during data retention can be achieved by applying 0 V to the bit line BL, word line WL, and source line SL and ⁇ 0.5 V to the play line PL using the first gate conductor layer 6 and the second gate conductor layer 10 with the same work function, and the same effect can be obtained.
  • FIG. 3(a) shows the state immediately after the hole group 14b generated and accumulated in the previous cycle by impact ionization is stored mainly in the P layer 3a before the erase operation.
  • a negative voltage VERA is applied to the source line SL.
  • the voltage of the plate line PL is set to 2V.
  • VERA is, for example, ⁇ 0.5V.
  • the hole group 14b generated by impact ionization in the previous cycle and mainly stored in the P layer 3a moves to the N + layer 11a connected to the source line.
  • an inversion layer 16 is formed at the interface between the first gate insulating layer 5 and the P layer 3a, and comes into contact with the N + layer 2. Therefore, the holes 14b stored in the P layer 3a flow from the P layer 3a to the N + layer 2 and the inversion layer 16, and recombine with the electrons.
  • the hole concentration in the P layer 3a decreases with time, and the threshold voltage of the MOSFET becomes higher than when "1" was written, returning to the initial state.
  • the MOSFET having the gate conductor layer 10 to which this word line WL is connected returns to the initial threshold.
  • the erased state of this memory becomes logical storage data "0".
  • the recombination area of electrons and holes is substantially increased compared to when data is stored, in order to ensure the data erase operation.
  • the N + layer 11 a, N + layer 11 b, and N + layer 2 can be electrically connected by the inversion layer 16, thereby shortening the data erasure time.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are examples for performing the erase operation, and other voltage conditions that allow the erase operation may be used.
  • the above describes an example in which the first gate conductor layer 6 is biased to 2V, but if, for example, the bit line BL is biased to 0.2V, the source line SL to 0V, and the first and second gate conductor layers 6 and 10 are biased to 2V during erase, an inversion layer in which electrons are the majority carriers can be formed at the interface between the P layer 3a and the first gate insulating layer 5, and at the interface between the P layer 3b and the second gate insulating layer 9. This increases the recombination area of electrons and holes, and further shortens the erase time by passing a current in which electrons are the majority carriers between the bit line BL and the source line SL.
  • the structure and operation mechanism of this embodiment have the following features.
  • (1) The P layer 3b of the MOS transistor having the second gate conductor layer 10 connected to the word line WL is electrically connected to the P layer 3a, so the capacity for storing the generated hole group 14a can be freely changed by adjusting the volume of the P layer 3a. In other words, to extend the retention time, for example, the depth of the P layer 3a can be made deeper. This improves the retention characteristics of stored data.
  • the contact area of the N + layer 2, N + layer 11a, and N + layer 11b involved in recombination with electrons can be intentionally made smaller than the volume of the P layer 3a where the signal hole group 14b is mainly accumulated.
  • the holes 14b are accumulated near the interface of the P layer 3a in contact with the first gate insulating layer 5. This allows the holes 14b to be accumulated at a location away from the contact portion between the N + layer 11a, the N + layer 11b, and the P layer 3b, which is the PN junction portion that is the source of recombination of electrons and holes, and this allows for stable accumulation of the holes 14b.
  • the P layer 3a is electrically connected to the P layer substrate 1 and the N + layer 2. Furthermore, the potential of the P layer 3a can be controlled by the voltage applied to the gate conductor layer 6. As a result, in both the write operation and the erase operation, the substrate bias does not become unstable in a floating state during MOSFET operation as in the SOI structure, and the semiconductor portion under the second gate insulating layer 9 does not become completely depleted. For this reason, the threshold value and drive current of the MOS transistor are not easily affected by the operating conditions.
  • the characteristics of the MOS transistor can be set to a wide range of voltages related to desired memory operations by adjusting the thickness, impurity type, impurity concentration, and profile of the P layer 3b, the impurity concentration and profile of the P layer 3, the thickness and material of the gate insulating layer 9, and the work function of the second gate conductor layer 10 and the first gate conductor layer 6.
  • the depletion layer does not become completely depleted under the MOS transistor, and the depletion layer spreads in the depth direction of the P layer 3b, so that it is hardly affected by the coupling of the gate electrode from the word line of the floating body, which was a drawback of DRAMs without a capacitor.
  • the margin of the operating voltage as a memory can be designed to be wide.
  • the amount of the accumulated hole group 14b can be increased by adjusting the depth of the P layer 3a compared to the amount of recombination of electrons and holes caused by transistor operation, and even under conditions where disturbance defects occur in conventional memories, the effect on the threshold fluctuation of the MOSFET is small, and defects are unlikely to occur.
  • the structure is resistant to memory disturb failures.
  • one memory cell region becomes one MOS transistor consisting of the second gate insulating layer 9, the second gate conductor layer 10, the P layer 3b, and the N + layers 11a and 11b.
  • the signal storage section consisting of the first gate conductor layer 6, the first gate insulating layer 5, the P layer 3a, and the N + layer 11a, which holds the holes 14b that are signal charges, does not increase the memory cell area. This allows for high integration of the memory cells.
  • FIG 4 shows the cross-sectional structure of the memory cell.
  • (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in Figure 4, the same components as in Figure 1 are given the same reference numerals.
  • a P layer 3A (an example of a "second semiconductor pillar” in the claims) is rectangular in plan view and pillar-shaped in vertical cross section, standing vertically on a P layer substrate 1a connected to a P layer substrate 1 (an example of a "substrate” in the claims).
  • An insulating layer 4a (an example of a "third insulating layer” in the claims) is on the P layer substrate 1a at the periphery of the P layer 3A.
  • An insulating layer 5a and an insulating layer 13 cover the periphery of the P layer 3aa below the P layer 3A.
  • An insulating layer 8a (an example of a "fourth insulating layer” in the claims) is on the insulating layers 5a and 13.
  • a third gate insulating layer 9a (an example of a "third gate insulating layer” in the claims) covers the upper surface of the P layer 3ba above the P layer 3A.
  • a third gate conductor layer 10a covers the third gate insulating layer 9a.
  • N + layers 11aa (an example of the "third impurity layer” in the claims) and 11ba (an example of the "fourth impurity layer” in the claims) are present at both ends of the P layer 3ba.
  • the third gate conductor layer 10a is connected to the gate line G, the N + layer 11aa is connected to the source line S, and the N + layer 11ba is connected to the drain line D.
  • the insulating layers 4a, 5a, 8a, and 13 may be made of different materials, or the insulating layer 4a and the insulating layer 5a may be made of the same material, or the insulating layer 13 may be made of a conductor layer. In this way, the material layer made of the insulating layers 4a, 5a, 8a, and 13 (an example of the "first material layer” in the claims) may be in a form that includes or does not include a conductor material.
  • the P-layer substrate 1a is connected to the P-layer substrate 1, and its top surface position substantially coincides with the top surface position of the N + layer 2 (line A in the figure).
  • the top surface position of the insulating layer 8 substantially coincides with the top surface position of the insulating layer 8a (line B in the figure).
  • the top surface position of the P layer 3b substantially coincides with the top surface position of the P layer 3ba (line C in the figure). This is because the top surface position of the P layer 3 substantially coincides with the top surface position of the P layer 3A (line C in the figure).
  • the structural difference between the memory cell in FIG. 4(a) and the MOS transistor in FIG. 4(b) is: (1) The N + layer 2 in the memory cell is not present in the MOS transistor of the logic circuit. (2) The first gate conductor layer 6 in the memory cell is the insulating layer 13 in a MOS transistor. Except for the above, the structure of the MOS transistor of the memory cell consisting of the P layer 3b, the N + layers 11a, 11b, the second gate insulating layer 9, and the second gate conductor layer 10 and the structure of the MOS transistor of the logic circuit consisting of the P layer 3ba, the N + layers 11aa, 11ba, the third gate insulating layer 9a, and the third gate conductor layer 10a are substantially the same.
  • the MOS transistors in (a) and (b) of FIG. 4 may be formed in the same planar type or fin type.
  • One or both of the MOS transistors in (a) and (b) of FIG. 4 may be MOS transistors with a U-shaped channel cross section.
  • the N + layers corresponding to the N + layers 11a, 11b, 11aa, and 11ba are formed by connecting to both ends of the U-shaped channel.
  • the structural parameters of the MOS transistors in the memory and logic circuits may be different, but the basic structure is substantially the same.
  • a P-channel MOS transistor is formed on the same substrate connected to the P-layer substrate 1 together with an N-channel MOS transistor.
  • the N + layers 11aa and 11ba become P + layers, and the structural dimensions, impurity concentration, formation of an N-layer well layer, and isolation region from the N-channel MOS transistor are changed according to design requirements, but the relationship between the vertical positions of the P layers 3a and 3bb (lines A and C in the figure) and the bottom position of the MOS transistor (line B in the figure) is substantially the same as that of the N-channel MOS transistor.
  • a P ⁇ well layer having a lower acceptor impurity concentration than the P layer substrate 1 may be provided between the N + layer 2 and the P layer substrate 1 .
  • the memory cells and MOS transistors of the logic circuit of this embodiment have the following features.
  • the bottom position of the pillar-shaped P layer 3 including the upper part of the N + layer 2 of the memory cell is the same as the bottom position of the pillar-shaped P layer 3A of the MOS transistor of the logic circuit (line A in the figure), and further, the MOS transistor whose channel is the P layer 3b of the memory cell and the MOS transistor whose channel is the P layer 3ba of the logic region are formed at the same height in the vertical direction. This contributes to simplifying the manufacturing process of the pillar-shaped P layers 3a, 3aa and the MOS transistors of the memory cell and logic circuit.
  • the P layer 3a that accumulates the hole group 14b, which is the signal charge of the memory cell, can be formed without adding any special process to the manufacturing process of the MOS transistor in the logic region, which simplifies the manufacturing process of the memory device including the memory cell and the logic circuit.
  • FIG 5 shows the cross-sectional structure of the memory cell.
  • (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in Figure 5, the same components as in Figure 4 are given the same reference numerals.
  • the cross-sectional structure of the memory cell shown in FIG. 5(a) is the same as that shown in FIG. 4(a).
  • the insulating layers 4a, 5a, 8a, and 13 in FIG. 4(b) are formed of a single insulating layer 19.
  • insulating layers 4 and 8 were required above and below the first gate conductor layer 6, which is a conductor layer.
  • the portion corresponding to the first gate conductor layer 6 is an insulating layer, so it may be formed of a single insulating layer 19 surrounding the P layer 3aa.
  • insulating layers 4a, 5a, 8a, and 13 in FIG. 4(b) may be formed simultaneously.
  • insulating layers 4a, 13, and 8a may be formed simultaneously, leaving insulating layer 5a.
  • insulating layers 4a and 5a may be formed simultaneously.
  • insulating layers 4, 4a, 5, and 5a are formed simultaneously.
  • insulating layers 13 and 8a may be formed simultaneously.
  • FIG. 6 shows the cross-sectional structure of the memory cell.
  • (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in FIG. 6, the same components as in FIG. 4 or FIG. 5 are denoted by the same reference numerals.
  • the cross-sectional structure of the memory cell shown in FIG. 6(a) is the same as that shown in FIG. 4(a).
  • the basic structure of the MOS transistor of the logic circuit shown in FIG. 6(b) is the same as that shown in FIG. 6(a).
  • the first gate conductor layer 6 is connected to the plate line PL, and the N + layer 2 is connected to the control line CDC.
  • the back gate conductor layer 6a is connected to the back gate line BGL
  • the N + layer 2a is connected to the control line CDCa.
  • the voltage applied to the back gate line BGL is controlled to control the voltage of the P layer 3aa.
  • MOS transistors with multiple threshold voltages are formed.
  • the threshold voltage can be changed, for example, by using a metal layer with a different work function for the third gate conductor layer 10a, or by changing the impurity concentration of the P layer 3ba.
  • the threshold voltage can be set simply by changing the voltage applied to the back gate line BGL.
  • the basic structure of the memory cell and the MOS transistors of the logic circuit are the same. This simplifies the manufacturing method, leading to lower costs for memory devices.
  • by changing the back gate conductor layer 6a depending on the operating period for example, the circuit power consumption can be reduced.
  • an N + layer 22 is formed on the upper layer of a P-layer substrate 20.
  • a P-layer substrate 21 is connected to the P-layer substrate 20 shown in (a), and the surface position of the P-layer substrate 21 coincides with the A' line of the upper surface position of the N + layer 22.
  • the N + layer 22 is formed by ion implantation into the P-layer substrate 20, plasma impurity doping, epitaxial crystal growth, etc.
  • the P-layer 20 is etched to a predetermined depth, and then epitaxial crystal growth of a semiconductor layer containing donor impurities and surface CMP (Chemical Mechanical Polishing) are performed to make the surface positions of the memory region and logic region the same.
  • CMP Chemical Mechanical Polishing
  • P layers 23a and 23b are simultaneously formed by, for example, epitaxial crystal growth on the N + layer 22 and the P layer 21. Then, a mask material layer 24a is formed on the P layer 23a, and a mask material layer 24b is formed on the P layer 23b.
  • the mask material layers 24a and 24b are used as masks, and the P layers 23a and 23b are etched by, for example, RIE (Reactive Ion Etching) so that the bottom of the etching is located at line A, forming the P layers 25a and 25b that are rectangular in plan view and columnar in vertical cross section.
  • the etching is performed so that the bottom of the etching is located at the top of the N + layer 22a.
  • the surface positions of the outer periphery of the P layer 25a in the memory region and the outer periphery of the P layer 25b in the logic circuit region are substantially the same at the height of line A.
  • the top surface positions of the P layers 25a and 25b are substantially the same at the height of line C.
  • the etching speed of the N + layer 22a and the P layer 21 is slightly different due to the difference in impurity concentration and the difference in the location where the P layers 25a and 25b stand.
  • the top positions of the P layers 25a and 25b are substantially the same at the height of line C.
  • the surface layer of the P layer 25a and the surface layer of the N + layer 22 are oxidized to form an oxide insulating layer 27a, and at the same time, the surface layer of the columnar P layer 25b and the surface layer of the P layer substrate 21 are oxidized to form an oxide insulating layer 27b.
  • the oxide insulating layers 27a and 27b may be formed by other methods such as ALD (Atomic Layer Deposition). Also, the outer periphery and side surfaces of the P layers 25a and 25b may be formed separately as the insulating layers 4 and 4a, and the first gate insulating layer 5 and insulating layer 5a, which are separated from each other, as shown in Fig. 4.
  • poly-Si layers 29a, 29b containing a large amount of donor or acceptor impurities are formed around the lower part of the oxidized insulating layers 27a, 27b covering the columnar P layers 25a, 25b.
  • insulating layers 30a, 30b are simultaneously formed on the poly-Si layers 29a, 29b.
  • the surface positions of the insulating layers 30a, 30b are substantially the same at the height of line B.
  • the insulating layers 30a, 30b may be formed by other methods, such as by oxidizing the poly-Si layers 29a, 29b.
  • the polysilicon layer 29b in the logic circuit region is removed. Then, in the space created by the removal, an insulating layer 32 such as SiO2 is formed by, for example, a CVD (Chemical Vapor Deposition) method. This insulating layer 32 may be formed of an insulating material layer other than SiO2 .
  • the exposed oxide insulating layers 27a, 27b are etched to form oxide insulating layers 27aa, 27ba.
  • the mask material layers 24a, 24b are removed.
  • a second gate insulating layer 32a and a third gate insulating layer 32b are formed to cover the top surfaces or exposed top and side surfaces of the P layers 25a, 25b.
  • a second gate conductor layer 33a covering the second gate insulating layer 32a and a third gate conductor layer 33b covering the third gate insulating layer 32b are formed.
  • the second gate conductor layer 33a and the third gate conductor layer 33b may be formed by, for example, a gate-first method or a gate-last method (see, for example, Non-Patent Document 10).
  • N + layers 35a, 35b are formed on both ends of the top of the P layer 25a and on the insulating layer 30a.
  • N + layers 35aa, 35ba are formed on both ends of the top of the P layer 25b and on the insulating layer 30b.
  • LDD Lightly-Doped Drain
  • a wiring layer 38 connected to the N + layer 35a, a wiring layer 39 connected to the gate conductor layer 33a, a wiring layer 40 connected to the N + layer 35b, a wiring layer 41 connected to the N + layer 35aa, a wiring layer 42 connected to the gate conductor layer 33b, and a wiring layer 43 connected to the N + layer 35ba are formed.
  • the wiring layer 38 is connected to the source line SL, the wiring layer 39 is connected to the word line WL, the wiring layer 40 is connected to the bit line BL, the wiring layer 41 is connected to the source line S, the wiring layer 42 is connected to the gate line G, and the wiring layer 43 is connected to the drain line D.
  • the polysilicon layer 29a is connected to the plate line (PL). As a result, a memory cell and an N-channel MOS transistor are formed on the connected P-layer substrates 20 and 21.
  • the manufacturing method of the N-channel MOS transistor in the logic circuit region was explained in (b) of FIG. 7A to FIG. 7I.
  • the P-channel MOS transistor is also formed on the P-layer substrate 21.
  • the N + layers 35aa and 35ba in the N-channel MOS transistor become P + layers containing a large amount of acceptor impurities, and the material and thickness of the gate insulating layer 32b and the gate conductor layer 33b may be changed according to design requirements, but the basic structure is the same as that of the N-channel MOS transistor.
  • the height of the bottom position of the pillar-shaped N layer corresponding to the P layer 25b in which the P-channel MOS transistor is formed is substantially on the Aa line, and the height of the top position is substantially on the C line. And the height of the bottom of the P-channel MOS transistor is substantially on the B line, the same as the bottom of the N-channel MOS transistor.
  • the pillar-shaped N layer of the P-channel MOS transistor may be a P layer with a low acceptor concentration.
  • a well structure may be used for electrical isolation from the N-channel MOS transistor.
  • boundary position between the N + layer 2 and the P layer 3 may be higher or lower than the bottom surface position of the first gate conductor layer 6 in the vertical direction.
  • the P layers 25a and 25b may be formed by depositing a layer of material that will become the first gate conductor layer 29a and insulating layers above and below it, and then drilling holes through these layers, and then forming the layers using selective crystallization epitaxial method, MILC (Metal Induced Lateral Crystallization) method (see, for example, Reference 11), or the like.
  • the first gate conductor layer 29a may also be formed by etching the dummy gate material that was formed first, and then filling the resulting space with the first gate conductor layer 29a.
  • the manufacturing method of this embodiment shown in FIGS. 7A to 7I has the following features.
  • (1) The pillar-shaped P layer 25a including the upper part of the N + layer 22 of the memory cell and the pillar-shaped P layer 3A of the MOS transistor of the logic circuit are simultaneously etched by RIE, so that the bottom and top positions of the first and second semiconductor pillars can be made the same. This simplifies the process.
  • (3) The MOS transistors of the memory cells formed in the upper part of the P layer 3 and the MOS transistors of the logic circuit formed in the upper part of the P layer 3A are formed at the same height in the vertical direction.
  • the P-layer substrate 1 in FIG. 1 may be a semiconductor or insulating layer. It may also be a well layer. This also applies to the other embodiments shown in FIG. 2 to FIG. 7I.
  • P + poly is used for the gate conductor layer 6 and N + poly is used for the gate conductor layer 10
  • the work function of the gate conductor layer 6 is larger than that of the gate conductor layer 10
  • it may be, for example, a combination of P + poly (5.15 eV)/W and TiN laminate (4.7 eV), P + poly (5.15 eV)/silicide and N + poly (4.05 eV), TaN (5.43 eV)/W and TiN laminate (4.7 eV), etc.
  • the first gate conductor layer 6 and the second gate conductor layer 10 may be semiconductors, metals, or compounds thereof. This is also true for other embodiments.
  • the vertical cross-sectional shape of the P layer 3 in FIG. 1 has been described as being rectangular, it may also be trapezoidal. This is the same in other embodiments.
  • the horizontal cross-section of the P layer 3 may also be square or rectangular. This is the same in other embodiments.
  • the N + layer 2 is shown in FIG. 1 as being connected to the adjacent memory cell, it may be located only at the bottom of the P layer 3. In this case, the N + layer is not connected to the control line CL. In this case, the memory can still operate normally. This is the same in the other embodiments.
  • a conductor layer may be provided on a part or the entire surface of the N+ layer 2 on the periphery of the P layer 3 in a plan view. This is the same in other embodiments.
  • the N + layer 35a connected to the source line SL of the memory cell shown in FIG. 7I may be shared by adjacent cells.
  • the N + layer 35b connected to the bit line BL may be shared by adjacent cells. This allows for high integration of the memory area. This is the same in the other embodiments.
  • first gate conductor layer 6 and the second gate conductor layer 10 may be divided into multiple parts and driven synchronously or asynchronously. This also ensures normal memory operation. This is the same for the other embodiments.
  • a MOS transistor circuit isolated by an insulating layer may be provided under the N + layer 2. This is the same in the other embodiments.
  • the columnar P layers 25a, 25b are formed by etching the P layers 23a, 23b using the mask material layers 24a, 24b as etching masks.
  • a polysilicon layer that connects horizontally over the entire surface may be formed, holes may be made in this polysilicon layer, and oxide insulating layers 27a, 27b may be formed on the side surfaces of the polysilicon layer, after which the columnar P layers 25a, 25b may be formed, for example, by epitaxial crystal growth. This is the same in the other embodiments.
  • the present invention allows for various embodiments and modifications without departing from the broad spirit and scope of the present invention.
  • the above-described embodiments are intended to illustrate examples of the present invention, and do not limit the scope of the present invention.
  • the above-described embodiments and modifications can be combined in any manner. Furthermore, even if some of the constituent elements of the above-described embodiments are omitted as necessary, they will still fall within the scope of the technical concept of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)

Abstract

Ｐ層基板１上に立つ柱状Ｐ層３の下方Ｐ層３ａを囲んだ第１のゲート絶縁層５と第１のゲート導体層６と、Ｐ層３の上方Ｐ層３ｂを囲んだ第２ゲート絶縁層９と、第２のゲート導体層１０と、Ｐ層３ｂの両端のＮ+層１１ａ、１１ｂと、を有するメモリセルと、同じＰ層基板１に繋がるＰ層基板１ａ上に立つ柱状Ｐ層３Ａと、Ｐ層３Ａの上方のＰ層３ｂａを囲んだ第３のゲート絶縁層９ａと、第３のゲート導体層１０ａ、Ｐ層３ｂａの両端のＮ+層１１ａａ、１１ｂａと、を有するＭＯＳトランジスタとにおいて、Ｐ層３とＰ層３Ａの底部位置と、頂部の位置が垂直方向において実質的に同じＡ線とＣ線にあり、Ｐ層３ｂとＰ層３ｂａの底部位置が実質的に同じＢ線にある。

Description

メモリ素子を有した半導体装置
　本発明は、メモリ素子を有した半導体装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子を用いた半導体装置の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．Ｗ.　Sｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ２ｂ０１２ｂ２７　（２０１０） Ｋ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｎ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡｍ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１） Ｍａｒｔｉｎ　Ｍ. Ｆｒａｎｋ, "Ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　Ｉｎｎｏｖａｔｉｏｎｓ　Ｅｎａｂｌｉｎｇ　Ｃｏｎｔｉｎｕｅｄ　ＣＭＯＳ　Ｓｃａｌｉｎｇ"　Ｐｒｏｃ．ｏｆ　ｔｈｅ　４１ｔｈ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｐｐ．５０－５８（２０１１） Ｈ．Ｍｉｙａｇａｗａ　ｅｔａｌ．"Ｍｅｔａｌ－Ａｓｓｉｓｔｅｄ　Ｓｏｌｉｄ―Ｐｈａｓｅ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ　Ｐｒｏｃｅｓｓ　ｆｏｒ　Ｖｅｒｔｉｃａｌ　Ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｓｉ　Ｃｈａｎｎｅｌ　ｉｎ　３Ｄ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ",　ＩＥＤＭ１９　ｄｉｇｅｓｔ　ｐａｐｅｒ，ｐｐ．６５０－６５３　（２０１９）
　メモリ装置においてキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭの実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと周辺ロジック回路のＭＯＳトランジスタとを高密度に、且つ低コストに製造する必要がある。
　上記の課題を解決するために、第１発明に係るメモリ素子を有した半導体装置は、
　メモリ素子とＭＯＳトランジスタとを含む半導体装置であって、
　前記メモリ素子は、
　基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
　前記第１の半導体柱の底部に繋がる第１の不純物層と、
　前記第１の半導体柱の下方を囲む第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
　前記第１の不純物層と前記第１のゲート導体層との間にある第１の絶縁層と、
　前記第１のゲート導体層上にあり、且つ前記第１の半導体柱を囲んだ第２の絶縁層と、
　垂直方向において、前記第１のゲート絶縁層より上方の前記第１の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第２のゲート絶縁層と、
　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
　前記第２のゲート絶縁層で覆われていない部分の前記第１の半導体柱の水平方向における両端にある第２の不純物層と、第３の不純物層と有し、
　前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層に印加する電圧を制御して、前記第１の半導体柱の上部内に、前記第２の不純物層と前記第３の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体柱内に残存させる、メモリ書き込み動作と、
　残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第２の不純物層と、前記第３の不純物層の一方もしくは両方から主に抜きとる、メモリ消去動作とを行い、
　前記ＭＯＳトランジスタは、
　前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
　前記第２の半導体柱の下部を囲んで下から第３の絶縁層と、絶縁材料又は導体材料である中間材料層と、第４の絶縁層と、からなる第１の材料層とを有し、
　垂直方向において、前記第１の材料層より上方の前記第２の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第３のゲート絶縁層と、前記第３のゲート絶縁層を覆った第３のゲート導体層と、
　前記第３のゲート絶縁層で覆われていない部分の前記第２の半導体柱の水平方向における両端にある第３の不純物層と、第４の不純物層と有しており、
　前記第１の半導体柱と、前記第２の半導体柱の底部と頂部が、垂直方向において実質的に同じ位置にある、
　ことを特徴とする。
　第２発明は、上記の第１発明において、前記第２の絶縁層の上面と、前記第１の材料層の上面の、垂直方向における位置が実質的に同じであることを特徴とする。
　第３発明は、上記の第１発明において、前記中間材料層が絶縁材料よりなることを特徴とする。
　第４発明は、上記の第１発明において、前記中間材料層が、前記第２の半導体柱の下方を囲んだ絶縁層と、前記絶縁層を囲んだ導体層よりなり、前記導体層に時間的に一定、又は変化する電圧が印加されることを特徴とする。
　第５発明は、上記第４発明において、前記第２の半導体柱の底部に繋がる第５の不純物　
　第６発明は、上記の第１発明において、前記第１のゲート絶縁層と、前記第１の絶縁層とが同じ材料からなることを特徴とする。
　第７発明は、上記の第１発明において、前記メモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記ＭＯＳトランジスタもプレナー型ＭＯＳトランジスタであることを特徴とする。
　第８発明は、上記の第１発明において、前記メモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層、からなるトランジスタがフィン型ＭＯＳトランジスタであり、前記ＭＯＳトランジスタもフィン型ＭＯＳトランジスタであることを特徴とする。
　第９発明は、上記の第１発明において、前記第１の不純物層が前記第１の半導体柱に隣接した他のメモリセルの半導体柱の底部に繋がっていることを特徴とする。
　第１０発明は、上記の第１発明において、前記第１の不純物層が前記第１の半導体柱に隣接した他のメモリセルの半導体柱の底部の不純物層から分離していることを特徴とする。
　第１１発明は、上記の第１発明において、前記第１のゲート導体層が垂直方向に２つ以上に分割されていることを特徴とする。
実施形態に係る半導体素子を用いたメモリ装置の断面構造図である。 実施形態に係る半導体素子を用いたメモリ装置の書き込み動作を説明するための図である。 実施形態に係る半導体素子を用いたメモリ装置の消去動作を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。
　以下、本発明の一実施形態に係る、半導体素子を用いたメモリ装置と、その製造方法について、図面を参照しながら説明する。
　図１を用いて、本実施形態に係るメモリセルの構造を説明する。図２を用いて、本実施形態に係るメモリセルの書き込みメカニズムを説明する。図３を用いて、本実施形態に係るメモリセルのデータ消去メカニズムを説明する。図４、図５、図６を用いて、同一基板上に形成した、本実施形態に係る同一基板上にあるメモリセルとロジック回路のＭＯＳトランジスタ（ＭＯＳ電界効果トランジスタ、以後ＭＯＳトランジスタと呼ぶ）の構造を説明する。そして、図７Ａ～図７Ｉを用いて、図４で示した、同一基板上に形成した、本実施形態に係る、メモリセルとロジック回路のＭＯＳトランジスタの製造方法を説明する。
　図１に、本発明の実施形態に係る半導体素子を用いたメモリセルの垂直断面構造を示す。Ｐ層基板１（特許請求の範囲の「基板」の一例である）上にドナー不純物を含むＮ+層２（特許請求の範囲の「第１の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する。）。Ｎ+層２の上層と、アクセプタ不純物を含む柱状のＰ層３よりなる、平面視において矩形状であり、且つ垂直断面において柱状の第１の半導体柱（特許請求の範囲の「第１の半導体柱」の一例である）がある。平面視でのＰ層３の外周部のＮ+層２の上面を覆って第１の絶縁層４（特許請求の範囲の「第１の絶縁層」の一例である）がある。Ｐ層３を覆って第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。第１のゲート絶縁層５を囲んで第１のゲート導体層６（特許請求の範囲の「第１のゲート導体層」の一例である）がある。第１のゲート絶縁層５と第１のゲート導体層６上に第２の絶縁層８（特許請求の範囲の「第２の絶縁層」の一例である）がある。Ｐ層３は第１のゲート絶縁層５で覆われたＰ層３ａと、その上部にあるＰ層３ｂより構成されている。Ｐ層３ｂの片側に高濃度のドナー不純物を含んだN+層１１ａ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層１１ａの反対側の片側にＮ+層１１ｂ（特許請求の範囲の「第３の不純物層」の一例である）がある。Ｐ層３ｂを覆って第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。第２のゲート絶縁層９を覆って第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。第２のゲート導体層１０の仕事関数は第１のゲート導体層６の仕事関数よりも低いことが望ましい。
　そして、Ｎ+層１１ａはソース線ＳＬに、Ｎ+層１１ｂはビット線ＢＬに、ゲート導体層１０はワード線ＷＬに、ゲート導体層６はプレート線ＰＬに、Ｎ+層２は制御線ＣＤＣに、それぞれ接続している。ソース線ＳＬ、ビット線ＢＬ、プレート線ＰＬ、ワード線ＷＬの電位を操作することで、メモリ動作をさせる。実際のメモリ装置では、上述のメモリセルがＰ層基板１上に２次元状に多数配置されている。
　なお、図１でＰ層基板１はＰ型の半導体としたが、Ｐ層基板１内に不純物濃度分布が存在してもよい。また、Ｎ+層２、Ｐ層３内に不純物濃度分布が存在してもよい。また、Ｐ層３ａ、３ｂは異なる不純物の濃度を設定してもよい。
　また、Ｎ+層１１ａとＮ+層１１ｂを、正孔が多数キャリアであるＰ+層（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ+層」と称する）で形成して、書き込みのキャリアを電子にしてメモリを動作させてもよい。この場合、第１のゲート導体層６の仕事関数は第２のゲート導体層１０の仕事関数よりも低い材料を用いることが望ましい。
　また、図１でＰ層基板１にＰウェル構造、又はＳＯＩ（Silicon On Insulator）基板などを用いてもよい。
　また、図１における絶縁層４は第１のゲート絶縁層５と一体のものとして形成してもよい。
　また、第１のゲート導体層６、第２のゲート導体層１０は、金属、合金、高濃度にドープされた半導体層などの導体層であってもよい。また、第１のゲート導体層６、第２のゲート導体層１０は、複数の導体層より構成されていてもよい。
　図２を参照して、本発明の実施形態に係るメモリセルの書き込み動作を説明する。例えば、プレート線ＰＬに接続される第１のゲート導体層６にアクセプタ不純物を高濃度で含むポリＳｉ（以下、アクセプタ不純物を高濃度で含むポリＳｉを「Ｐ+ポリ」と称する。）を使用する。ＷＬに接続される第２のゲート導体層１０にドナー不純物を高濃度で含むポリＳｉ（以下、ドナー不純物を高濃度で含むポリＳｉを「Ｎ+ポリ」と称する。）を使用する。図２（ａ）に示すように、このメモリセルの中のＭＯＳトランジスタはソースとなるＮ+層１１ａ、ドレインとなるＮ+層１１ｂ、ゲート絶縁層となる第２のゲート絶縁層９、ゲートとなる第２のゲート導体層１０、チャネルとなるＰ層３ｂを構成要素として動作する。例えば、Ｐ層基板１に例えば０Ｖを印加し，ソース線ＳＬの接続されたＮ+層１１ａに０Ｖを入力し、ビット線ＢＬの接続されたＮ+層１１ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層６に０Ｖを、ワード線ＷＬの接続された第２のゲート導体層１０に１．５Ｖを入力する。ゲート導体層１０の下にあるゲート絶縁層９の直下のＰ層３ｂに一部反転層１２が形成されて、ピンチオフ点１３が存在する。この場合、第２のゲート導体層１０を有するＭＯＳトランジスタは飽和領域で動作する。
　この結果、第２のゲート導体層１０を有するＭＯＳトランジスタの中でピンチオフ点１３とＮ+層１１ｂの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層１１ａからビット線ＢＬの接続されたＮ+層１１ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔１４ａはその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散していく。また、生成された電子の一部はゲート導体層１０に流れるが、大半はビット線ＢＬに接続されたＮ+層１１ｂに流れる。なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群１４ａを生成してもよい（例えば非特許文献７を参照）。
　図２（ｂ）には書き込み直後にワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬ、ソース線ＳＬが０ＶになったときのＰ層３ａに蓄積された正孔群１４ｂを示す。初期において、生成された正孔濃度はＰ層３ｂの領域で高濃度となり、その濃度の勾配によってＰ層３ａの方へ拡散によって移動する。さらに、第１のゲート導体層６にＮ+ポリよりも仕事関数の高いＰ+ポリを用いるために、正孔群１４ｂはＰ層３ａの第１のゲート絶縁層５の近傍により高濃度に蓄積される。この結果、Ｐ層３ａの正孔濃度はＰ層３ｂの正孔濃度に比較して高濃度となる。Ｐ層３ａとＰ層３ｂとが電気的につながっているために実質的にゲート導体層１０を持つＭＯＳトランジスタの基板であるＰ層３ａを正バイアスに充電する。また、正孔群１４ｂはＮ+層１１ａ、１１ｂ、又はＮ+層２の方に移動し、電子と徐々に再結合するものの、第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は、Ｐ層３ａに蓄積される正孔群１４ｂによる正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続された第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は低くなる。この書込み状態を論理記憶データ“１”に割り当てる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　また、図２では第１のゲート導体層６と第２のゲート導体層１０の組み合わせとしてＰ+ポリ（仕事関数　５．１５ｅＶ）とＮ+ポリ（仕事関数　４．０５ｅＶ）の組み合わせを例として示したが、これはＮｉ（仕事関数　５．２ｅＶ）とＮ+ポリ、ＮｉとＷ（仕事関数　４．５２ｅＶ）、ＮｉとＴａＮ（仕事関数　４．０ｅＶ）／Ｗ／ＴｉＮ（仕事関数　４．７ｅＶ）など金属、金属の窒化物、もしくはその合金（シリサイドを含む）の積層構造であってもよい。また、第１のゲート導体層６と第２のゲート導体層１０とを同じ導体層で形成して、駆動電圧を変えて、上記書き込み動作を行ってもよい。例えば、データ保持時に上記のような状態は同じ仕事関数の第１のゲート導体層６と第２のゲート導体層１０を用いて、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬに０Ｖ、プレー線ＰＬにー０．５Ｖを印加することでも同様な効果を得ることができる。
　次に、図３を用いて消去動作メカニズムを説明する。図３（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成され、蓄積された正孔群１４ｂが主にＰ層３ａに蓄えられた直後の状態を示している。図３（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶＥＲＡを印加する。また、プレート線ＰＬの電圧を２Ｖにする。ここで、ＶＥＲＡは、例えば、－０．５Ｖである。その結果、Ｐ層３ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層１１ａとＰ層３ｂとのＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、主にＰ層３ａに蓄えられていた正孔群１４ｂが、ソース線に接続されているＮ+層１１ａに移動する。また、プレート線ＰＬの電圧を２Ｖに印加した結果、第１のゲート絶縁層５とＰ層３ａの界面に反転層１６が形成され、Ｎ+層２と接触する。そのためにＰ層３ａに蓄積された正孔１４ｂはＰ層３ａからＮ+層２や反転層１６に流れ、電子と再結合する。その結果、Ｐ層３ａの正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴは初期のしきい値に戻る。このメモリの消去状態は論理記憶データ“０”となる。このデータ消去時において、データ消去動作を確実に行うため、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させる。
　また、データの消去時にプレート線ＰＬに、例えば２Ｖをかければ反転層１６によってＮ+層１１ａと、Ｎ+層１１ｂと、Ｎ+層２とが電気的に接続でき、データの消去時間を短縮できる。この場合、第１の絶縁層４および、第２の絶縁層８の膜厚を第１のゲート絶縁層５と同程度の膜厚にするのが望ましい。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記では第１のゲート導体層６を２Ｖにバイアスした例を説明したが、消去時に、例えばビット線ＢＬに０．２Ｖ、ソース線ＳＬに０Ｖ、第１と第２のゲート導体層６、１０に２Ｖでバイアスすれば、Ｐ層３ａと第１のゲート絶縁層５の界面、およびＰ層３ｂと第２のゲート絶縁層９の界面に電子が多数キャリアである反転層を形成することができる。これにより、電子と正孔の再結合面積を増やすことができ、さらにビット線ＢＬとソース線ＳＬの間に電子を多数キャリアとする電流を流すことでさらに積極的に消去時間を短くすることもできる。
　本実施形態の構造と、動作メカニズムによれば、以下の特徴がある。
（１）　ワード線ＷＬの接続された第２のゲート導体層１０をもつＭＯＳトランジスタのＰ層３ｂは、Ｐ層３ａに電気的に接続されているので、発生された正孔群１４ａを蓄積できる容量を、Ｐ層３ａの体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、Ｐ層３ａの深さを深くすればよい。これにより、記憶データの保持特性の向上が図られる。
（２）　また、信号である正孔群１４ｂが主に蓄積されているＰ層３ａの体積に比べて、電子と再結合することに関与するＮ+層２、Ｎ+層１１ａ、Ｎ+層１１ｂが接触する面積を意図的に小さくできる。これにより、信号電荷である正孔１４ｂの電子との再結合を抑制でき、蓄積された正孔群１４ｂの保持時間を長くできる。
（３）　さらに、第１のゲート導体層６にＰ+ポリを使用しているために蓄積されている正孔１４ｂは第１のゲート絶縁層５に接したＰ層３ａの界面近くに蓄積される。これにより、電子と正孔の再結合のもととなるＰＮ接合部分であるＮ+層１１ａ、Ｎ+層１１ｂとＰ層３ｂの接触部分から離れた箇所に正孔群１４ｂを蓄積でき、これにより安定した正孔群１４ｂの蓄積ができる。これにより、このメモリ素子として基板バイアスの効果があがり、記憶を保持する時間が長くなり、“１”書き込みの動作電圧マージンが広がる。図３で示したように、データ消去動作では、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させた。これにより、論理情報データ“０”の安定した状態を短い時間で供与できる。これにより、メモリ素子の動作速度が向上する。
（４）　本実施形態によれば、Ｐ層３ａは、Ｐ層基板１、Ｎ+層２と電気的に接続されている。更に、Ｐ層３ａの電位はゲート導体層６に印加する電圧により制御できる。これにより、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、第２のゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳトランジスタのしきい値、駆動電流などが動作状況に左右されにくい。したがってＭＯＳトランジスタの特性は、Ｐ層３ｂの厚さ、不純物の種類、不純物濃度、プロファイル、Ｐ層３の不純物濃度、プロファイル、ゲート絶縁層９の厚さ、材料、第２のゲート導体層１０、第１のゲート導体層６の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳトランジスタの下は完全空乏化せずに、空乏層がＰ層３ｂの深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればメモリとしての動作電圧のマージンを広く設計できる。
（５）　また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、“１”を書いたセルがほかのセル動作によって“０”になったり、“０”を書いたセルがほかのセル動作によって“１”になったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来“１”がデータ情報として書かれている場合に、蓄積されている正孔群１４ｂの量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、Ｐ層３ａの深さを調節することで増加でき、従来のメモリでディスターブ不良の起きる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“０”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにＰ層３ａに拡散していくので、同じくＰ層３ａの深さを深くすれば、Ｐ層３ａとＰ層３ｂ全体の正孔濃度の変化率は小さく、この場合もＭＯＳトランジスタのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態によれば、メモリのディスターブ不良に強い構造になっている。
（６）　本メモリセルを平面視で見ると、１つのメモリセル領域は第２のゲート絶縁層９、第２のゲート導体層１０、Ｐ層３ｂ、Ｎ+層１１ａ、１１ｂよりなる１個のＭＯＳトランジスタとなる。即ち、信号電荷である正孔１４ｂを保持する第１のゲート導体層６，第１のゲート絶縁層５、Ｐ層３ａ、Ｎ+層１１ａよりなる信号蓄積部は、メモリセル面積を増加させない。これにより、メモリセルの高集積化が図られる。
　図４を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図４において、図１と同じ構成部分には同じ符号を付してある。
　図４（ａ）に示すメモリセル構造は図１と同じである。図４（ｂ）に示すように、Ｐ層基板１（特許請求の範囲の「基板」の一例である）に繋がったＰ層基板１ａ上に垂直方向に立つ、平面視において矩形状であり、且つ垂直断面において柱状のＰ層３Ａ（特許請求の範囲の「第２の半導体柱」の一例である）がある。Ｐ層３Ａの外周部のＰ層基板１ａ上に絶縁層４ａ（特許請求の範囲の「第３の絶縁層」の一例である）がある。Ｐ層３Ａの下部のＰ層３ａａの周囲を覆って絶縁層５ａと絶縁層１３（特許請求の範囲の「中間材料層」の一例である）がある。絶縁層５ａ、１３上に絶縁層８ａ（特許請求の範囲の「第４の絶縁層」の一例である）がある。Ｐ層３Ａの上部のＰ層３ｂａの上表面を覆って第３のゲート絶縁層９ａ（特許請求の範囲の「第３のゲート絶縁層」の一例である）がある。第３のゲート絶縁層９ａを覆って第３のゲート導体層１０ａ（特許請求の範囲の「第３のゲート絶縁層」の一例である）がある。Ｐ層３ｂａの両端にＮ+層１１ａａ（特許請求の範囲の「第３の不純物層」の一例である）、１１ｂａ（特許請求の範囲の「第４の不純物層」の一例である）がある。そして、第３のゲート導体層１０ａはゲート線Ｇに繋がり、Ｎ+層１１ａａはソース線Ｓに繋がり、Ｎ+層１１ｂａはドレイン線Ｄに繋がっている。なお、絶縁層４ａ、５ａ、８ａ、１３は別々の材料、または絶縁層４ａと絶縁層５ａが同一の材料から形成された層、または絶縁層１３が導体層から形成されていてもよい。このように絶縁層４ａ、５ａ、８ａ、１３よりなる材料層（特許請求の範囲の「第１の材料層」の一例である）は、導体材料を含む、又は含まない形態をとることが出来る。
　そして、Ｐ層基板１ａは、Ｐ層基板１に繋がり、その上面位置がＮ+層２の上面位置（図中のＡ線）と実質的に一致している。絶縁層８の上面位置は絶縁層８ａの上面位置（図中のＢ線）と実質的に一致している。そして、Ｐ層３ｂの上面位置はＰ層３ｂａの上面位置（図中のＣ線）と実質的に一致している。これは、Ｐ層３の上面位置はＰ層３Ａの上面位置（図中のＣ線）と実質的に一致していることによる。
　図４（ａ）のメモリセルと、図４（ｂ）のＭＯＳトランジスタとの構造上の違いは、
（１）メモリセルにおけるＮ+層２がロジック回路のＭＯＳトランジスタにはない。
（２）メモリセルにおける第１のゲート導体層６がＭＯＳトランジスタでは絶縁層１３である。
　メモリセルのＰ層３ｂ、Ｎ+層１１ａ、１１ｂ、第２のゲート絶縁層９、第２のゲート導体層１０よりなるＭＯＳトランジスタと、ロジック回路のＰ層３ｂａ、Ｎ+層１１ａａ、１１ｂａ、第３のゲート絶縁層９ａ、第３のゲート導体層１０ａよりなるＭＯＳトランジスタとの構造は上記を除いて実質的に同じである。
　なお、図４の（ａ）と（ｂ）のＭＯＳトランジスタは、両者が同じプレナー型、またはフィン（Ｆｉｎ）型で形成される。また、図４の（ａ）と（ｂ）のＭＯＳトランジスタの一方、または両者がＵ字チャネル断面形状のＭＯＳトランジスタであってもよい。この場合、Ｎ+層１１ａ、１１ｂ、１１ａａ、１１ｂａに対応するＮ+層はＵ字形状チャネルの両端に接続して形成される。メモリとロジック回路におけるＭＯＳトランジスタの構造パラメータは異なってもよいが、基本構造は実質的に同じになる。また、ロジック回路の領域にはＣＭＯＳ回路として、ＮチャネルＭＯＳトランジスタと共にＰチャネルＭＯＳトランジスタがＰ層基板１に繋がる同一基板上に形成される。この場合、Ｎ+層１１ａａ、１１ｂａがＰ+層になり、他に設計要求により構造寸法、不純物濃度、Ｎ層ウェル層の形成、ＮチャネルＭＯＳトランジスタとの分離領域などが変わるが、垂直方向におけるＰ層３ａ、３ｂｂの上下位置（図中のＡ線、Ｃ線）と、ＭＯＳトランジスタの底部位置（図中のＢ線）の関係はＮチャネルＭＯＳトランジスタと実質的に同じになる。また、図４（ａ）において、Ｎ+層２とＰ層基板１の間にＰ層基板１よりアクセプタ不純物濃度の低いＰ-ウェル層があってもよい。
　本実施形態のメモリセルとロジック回路のＭＯＳトランジスタには下記の特徴がある。
（１）　メモリセルの一部Ｎ+層２の上部を含んだ柱状のＰ層３の底部位置と、ロジック回路のＭＯＳトランジスタの柱状のＰ層３Ａの底部位置（図中のＡ線）とを同じにして、更にメモリセルのＰ層３ｂとチャネルにしたＭＯＳトランジスタと、ロジック領域のＰ層３ｂａをチャネルにしたＭＯＳトランジスタとが、垂直方向において、同じ高さに形成される。これは、柱状のＰ層３ａ、３ａａと、メモリセルとロジック回路のＭＯＳトランジスタの製造工程の簡易化に寄与する。
（２）　メモリセルの信号電荷である正孔群１４ｂを蓄積するＰ層３ａを、ロジック領域のＭＯＳトランジスタの製造に対して特別の工程を追加することなしに形成できる。これにより、メモリセルとロジック回路を含んだメモリ装置の製造の簡易化が図られる。
　図５を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）図はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図５において、図４と同じ構成部分には同じ符号を付してある。
　図５（ａ）に示すメモリセルの断面構造は図４（ａ）に示したものと同じである。そして、図５（ｂ）に示すロジック回路のＭＯＳトランジスタでは、図４（ｂ）における絶縁層４ａ、５ａ、８ａ、１３が、一つの絶縁層１９で形成されている。メモリセルでは、導体層である第１のゲート導体層６の上下に絶縁層４、８が必要であった。これに対して、ロジック回路のＭＯＳトランジスタでは第１のゲート導体層６に対応する部分が絶縁層となるので、Ｐ層３ａａを囲んで一つの絶縁層１９で形成されてもよい。
　なお、絶縁層１９の形成は、図４（ｂ）の絶縁層４ａ、５ａ、８ａ、１３の内の少なくとも２つ以上を同時に形成してもよい。例えば、絶縁層５ａを残して、絶縁層４ａ、１３、８ａを同時に形成してもよい。また、絶縁層４ａ、５ａを同時に形成してもよい。この場合、絶縁層４、４ａ、５、５ａが同時に形成される。また、絶縁層１３、８ａを同時に形成してもよい。
　図６を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図６において、図４又は図５と同じ構成部分には同じ符号を付してある。
　図６（ａ）に示すメモリセルの断面構造は図４（ａ）に示したものと同じである。そして、図６（ｂ）に示すロジック回路のＭＯＳトランジスタの基本構造は図６（ａ）と同じである。ただ、図６（ａ）では第１のゲート導体層６はプレート線ＰＬに接続し、Ｎ+層２は制御線ＣＤＣに接続させる。これに対し、図６（ｂ）ではバックゲート導体層６ａはバックゲート線ＢＧＬに接続し、一方、図６（ｂ）ではＮ+層２ａは制御線ＣＤＣａに接続させる。バックゲート線ＢＧＬに印加する電圧を制御して、Ｐ層３ａａの電圧を制御する。これによって、Ｐ層３ａａ上にあるＰ層３ｂａ、第３のゲート絶縁層９ａ、第３のゲート導体層１０ａ、Ｎ+層１１ａａ、１１ｂａよりなるＭＯＳトランジスタの閾値電圧を変化させる。これにより、ロジック回路にある複数のＭＯＳトランジスタの、それぞれの閾値電圧をバックゲート線ＢＧＬに印加する電圧を変えて任意に設定できる。なお、図６（ｂ）において、Ｎ+層２ａを設けなくてもよい。この場合、制御線ＢＧＬに印加する電圧をＰ層３ａａ全体が空乏化する条件で駆動する必要がある。このためにはＰ層３ａａのアクセプタ不純物濃度をＰ層３ｂａのアクセプタ不純物濃度より小さくしてもよい。
　実際のロジック回路では、複数の閾値電圧を持つＭＯＳトランジスタが形成される。この閾値電圧の変化は、例えば第３のゲート導体層１０ａに異なる仕事関数の金属層を用いる方法、又はＰ層３ｂａの不純物濃度を変えるなどにより行う。これに対して、本実施形態ではバックゲート線ＢＧＬに印加する電圧を変えるだけで、この閾値電圧を設定することが出来る。且つ、メモリセルと、ロジック回路のＭＯＳトランジスタの基本構造は同じである。これにより、製造方法の簡易化が図られ、メモリ装置の低価格化につながる。更に、バックゲート導体層６ａを動作期間によって変化させることによって、例えば回路消費電力の低減が図られる。
　図７Ａ～図７Ｉを用いて、同一基板上にメモリセルとロジック回路のＭＯＳトランジスタを形成する工程を説明する。なお、これらの各図において、（ａ）のメモリセル領域と（ｂ）のＭＯＳトランジスタ領域の水平方向における両者の距離や位置関係は任意であるが、高さ方向の位置関係は、図示の通りである。
　図７Ａに示すように、（ａ）のメモリセル領域ではＰ層基板２０の上層にＮ+層２２を形成する。（ｂ）に示すロジック回路領域では、Ｐ層基板２１は（ａ）に示すＰ層基板２０と繋がり、且つ表面位置がＮ+層２２の上面位置のＡ’線で一致しているＰ層基板２１がある。Ｎ+層２２はＰ層基板２０へのイオン注入、プラズマ不純物ドーピング、エピタキシャル結晶成長法などを用いて形成する。エピタキシャル結晶成長法では、Ｐ層２０を所定の深さエッチングして、その後、ドナー不純物を含んだ半導体層のエピタキシャル結晶成長、そしてメモリ領域とロジック領域の表面位置を同じくするための、表面ＣＭＰ（Chemical Mechanical Polishing）するなどの工程を行う。
　次に、図７Ｂに示すように、Ｎ+層２２上とＰ層２１上に、例えばエピタキシャル結晶成長法により、同時にＰ層２３ａ、２３ｂを形成する。そして、Ｐ層２３ａ上にマスク材料層２４ａを、Ｐ層２３ｂ上にマスク材料層２４ｂを形成する。
　次に、図７Cに示すように、マスク材料層２４ａ、２４ｂをマスクにして、例えばＲＩＥ（Reactive Ion Etching）法によりＰ層２３ａ、２３ｂを、エッチング底部の位置がＡ線になるようにエッチングして、平面視において矩形状であり、垂直断面において柱状のＰ層２５ａ、２５ｂを形成する。メモリセル領域では、そのエッチング底部がＮ+層２２ａの上部になるようにエッチングする。これにより、メモリ領域でのＰ層２５ａの外周部とロジック回路領域でのＰ層２５ｂの外周部との表面位置が実質的にＡ線の高さで同じになる。そして、Ｐ層２５ａとＰ層２５ｂの頂部上面位置が実質的にＣ線の高さで同じになる。実際のＲＩＥエッチングではＮ+層２２ａとＰ層２１とのＲＩＥエッチングでは不純物濃度の違い、またＰ層２５ａ、２５ｂの立っている場所の違いなどによりエッチング速度に僅かな差が生じる。これによって、メモリ領域でのＰ層２５ａの外周部とロジック回路領域でのＰ層２５ｂの外周部との表面位置は僅かな差が生じるが、実質的にＡ線の高さで同じになる。同じく、Ｐ層２５ａとＰ層２５ｂとの頂部位置も、実質的にＣ線の高さで同じになる。
　次に、図７Ｄに示すように、Ｐ層２５ａの表層、Ｎ+層２２の表層を酸化して酸化絶縁層２７ａを形成し、同時に柱状のＰ層２５ｂの表層、Ｐ層基板２１の表層を酸化して酸化絶縁層２７ｂを形成する。酸化絶縁層２７ａ、２７ｂは例えばＡＬＤ（Atomic Layer Deposition）などの他の方法で形成してもよい。また、Ｐ層２５ａ、２５ｂの外周部と、側面とは図４で示したように、互いに分かれた絶縁層４、絶縁層４ａと、第１のゲート絶縁層５，絶縁層５ａとを別々に形成してもよい。
　次に、図７Ｅに示すように、柱状のＰ層２５ａ、２５ｂを覆った部分の酸化絶縁層２７ａ、２７ｂの下方を囲んで、例えばドナー又はアクセプタ不純物を多く含んだポリＳｉ層２９ａ、２９ｂを形成する。そして、ポリＳｉ層２９ａ、２９ｂ上に、同時に絶縁層３０ａ、３０ｂを形成する。これにより、絶縁層３０ａ、３０ｂの表面位置はＢ線の高さで、実質的に同じになる。絶縁層３０ａ、３０ｂはポリＳｉ層２９ａ、２９ｂを酸化するなど他の方法で形成してもよい。
　次に、図７Ｆに示すように、ロジック回路領域のポリＳｉ層２９ｂを除去する。そして、この除去した空間に、例えばＣＶＤ（Chemical Vapor Deposition）法により例えばＳｉＯ2などの絶縁層３２を形成する。この絶縁層３２はＳｉＯ2以外の他の絶縁材料層で形成してもよい。
　次に、図７Ｇに示すように、露出している酸化絶縁層２７ａ、２７ｂをエッチングして、酸化絶縁層２７ａａ、２７ｂａを形成する。マスク材料層２４ａ、２４ｂを除去する。Ｐ層２５ａ、２５ｂの頂部の上面、又は露出した上面と側面とを覆って第２のゲート絶縁層３２ａ、第３のゲート絶縁層３２ｂを形成する。そして、第２のゲート絶縁層３２ａを覆った第２のゲート導体層３３ａと、第３のゲート絶縁層３２ｂを覆った第３のゲート導体層３３ｂとを形成する。なお、第２のゲート導体層３３ａ、第３のゲート導体層３３ｂは、例えばGate-first法、又はGate-last法などの方法で形成してもよい（例えば、非特許文献１０を参照）。
　次に、図７Ｈに示すように、Ｐ層２５ａの頂部の両端にあり、且つ絶縁層３０ａ上にＮ+層３５ａ、３５ｂを形成する。同じくＰ層２５ｂの頂部の両端にあり、且つ絶縁層３０ｂ上にＮ+層３５ａａ、３５ｂａを形成する。なお、Ｐ層２５ａとＮ+層３５ａ、３５ｂとの間、そしてＰ層２５ｂとＮ+層３５ａａ、３５ｂａとの間に、ＬＤＤ（Lightly-Doped Drain）領域を形成してもよい。
　次に、図７Ｉに示すように、全体を絶縁層３７、３７ａで覆う。そして、Ｎ+層３５ａに繋がる配線層３８と、ゲート導体層３３ａに繋がる配線層３９と、Ｎ+層３５ｂに繋がる配線層４０と、Ｎ+層３５ａａに繋がる配線層４１と、ゲート導体層３３ｂに繋がる配線層４２と、Ｎ+層３５ｂａに繋がる配線層４３と、を形成する。配線層３８はソース線ＳＬに繋がり、配線層３９はワード線ＷＬに繋がり、配線層４０はビット線ＢＬに繋がり、配線層４１はソース配線Ｓに繋がり、配線層４２はゲート線Ｇに繋がり、配線層４３はドレイン線Ｄに繋がっている。ポリＳｉ層２９ａはプレート線（ＰＬ）に接続している。これによって、繋がったＰ層基板２０、２１上にメモリセルとＮチャネルＭＯＳトランジスタが形成される。
　なお、図７Ａ～図７Ｉの（ｂ）ではロジック回路領域のＮチャネルＭＯＳトランジスタの製造方法を説明した。実際のロジック回路領域ではＰ層基板２１上にＰチャネルＭＯＳトランジスタも形成される。このＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタでのＮ+層３５ａａ、３５ｂａがアクセプタ不純物を多く含むＰ+層になり、設計要求によってゲート絶縁層３２ｂ、ゲート導体層３３ｂの材料、厚さなどが変えられる場合があるが、基本構造はＮチャネルＭＯＳトランジスタと同じである。ＰチャネルＭＯＳトランジスタが形成されるＰ層２５ｂに対応する柱状のＮ層の底部位置の高さは実質的的にＡａ線にあり、頂部位置の高さは実質的的にC線にある。そして、ＰチャネルＭＯＳトランジスタの底部の高さはＮチャネルＭＯＳトランジスタの底部と同じく実質的にＢ線にある。また、ＰチャネルＭＯＳトランジスタの柱状Ｎ層は、アクセプタ濃度の低いＰ層を用いてもよい。また、ＮチャネルＭＯＳトランジスタとの電気的分離のため、ウェル構造を用いてもよい。
　また、Ｎ+層２とＰ層３との境界位置は、垂直方向において、第１のゲート導体層６の底面位置より高くてもよく、または低くてもよい。
　また、Ｐ層２５ａ、２５ｂの形成は、層状に第１のゲート導体層２９ａとなる材料層、この上下の絶縁層を堆積した後に、これらの層を貫通する孔を開け、そして選択結晶エピタキシャル法、ＭＩＬＣ（Metal Induced Lateral Crystallization）法（例えば、参考文献１１を参照）などにより形成してもよい。また、第１のゲート導体層２９ａは最初に形成したダミーゲート材料をエッチングした後に、出来た空間に第１のゲート導体層２９ａを埋め込んで形成してもよい。
　図７Ａ～図７Ｉに示した本実施形態の製造方法では下記の特徴を有する。
（１）　メモリセルの一部Ｎ+層２２の上部を含んだ柱状のＰ層２５ａとロジック回路のＭＯＳトランジスタの柱状のＰ層３Ａを、同時にＲＩＥ法によりエッチングすることにより、第１の半導体柱と第２の半導体柱の底面と頂部位置を同じにして形成できる。これにより工程の簡略化が図られる。
（２）　メモリセルの第１のゲート導体層２９ａと、ロジック回路の絶縁層３２の形成工程を除いて、第１のゲート導体層２９ａと、ロジック回路の絶縁層３２の形成の前後の工程を同じにできる。これにより工程の簡略化が図られる。
（３）　Ｐ層３の上部に形成したメモリセルのＭＯＳトランジスタと、Ｐ層３Ａの上部に形成したロジック回路のＭＯＳトランジスタは、垂直方向において同じ高さに形成される。
　なお、図１のＰ層基板１は半導体でも絶縁層でもよい。またはウェル層であってもよい。このことは、図２～図７Ｉに示した他の実施例についても同様である。
　また、図１では、ゲート導体層６にP+ポリ、ゲート導体層１０にＮ+ポリを用いた例を説明したが、ゲート導体層６の仕事関数がゲート導体層１０の仕事関数よりも大きければ、例えば、Ｐ+ポリ（５．１５ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）、Ｐ+ポリ（５．１５ｅＶ）／シリサイドとＮ+ポリ（４．０５ｅＶ）の積層、ＴａＮ（５．４３ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）などの組み合わせであってもよい。また、Ｐ層３にＮ型半導体を使用した場合には、第１のゲート導体層６の仕事関数が第２のゲート導体層１０の仕事関数よりも小さければ、例えば、Ｎ+ポリをゲート導体層２２に、ゲート導体層１０にP+ポリを用いれば、同様の効果が得られる。なお第１のゲート導体層６、第２のゲート導体層１０は半導体であっても金属であっても、その化合物であってもよい。このことは、他の実施例においても同様である。
　また、図１のＰ層３の垂直断面形状は矩形状を用いて説明したが、台形状の形であってもよい。これは他の実施形態においても同じである。また、Ｐ層３の水平断面は正方形状、又は長方形状であってもよい。このことは、他の実施例においても同様である。
　また、図１ではＮ+層２は隣接のメモリセルまで繋がっているように描いているが、Ｐ層３の底部のみにあってもよい。この場合、Ｎ+層は制御線ＣＬには接続されない。この場合も、正常なメモリ動作を行うことができる。このことは、他の実施例においても同様である。
　また、図１で示したＮ+層２が隣接のメモリセルまで繋がって、制御線CDCに繋げている場合、平面視において、Ｐ層３の外周部のＮ+層２の一部、又は全面に導体層を設けてもよい。このことは、他の実施例においても同様である。
　また、図７Ｉに示したメモリセルのソース線ＳＬに繋がるＮ+層３５ａが隣同士のセルで共有されていてもよい。また、ビット線ＢＬに繋がるＮ+層３５ｂが隣同士のセルで共有されていてもよい。これによって、メモリ領域の高集積化が図られる。このことは、他の実施例においても同様である。
　また、図１において、第１のゲート導体層６、第２のゲート導体層１０を複数に分割して、同期、又は非同期で駆動するようにしてもよい。これによっても、正常なメモリ動作がなされる。このことは、他の実施例においても同様である。
　なお、図１におけるＰ層基板１はＳＯＩ（Silicon On Insulator）基板、又はウェル構造などの基板を用いてもよい。また、Ｎ+層２の下に、絶縁層で分離されたＭＯＳトランジスタ回路が設けられてもよい。このことは、他の実施例においても同様である。
　図７Ａから図７Ｉにおいて、柱状Ｐ層２５ａ、２５ｂは、マスク材料層２４ａ、２４ｂをエッチングマスクにしてＰ層２３ａ、２３ｂをエッチングして形成した。これに対して、例えば、全面に水平方向に繋がるポリＳｉ層を形成し、このポリＳｉ層に空孔を開け、その側面に酸化絶縁層２７ａ、２７ｂを形成した後、柱状Ｐ層２５ａ、２５ｂを、例えばエピタキシャル結晶成長法により形成してもよい。このことは、他の実施例においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有した半導体装置を用いれば高性能で、且つ低コストの半導体装置を供与することができる。
１、１ａ、２０、２１：Ｐ層基板
２、１１ａ、１１ｂ、１１ａａ、１１ｂａ、２２、３５ａ、３５ｂ、３５ａａ、３５ｂａ：Ｎ+層
３、３ａ、３ｂ、３Ａ、３ａａ、３ｂａ、２３ａ、２３ｂ、２５ａ、２５ｂ：Ｐ層
４：第１の絶縁層
４ａ、５ａ、８ａ、１９、３０ａ、３０ｂ、３２、３７：絶縁層
５：第１のゲート絶縁層
６：第１のゲート導体層
６ａ：バックゲート導体層
８：第２の絶縁層
９：第２のゲート絶縁層
９ａ：第３のゲート絶縁層
１０：第２のゲート導体層
１０ａ：第３のゲート導体層
２、１１ａ、１１ｂ、１１ａａ、１１ｂａ：Ｎ+層
１２：反転層
１３：ピンチオフ点
１４ａ、１４ｂ：正孔群
１６：反転層
２４ａ、２４ｂ：マスク材料層
２７ａ、２７ｂ：酸化絶縁層
２９ａ、２９ｂ：ポリＳｉ層
３８、３９，４０、４１、４２、４３：配線層
ＳＬ：ソース線
ＷＬ：ワード線
ＢＬ：ビット線
ＰＬ：プレート線
ＢＧＬ：バックゲート線
Ｓ：ソース配線
Ｇ：ゲート線
Ｄ：ドレイン線

Claims (11)

  1. 　メモリ素子とＭＯＳトランジスタとを含む半導体装置であって、
    　前記メモリ素子は、
    　基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
    　前記第１の半導体柱の底部に繋がる第１の不純物層と、
    　前記第１の半導体柱の下方を囲む第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
    　前記第１の不純物層と前記第１のゲート導体層との間にある第１の絶縁層と、
    　前記第１のゲート導体層上にあり、且つ前記第１の半導体柱を囲んだ第２の絶縁層と、
    　垂直方向において、前記第１のゲート絶縁層より上方の前記第１の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
    　前記第２のゲート絶縁層で覆われていない部分の前記第１の半導体柱の水平方向における両端にある第２の不純物層と、第３の不純物層と有し、
    　前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層に印加する電圧を制御して、前記第１の半導体柱の上部内に、前記第２の不純物層と前記第３の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体柱内に残存させる、メモリ書き込み動作と、
    　残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第２の不純物層と、前記第３の不純物層の一方もしくは両方から主に抜きとる、メモリ消去動作とを行い、
    　前記ＭＯＳトランジスタは、
    　前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
    　前記第２の半導体柱の下部を囲んで下から第３の絶縁層と、絶縁材料又は導体材料である中間材料層と、第４の絶縁層と、からなる第１の材料層とを有し、
    　垂直方向において、前記第１の材料層より上方の前記第２の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第３のゲート絶縁層と、前記第３のゲート絶縁層を覆った第３のゲート導体層と、
    　前記第３のゲート絶縁層で覆われていない部分の前記第２の半導体柱の水平方向における両端にある第３の不純物層と、第４の不純物層と有しており、
    　前記第１の半導体柱と、前記第２の半導体柱の底部と頂部が、垂直方向において実質的に同じ位置にある、
    　ことを特徴とするメモリ素子を有した半導体装置。
  2. 　前記第２の絶縁層の上面と、前記第１の材料層の上面の、垂直方向における位置が実質的に同じである、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  3. 　前記中間材料層が絶縁材料よりなる、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  4. 　前記中間材料層が、前記第２の半導体柱の下方を囲んだ絶縁層と、前記絶縁層を囲んだ導体層よりなり、前記導体層に時間的に一定、又は変化する電圧が印加される、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  5. 　前記第２の半導体柱の底部に繋がる第５の不純物層を、有する、
    　ことを特徴とする請求項４に記載のメモリ素子を有した半導体装置。
  6. 　前記第１のゲート絶縁層と、前記第１の絶縁層とが同じ材料からなる、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  7. 　前記メモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記ＭＯＳトランジスタもプレナー型ＭＯＳトランジスタである、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  8. 　前記メモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層、からなるトランジスタがフィン型ＭＯＳトランジスタであり、前記ＭＯＳトランジスタもフィン型ＭＯＳトランジスタである、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  9. 　前記第１の不純物層が前記第１の半導体柱に隣接した他のメモリセルの半導体柱の底部に繋がっている、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  10. 　前記第１の不純物層が前記第１の半導体柱に隣接した他のメモリセルの半導体柱の底部の不純物層から分離している、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  11. 　前記第１のゲート導体層が垂直方向に２つ以上に分割されている、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
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