WO2024116244A1 - メモリ素子を有した半導体装置 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
Definitions
- the present invention relates to a semiconductor device having a memory element.
- LSI Large Scale Integration
- the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the channel of an SGT extends perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, SGTs allow for higher density semiconductor devices compared to planar MOS transistors.
- DRAM Dynamic Random Access Memory
- PCM Phase Change Memory
- RRAM Resistive Random Access Memory
- MRAM Magnetic-resistive Random Access Memory
- DRAMs without capacitors have the problem that they are heavily influenced by the coupling of the floating body word line to the gate electrode, and do not provide sufficient voltage margin.
- This application relates to a memory device using semiconductor elements that does not have a resistance change element or capacitor and can be constructed only with MOS transistors.
- a semiconductor device having a memory element comprises: A semiconductor device including a memory element and a MOS transistor,
- the memory element comprises: a first semiconductor pillar standing on a substrate in a direction perpendicular to the substrate; a first impurity layer connected to a bottom of the first semiconductor pillar; a first gate insulating layer surrounding the lower portion of the first semiconductor pillar; a first gate conductor layer surrounding the first gate insulating layer; a first insulating layer between the first impurity layer and the first gate conductor layer; a second insulating layer on the first gate conductor layer and surrounding the first semiconductor pillar; a second gate insulating layer covering, in a vertical direction, an upper surface of the first semiconductor pillar above the first gate insulating layer, or the upper surface and both side surfaces connected to the upper surface; a second gate conductor layer covering the second gate insulating layer; a second impurity layer at both ends in a horizontal direction of the first semiconductor pillar
- the second invention is the first invention described above, characterized in that the upper surface of the second insulating layer and the upper surface of the first material layer are substantially at the same vertical position.
- the third invention is the first invention, characterized in that the intermediate material layer is made of an insulating material.
- the fourth invention is the first invention described above, characterized in that the intermediate material layer is made of an insulating layer surrounding the lower part of the second semiconductor pillar and a conductor layer surrounding the insulating layer, and a voltage that is constant or changes over time is applied to the conductor layer.
- the fifth invention is the fourth invention, in which a fifth impurity is connected to the bottom of the second semiconductor pillar.
- the sixth invention is the first invention, characterized in that the first gate insulating layer and the first insulating layer are made of the same material.
- the seventh invention is characterized in that in the first invention, the transistor of the memory element, which is composed of the upper part of the first semiconductor pillar, the second gate insulating layer, the second gate conductor layer, the second impurity layer, and the third impurity layer, is a planar MOS transistor, and the MOS transistor is also a planar MOS transistor.
- the eighth invention is characterized in that in the first invention, the transistor of the memory element, which is composed of the upper part of the first semiconductor pillar, the second gate insulating layer, the second gate conductor layer, the second impurity layer, and the third impurity layer, is a fin-type MOS transistor, and the MOS transistor is also a fin-type MOS transistor.
- the ninth invention is the first invention described above, characterized in that the first impurity layer is connected to the bottom of the semiconductor pillar of another memory cell adjacent to the first semiconductor pillar.
- the tenth invention is the first invention, characterized in that the first impurity layer is separated from the impurity layer at the bottom of the semiconductor pillar of another memory cell adjacent to the first semiconductor pillar.
- the eleventh invention is the first invention described above, characterized in that the first gate conductor layer is divided into two or more parts in the vertical direction.
- 1 is a cross-sectional view of a memory device using a semiconductor element according to an embodiment
- 1A to 1C are diagrams illustrating a write operation of a memory device using a semiconductor device according to an embodiment.
- 1A to 1C are diagrams illustrating an erase operation of a memory device using a semiconductor device according to an embodiment
- 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
- FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
- FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
- FIG. 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
- FIG. 1 is a cross-sectional view of a memory device using
- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
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- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
- 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
- FIG. 1 The structure of the memory cell according to this embodiment will be described using FIG. 1.
- the write mechanism of the memory cell according to this embodiment will be described using FIG. 2.
- the data erase mechanism of the memory cell according to this embodiment will be described using FIG. 3.
- the structures of the memory cell and the MOS transistors (MOS field effect transistors, hereafter referred to as MOS transistors) of the logic circuit on the same substrate according to this embodiment will be described using FIG. 4, FIG. 5, and FIG. 6.
- FIG. 7A to FIG. 7I the manufacturing method of the memory cell and the MOS transistors of the logic circuit according to this embodiment formed on the same substrate shown in FIG. 4 will be described using FIG. 7A to FIG. 7I.
- FIG. 1 shows a vertical cross-sectional structure of a memory cell using a semiconductor element according to an embodiment of the present invention.
- An N + layer 2 (an example of a "first impurity layer” in the claims) containing donor impurities is present on a P layer substrate 1 (an example of a “substrate” in the claims) (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "N + layer”).
- a first semiconductor pillar is rectangular in plan view and pillar-shaped in vertical cross section, consisting of an upper layer of the N + layer 2 and a pillar-shaped P layer 3 containing acceptor impurities.
- a first insulating layer 4 (an example of a "first insulating layer” in the claims) covers the upper surface of the N + layer 2 at the periphery of the P layer 3 in plan view.
- a first gate insulating layer 5 (an example of a “first gate insulating layer” in the claims) covers the P layer 3.
- a first gate conductor layer 6 (an example of a "first gate conductor layer” in the claims) surrounds the first gate insulating layer 5.
- a second insulating layer 8 (an example of the "second insulating layer” in the claims) is present on the first gate insulating layer 5 and the first gate conductor layer 6.
- the P layer 3 is composed of a P layer 3a covered with the first gate insulating layer 5 and a P layer 3b on the top of the P layer 3a.
- An N + layer 11a (an example of the "second impurity layer” in the claims) containing a high concentration of donor impurities is present on one side of the P layer 3b.
- An N + layer 11b (an example of the "third impurity layer” in the claims) is present on the opposite side of the N + layer 11a.
- a second gate insulating layer 9 (an example of the "second gate insulating layer” in the claims) is present covering the P layer 3b.
- a second gate conductor layer 10 (an example of the "second gate conductor layer” in the claims) is present covering the second gate insulating layer 9. It is desirable that the work function of the second gate conductor layer 10 is lower than that of the first gate conductor layer 6.
- the N + layer 11a is connected to a source line SL
- the N + layer 11b is connected to a bit line BL
- the gate conductor layer 10 is connected to a word line WL
- the gate conductor layer 6 is connected to a plate line PL
- the N + layer 2 is connected to a control line CDC.
- the memory is operated by manipulating the potentials of the source line SL, the bit line BL, the plate line PL, and the word line WL.
- a large number of the above-mentioned memory cells are arranged two-dimensionally on the P-layer substrate 1.
- the P-layer substrate 1 is a P-type semiconductor, but an impurity concentration distribution may exist in the P-layer substrate 1. Also, an impurity concentration distribution may exist in the N + layer 2 and the P layer 3. Also, the P layers 3a and 3b may have different impurity concentrations.
- the N + layer 11a and the N + layer 11b may be formed of a P + layer in which holes are the majority carriers (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as a "P + layer”), and the memory may be operated by using electrons as the write carriers.
- P + layer a semiconductor region containing a high concentration of acceptor impurities
- a P-well structure or an SOI (Silicon On Insulator) substrate may be used for the P-layer substrate 1.
- the insulating layer 4 in FIG. 1 may be formed integrally with the first gate insulating layer 5.
- the first gate conductor layer 6 and the second gate conductor layer 10 may be conductor layers such as metals, alloys, and highly doped semiconductor layers.
- the first gate conductor layer 6 and the second gate conductor layer 10 may be composed of multiple conductor layers.
- poly-Si containing a high concentration of acceptor impurities (hereinafter, poly-Si containing a high concentration of acceptor impurities will be referred to as "P + poly”) is used for the first gate conductor layer 6 connected to the plate line PL.
- Poly-Si containing a high concentration of donor impurities (hereinafter, poly-Si containing a high concentration of donor impurities will be referred to as "N + poly”) is used for the second gate conductor layer 10 connected to the WL. As shown in FIG.
- the MOS transistor in this memory cell operates with the components of N + layer 11a as the source, N + layer 11b as the drain, second gate insulating layer 9 as the gate insulating layer, second gate conductor layer 10 as the gate, and P layer 3b as the channel.
- N + layer 11a as the source
- N + layer 11b as the drain
- second gate insulating layer 9 as the gate insulating layer
- second gate conductor layer 10 as the gate
- P layer 3b as the channel.
- 0V is applied to the P-layer substrate 1
- 0V is input to the N + layer 11a connected to the source line SL
- 3V is input to the N + layer 11b connected to the bit line BL
- 0V is input to the first gate conductor layer 6 connected to the plate line PL
- 1.5V is input to the second gate conductor layer 10 connected to the word line WL.
- An inversion layer 12 is partially formed in the P layer 3b directly below the gate insulating layer 9 below the gate conductor layer 10, and
- the electric field becomes maximum between the pinch-off point 13 and the boundary region of the N + layer 11b in the MOS transistor having the second gate conductor layer 10, and the impact ionization phenomenon occurs in this region.
- Due to this impact ionization phenomenon electrons accelerated from the N + layer 11a connected to the source line SL toward the N + layer 11b connected to the bit line BL collide with the Si lattice, and electron-hole pairs are generated by the kinetic energy.
- the generated holes 14a diffuse toward the lower hole concentration due to the concentration gradient.
- some of the generated electrons flow into the gate conductor layer 10, but the majority flow into the N + layer 11b connected to the bit line BL.
- a gate-induced drain leakage (GIDL) current may be passed to generate the hole group 14a (see, for example, Non-Patent Document 7).
- FIG. 2(b) shows a group of holes 14b accumulated in the P layer 3a when the word line WL, bit line BL, plate line PL, and source line SL become 0V immediately after writing.
- the generated hole concentration becomes high in the region of the P layer 3b, and moves toward the P layer 3a by diffusion due to the gradient of the concentration.
- the first gate conductor layer 6 uses P + poly, which has a higher work function than N + poly, the group of holes 14b accumulates at a higher concentration in the vicinity of the first gate insulating layer 5 of the P layer 3a. As a result, the hole concentration of the P layer 3a becomes higher than that of the P layer 3b.
- the P layer 3a which is essentially the substrate of the MOS transistor having the gate conductor layer 10 is charged with a positive bias.
- the hole group 14b moves toward the N + layer 11a, 11b, or N + layer 2 and gradually recombines with electrons, the threshold voltage of the MOS transistor having the second gate conductor layer 10 is lowered by the positive substrate bias effect due to the hole group 14b accumulated in the P layer 3a.
- the threshold voltage of the MOS transistor having the second gate conductor layer 10 connected to the word line WL is lowered.
- This write state is assigned to logical storage data "1".
- the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are examples for performing a write operation, and other voltage conditions that allow a write operation may be used.
- a combination of P + poly (work function 5.15 eV) and N + poly (work function 4.05 eV) is shown as an example of a combination of the first gate conductor layer 6 and the second gate conductor layer 10, but this may be a laminated structure of metals, metal nitrides, or alloys (including silicides), such as Ni (work function 5.2 eV) and N + poly, Ni and W (work function 4.52 eV), Ni and TaN (work function 4.0 eV)/W/TiN (work function 4.7 eV).
- first gate conductor layer 6 and the second gate conductor layer 10 may be formed from the same conductor layer, and the above-mentioned write operation may be performed by changing the driving voltage.
- the above-mentioned state during data retention can be achieved by applying 0 V to the bit line BL, word line WL, and source line SL and ⁇ 0.5 V to the play line PL using the first gate conductor layer 6 and the second gate conductor layer 10 with the same work function, and the same effect can be obtained.
- FIG. 3(a) shows the state immediately after the hole group 14b generated and accumulated in the previous cycle by impact ionization is stored mainly in the P layer 3a before the erase operation.
- a negative voltage VERA is applied to the source line SL.
- the voltage of the plate line PL is set to 2V.
- VERA is, for example, ⁇ 0.5V.
- the hole group 14b generated by impact ionization in the previous cycle and mainly stored in the P layer 3a moves to the N + layer 11a connected to the source line.
- an inversion layer 16 is formed at the interface between the first gate insulating layer 5 and the P layer 3a, and comes into contact with the N + layer 2. Therefore, the holes 14b stored in the P layer 3a flow from the P layer 3a to the N + layer 2 and the inversion layer 16, and recombine with the electrons.
- the hole concentration in the P layer 3a decreases with time, and the threshold voltage of the MOSFET becomes higher than when "1" was written, returning to the initial state.
- the MOSFET having the gate conductor layer 10 to which this word line WL is connected returns to the initial threshold.
- the erased state of this memory becomes logical storage data "0".
- the recombination area of electrons and holes is substantially increased compared to when data is stored, in order to ensure the data erase operation.
- the N + layer 11 a, N + layer 11 b, and N + layer 2 can be electrically connected by the inversion layer 16, thereby shortening the data erasure time.
- the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are examples for performing the erase operation, and other voltage conditions that allow the erase operation may be used.
- the above describes an example in which the first gate conductor layer 6 is biased to 2V, but if, for example, the bit line BL is biased to 0.2V, the source line SL to 0V, and the first and second gate conductor layers 6 and 10 are biased to 2V during erase, an inversion layer in which electrons are the majority carriers can be formed at the interface between the P layer 3a and the first gate insulating layer 5, and at the interface between the P layer 3b and the second gate insulating layer 9. This increases the recombination area of electrons and holes, and further shortens the erase time by passing a current in which electrons are the majority carriers between the bit line BL and the source line SL.
- the structure and operation mechanism of this embodiment have the following features.
- (1) The P layer 3b of the MOS transistor having the second gate conductor layer 10 connected to the word line WL is electrically connected to the P layer 3a, so the capacity for storing the generated hole group 14a can be freely changed by adjusting the volume of the P layer 3a. In other words, to extend the retention time, for example, the depth of the P layer 3a can be made deeper. This improves the retention characteristics of stored data.
- the contact area of the N + layer 2, N + layer 11a, and N + layer 11b involved in recombination with electrons can be intentionally made smaller than the volume of the P layer 3a where the signal hole group 14b is mainly accumulated.
- the holes 14b are accumulated near the interface of the P layer 3a in contact with the first gate insulating layer 5. This allows the holes 14b to be accumulated at a location away from the contact portion between the N + layer 11a, the N + layer 11b, and the P layer 3b, which is the PN junction portion that is the source of recombination of electrons and holes, and this allows for stable accumulation of the holes 14b.
- the P layer 3a is electrically connected to the P layer substrate 1 and the N + layer 2. Furthermore, the potential of the P layer 3a can be controlled by the voltage applied to the gate conductor layer 6. As a result, in both the write operation and the erase operation, the substrate bias does not become unstable in a floating state during MOSFET operation as in the SOI structure, and the semiconductor portion under the second gate insulating layer 9 does not become completely depleted. For this reason, the threshold value and drive current of the MOS transistor are not easily affected by the operating conditions.
- the characteristics of the MOS transistor can be set to a wide range of voltages related to desired memory operations by adjusting the thickness, impurity type, impurity concentration, and profile of the P layer 3b, the impurity concentration and profile of the P layer 3, the thickness and material of the gate insulating layer 9, and the work function of the second gate conductor layer 10 and the first gate conductor layer 6.
- the depletion layer does not become completely depleted under the MOS transistor, and the depletion layer spreads in the depth direction of the P layer 3b, so that it is hardly affected by the coupling of the gate electrode from the word line of the floating body, which was a drawback of DRAMs without a capacitor.
- the margin of the operating voltage as a memory can be designed to be wide.
- the amount of the accumulated hole group 14b can be increased by adjusting the depth of the P layer 3a compared to the amount of recombination of electrons and holes caused by transistor operation, and even under conditions where disturbance defects occur in conventional memories, the effect on the threshold fluctuation of the MOSFET is small, and defects are unlikely to occur.
- the structure is resistant to memory disturb failures.
- one memory cell region becomes one MOS transistor consisting of the second gate insulating layer 9, the second gate conductor layer 10, the P layer 3b, and the N + layers 11a and 11b.
- the signal storage section consisting of the first gate conductor layer 6, the first gate insulating layer 5, the P layer 3a, and the N + layer 11a, which holds the holes 14b that are signal charges, does not increase the memory cell area. This allows for high integration of the memory cells.
- FIG 4 shows the cross-sectional structure of the memory cell.
- (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in Figure 4, the same components as in Figure 1 are given the same reference numerals.
- a P layer 3A (an example of a "second semiconductor pillar” in the claims) is rectangular in plan view and pillar-shaped in vertical cross section, standing vertically on a P layer substrate 1a connected to a P layer substrate 1 (an example of a "substrate” in the claims).
- An insulating layer 4a (an example of a "third insulating layer” in the claims) is on the P layer substrate 1a at the periphery of the P layer 3A.
- An insulating layer 5a and an insulating layer 13 cover the periphery of the P layer 3aa below the P layer 3A.
- An insulating layer 8a (an example of a "fourth insulating layer” in the claims) is on the insulating layers 5a and 13.
- a third gate insulating layer 9a (an example of a "third gate insulating layer” in the claims) covers the upper surface of the P layer 3ba above the P layer 3A.
- a third gate conductor layer 10a covers the third gate insulating layer 9a.
- N + layers 11aa (an example of the "third impurity layer” in the claims) and 11ba (an example of the "fourth impurity layer” in the claims) are present at both ends of the P layer 3ba.
- the third gate conductor layer 10a is connected to the gate line G, the N + layer 11aa is connected to the source line S, and the N + layer 11ba is connected to the drain line D.
- the insulating layers 4a, 5a, 8a, and 13 may be made of different materials, or the insulating layer 4a and the insulating layer 5a may be made of the same material, or the insulating layer 13 may be made of a conductor layer. In this way, the material layer made of the insulating layers 4a, 5a, 8a, and 13 (an example of the "first material layer” in the claims) may be in a form that includes or does not include a conductor material.
- the P-layer substrate 1a is connected to the P-layer substrate 1, and its top surface position substantially coincides with the top surface position of the N + layer 2 (line A in the figure).
- the top surface position of the insulating layer 8 substantially coincides with the top surface position of the insulating layer 8a (line B in the figure).
- the top surface position of the P layer 3b substantially coincides with the top surface position of the P layer 3ba (line C in the figure). This is because the top surface position of the P layer 3 substantially coincides with the top surface position of the P layer 3A (line C in the figure).
- the structural difference between the memory cell in FIG. 4(a) and the MOS transistor in FIG. 4(b) is: (1) The N + layer 2 in the memory cell is not present in the MOS transistor of the logic circuit. (2) The first gate conductor layer 6 in the memory cell is the insulating layer 13 in a MOS transistor. Except for the above, the structure of the MOS transistor of the memory cell consisting of the P layer 3b, the N + layers 11a, 11b, the second gate insulating layer 9, and the second gate conductor layer 10 and the structure of the MOS transistor of the logic circuit consisting of the P layer 3ba, the N + layers 11aa, 11ba, the third gate insulating layer 9a, and the third gate conductor layer 10a are substantially the same.
- the MOS transistors in (a) and (b) of FIG. 4 may be formed in the same planar type or fin type.
- One or both of the MOS transistors in (a) and (b) of FIG. 4 may be MOS transistors with a U-shaped channel cross section.
- the N + layers corresponding to the N + layers 11a, 11b, 11aa, and 11ba are formed by connecting to both ends of the U-shaped channel.
- the structural parameters of the MOS transistors in the memory and logic circuits may be different, but the basic structure is substantially the same.
- a P-channel MOS transistor is formed on the same substrate connected to the P-layer substrate 1 together with an N-channel MOS transistor.
- the N + layers 11aa and 11ba become P + layers, and the structural dimensions, impurity concentration, formation of an N-layer well layer, and isolation region from the N-channel MOS transistor are changed according to design requirements, but the relationship between the vertical positions of the P layers 3a and 3bb (lines A and C in the figure) and the bottom position of the MOS transistor (line B in the figure) is substantially the same as that of the N-channel MOS transistor.
- a P ⁇ well layer having a lower acceptor impurity concentration than the P layer substrate 1 may be provided between the N + layer 2 and the P layer substrate 1 .
- the memory cells and MOS transistors of the logic circuit of this embodiment have the following features.
- the bottom position of the pillar-shaped P layer 3 including the upper part of the N + layer 2 of the memory cell is the same as the bottom position of the pillar-shaped P layer 3A of the MOS transistor of the logic circuit (line A in the figure), and further, the MOS transistor whose channel is the P layer 3b of the memory cell and the MOS transistor whose channel is the P layer 3ba of the logic region are formed at the same height in the vertical direction. This contributes to simplifying the manufacturing process of the pillar-shaped P layers 3a, 3aa and the MOS transistors of the memory cell and logic circuit.
- the P layer 3a that accumulates the hole group 14b, which is the signal charge of the memory cell, can be formed without adding any special process to the manufacturing process of the MOS transistor in the logic region, which simplifies the manufacturing process of the memory device including the memory cell and the logic circuit.
- FIG 5 shows the cross-sectional structure of the memory cell.
- (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in Figure 5, the same components as in Figure 4 are given the same reference numerals.
- the cross-sectional structure of the memory cell shown in FIG. 5(a) is the same as that shown in FIG. 4(a).
- the insulating layers 4a, 5a, 8a, and 13 in FIG. 4(b) are formed of a single insulating layer 19.
- insulating layers 4 and 8 were required above and below the first gate conductor layer 6, which is a conductor layer.
- the portion corresponding to the first gate conductor layer 6 is an insulating layer, so it may be formed of a single insulating layer 19 surrounding the P layer 3aa.
- insulating layers 4a, 5a, 8a, and 13 in FIG. 4(b) may be formed simultaneously.
- insulating layers 4a, 13, and 8a may be formed simultaneously, leaving insulating layer 5a.
- insulating layers 4a and 5a may be formed simultaneously.
- insulating layers 4, 4a, 5, and 5a are formed simultaneously.
- insulating layers 13 and 8a may be formed simultaneously.
- FIG. 6 shows the cross-sectional structure of the memory cell.
- (b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in FIG. 6, the same components as in FIG. 4 or FIG. 5 are denoted by the same reference numerals.
- the cross-sectional structure of the memory cell shown in FIG. 6(a) is the same as that shown in FIG. 4(a).
- the basic structure of the MOS transistor of the logic circuit shown in FIG. 6(b) is the same as that shown in FIG. 6(a).
- the first gate conductor layer 6 is connected to the plate line PL, and the N + layer 2 is connected to the control line CDC.
- the back gate conductor layer 6a is connected to the back gate line BGL
- the N + layer 2a is connected to the control line CDCa.
- the voltage applied to the back gate line BGL is controlled to control the voltage of the P layer 3aa.
- MOS transistors with multiple threshold voltages are formed.
- the threshold voltage can be changed, for example, by using a metal layer with a different work function for the third gate conductor layer 10a, or by changing the impurity concentration of the P layer 3ba.
- the threshold voltage can be set simply by changing the voltage applied to the back gate line BGL.
- the basic structure of the memory cell and the MOS transistors of the logic circuit are the same. This simplifies the manufacturing method, leading to lower costs for memory devices.
- by changing the back gate conductor layer 6a depending on the operating period for example, the circuit power consumption can be reduced.
- an N + layer 22 is formed on the upper layer of a P-layer substrate 20.
- a P-layer substrate 21 is connected to the P-layer substrate 20 shown in (a), and the surface position of the P-layer substrate 21 coincides with the A' line of the upper surface position of the N + layer 22.
- the N + layer 22 is formed by ion implantation into the P-layer substrate 20, plasma impurity doping, epitaxial crystal growth, etc.
- the P-layer 20 is etched to a predetermined depth, and then epitaxial crystal growth of a semiconductor layer containing donor impurities and surface CMP (Chemical Mechanical Polishing) are performed to make the surface positions of the memory region and logic region the same.
- CMP Chemical Mechanical Polishing
- P layers 23a and 23b are simultaneously formed by, for example, epitaxial crystal growth on the N + layer 22 and the P layer 21. Then, a mask material layer 24a is formed on the P layer 23a, and a mask material layer 24b is formed on the P layer 23b.
- the mask material layers 24a and 24b are used as masks, and the P layers 23a and 23b are etched by, for example, RIE (Reactive Ion Etching) so that the bottom of the etching is located at line A, forming the P layers 25a and 25b that are rectangular in plan view and columnar in vertical cross section.
- the etching is performed so that the bottom of the etching is located at the top of the N + layer 22a.
- the surface positions of the outer periphery of the P layer 25a in the memory region and the outer periphery of the P layer 25b in the logic circuit region are substantially the same at the height of line A.
- the top surface positions of the P layers 25a and 25b are substantially the same at the height of line C.
- the etching speed of the N + layer 22a and the P layer 21 is slightly different due to the difference in impurity concentration and the difference in the location where the P layers 25a and 25b stand.
- the top positions of the P layers 25a and 25b are substantially the same at the height of line C.
- the surface layer of the P layer 25a and the surface layer of the N + layer 22 are oxidized to form an oxide insulating layer 27a, and at the same time, the surface layer of the columnar P layer 25b and the surface layer of the P layer substrate 21 are oxidized to form an oxide insulating layer 27b.
- the oxide insulating layers 27a and 27b may be formed by other methods such as ALD (Atomic Layer Deposition). Also, the outer periphery and side surfaces of the P layers 25a and 25b may be formed separately as the insulating layers 4 and 4a, and the first gate insulating layer 5 and insulating layer 5a, which are separated from each other, as shown in Fig. 4.
- poly-Si layers 29a, 29b containing a large amount of donor or acceptor impurities are formed around the lower part of the oxidized insulating layers 27a, 27b covering the columnar P layers 25a, 25b.
- insulating layers 30a, 30b are simultaneously formed on the poly-Si layers 29a, 29b.
- the surface positions of the insulating layers 30a, 30b are substantially the same at the height of line B.
- the insulating layers 30a, 30b may be formed by other methods, such as by oxidizing the poly-Si layers 29a, 29b.
- the polysilicon layer 29b in the logic circuit region is removed. Then, in the space created by the removal, an insulating layer 32 such as SiO2 is formed by, for example, a CVD (Chemical Vapor Deposition) method. This insulating layer 32 may be formed of an insulating material layer other than SiO2 .
- the exposed oxide insulating layers 27a, 27b are etched to form oxide insulating layers 27aa, 27ba.
- the mask material layers 24a, 24b are removed.
- a second gate insulating layer 32a and a third gate insulating layer 32b are formed to cover the top surfaces or exposed top and side surfaces of the P layers 25a, 25b.
- a second gate conductor layer 33a covering the second gate insulating layer 32a and a third gate conductor layer 33b covering the third gate insulating layer 32b are formed.
- the second gate conductor layer 33a and the third gate conductor layer 33b may be formed by, for example, a gate-first method or a gate-last method (see, for example, Non-Patent Document 10).
- N + layers 35a, 35b are formed on both ends of the top of the P layer 25a and on the insulating layer 30a.
- N + layers 35aa, 35ba are formed on both ends of the top of the P layer 25b and on the insulating layer 30b.
- LDD Lightly-Doped Drain
- a wiring layer 38 connected to the N + layer 35a, a wiring layer 39 connected to the gate conductor layer 33a, a wiring layer 40 connected to the N + layer 35b, a wiring layer 41 connected to the N + layer 35aa, a wiring layer 42 connected to the gate conductor layer 33b, and a wiring layer 43 connected to the N + layer 35ba are formed.
- the wiring layer 38 is connected to the source line SL, the wiring layer 39 is connected to the word line WL, the wiring layer 40 is connected to the bit line BL, the wiring layer 41 is connected to the source line S, the wiring layer 42 is connected to the gate line G, and the wiring layer 43 is connected to the drain line D.
- the polysilicon layer 29a is connected to the plate line (PL). As a result, a memory cell and an N-channel MOS transistor are formed on the connected P-layer substrates 20 and 21.
- the manufacturing method of the N-channel MOS transistor in the logic circuit region was explained in (b) of FIG. 7A to FIG. 7I.
- the P-channel MOS transistor is also formed on the P-layer substrate 21.
- the N + layers 35aa and 35ba in the N-channel MOS transistor become P + layers containing a large amount of acceptor impurities, and the material and thickness of the gate insulating layer 32b and the gate conductor layer 33b may be changed according to design requirements, but the basic structure is the same as that of the N-channel MOS transistor.
- the height of the bottom position of the pillar-shaped N layer corresponding to the P layer 25b in which the P-channel MOS transistor is formed is substantially on the Aa line, and the height of the top position is substantially on the C line. And the height of the bottom of the P-channel MOS transistor is substantially on the B line, the same as the bottom of the N-channel MOS transistor.
- the pillar-shaped N layer of the P-channel MOS transistor may be a P layer with a low acceptor concentration.
- a well structure may be used for electrical isolation from the N-channel MOS transistor.
- boundary position between the N + layer 2 and the P layer 3 may be higher or lower than the bottom surface position of the first gate conductor layer 6 in the vertical direction.
- the P layers 25a and 25b may be formed by depositing a layer of material that will become the first gate conductor layer 29a and insulating layers above and below it, and then drilling holes through these layers, and then forming the layers using selective crystallization epitaxial method, MILC (Metal Induced Lateral Crystallization) method (see, for example, Reference 11), or the like.
- the first gate conductor layer 29a may also be formed by etching the dummy gate material that was formed first, and then filling the resulting space with the first gate conductor layer 29a.
- the manufacturing method of this embodiment shown in FIGS. 7A to 7I has the following features.
- (1) The pillar-shaped P layer 25a including the upper part of the N + layer 22 of the memory cell and the pillar-shaped P layer 3A of the MOS transistor of the logic circuit are simultaneously etched by RIE, so that the bottom and top positions of the first and second semiconductor pillars can be made the same. This simplifies the process.
- (3) The MOS transistors of the memory cells formed in the upper part of the P layer 3 and the MOS transistors of the logic circuit formed in the upper part of the P layer 3A are formed at the same height in the vertical direction.
- the P-layer substrate 1 in FIG. 1 may be a semiconductor or insulating layer. It may also be a well layer. This also applies to the other embodiments shown in FIG. 2 to FIG. 7I.
- P + poly is used for the gate conductor layer 6 and N + poly is used for the gate conductor layer 10
- the work function of the gate conductor layer 6 is larger than that of the gate conductor layer 10
- it may be, for example, a combination of P + poly (5.15 eV)/W and TiN laminate (4.7 eV), P + poly (5.15 eV)/silicide and N + poly (4.05 eV), TaN (5.43 eV)/W and TiN laminate (4.7 eV), etc.
- the first gate conductor layer 6 and the second gate conductor layer 10 may be semiconductors, metals, or compounds thereof. This is also true for other embodiments.
- the vertical cross-sectional shape of the P layer 3 in FIG. 1 has been described as being rectangular, it may also be trapezoidal. This is the same in other embodiments.
- the horizontal cross-section of the P layer 3 may also be square or rectangular. This is the same in other embodiments.
- the N + layer 2 is shown in FIG. 1 as being connected to the adjacent memory cell, it may be located only at the bottom of the P layer 3. In this case, the N + layer is not connected to the control line CL. In this case, the memory can still operate normally. This is the same in the other embodiments.
- a conductor layer may be provided on a part or the entire surface of the N+ layer 2 on the periphery of the P layer 3 in a plan view. This is the same in other embodiments.
- the N + layer 35a connected to the source line SL of the memory cell shown in FIG. 7I may be shared by adjacent cells.
- the N + layer 35b connected to the bit line BL may be shared by adjacent cells. This allows for high integration of the memory area. This is the same in the other embodiments.
- first gate conductor layer 6 and the second gate conductor layer 10 may be divided into multiple parts and driven synchronously or asynchronously. This also ensures normal memory operation. This is the same for the other embodiments.
- a MOS transistor circuit isolated by an insulating layer may be provided under the N + layer 2. This is the same in the other embodiments.
- the columnar P layers 25a, 25b are formed by etching the P layers 23a, 23b using the mask material layers 24a, 24b as etching masks.
- a polysilicon layer that connects horizontally over the entire surface may be formed, holes may be made in this polysilicon layer, and oxide insulating layers 27a, 27b may be formed on the side surfaces of the polysilicon layer, after which the columnar P layers 25a, 25b may be formed, for example, by epitaxial crystal growth. This is the same in the other embodiments.
- the present invention allows for various embodiments and modifications without departing from the broad spirit and scope of the present invention.
- the above-described embodiments are intended to illustrate examples of the present invention, and do not limit the scope of the present invention.
- the above-described embodiments and modifications can be combined in any manner. Furthermore, even if some of the constituent elements of the above-described embodiments are omitted as necessary, they will still fall within the scope of the technical concept of the present invention.
Landscapes
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Abstract
P層基板1上に立つ柱状P層3の下方P層3aを囲んだ第1のゲート絶縁層5と第1のゲート導体層6と、P層3の上方P層3bを囲んだ第2ゲート絶縁層9と、第2のゲート導体層10と、P層3bの両端のN+層11a、11bと、を有するメモリセルと、同じP層基板1に繋がるP層基板1a上に立つ柱状P層3Aと、P層3Aの上方のP層3baを囲んだ第3のゲート絶縁層9aと、第3のゲート導体層10a、P層3baの両端のN+層11aa、11baと、を有するMOSトランジスタとにおいて、P層3とP層3Aの底部位置と、頂部の位置が垂直方向において実質的に同じA線とC線にあり、P層3bとP層3baの底部位置が実質的に同じB線にある。
Description
本発明は、メモリ素子を有した半導体装置に関する。
近年、LSI(Large Scale Integration)技術開発において、メモリ素子を用いた半導体装置の高集積化、高性能化、低消費電力化、高機能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM(Dynamic Random Access Memory、例えば、非特許文献2を参照)、抵抗変化素子を接続したPCM(Phase Change Memory、例えば、非特許文献3を参照)、RRAM(Resistive Random Access Memory、例えば、非特許文献4を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM(Magneto-resistive Random Access Memory、例えば、非特許文献5を参照)などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル(非特許文献6を参照)、キャリアをためる溝部とゲート電極を二つ有したDRAMメモリセル(非特許文献8を参照)などがある。しかし、キャパシタを持たないDRAMは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W. Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
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Martin M. Frank, "High-k/Metal Gate Innovations Enabling Continued CMOS Scaling" Proc.of the 41th European Solid-state Device Research Conference pp.50-58(2011)
H.Miyagawa etal."Metal-Assisted Solid―Phase Crystallization Process for Vertical Monocrystalline Si Channel in 3D Flash Memory", IEDM19 digest paper,pp.650-653 (2019)
メモリ装置においてキャパシタを無くした、1個のトランジス型のDRAM(ゲインセル)では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAMの実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと周辺ロジック回路のMOSトランジスタとを高密度に、且つ低コストに製造する必要がある。
上記の課題を解決するために、第1発明に係るメモリ素子を有した半導体装置は、
メモリ素子とMOSトランジスタとを含む半導体装置であって、
前記メモリ素子は、
基板上に、前記基板に対して、垂直方向に立つ第1の半導体柱と、
前記第1の半導体柱の底部に繋がる第1の不純物層と、
前記第1の半導体柱の下方を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の不純物層と前記第1のゲート導体層との間にある第1の絶縁層と、
前記第1のゲート導体層上にあり、且つ前記第1の半導体柱を囲んだ第2の絶縁層と、
垂直方向において、前記第1のゲート絶縁層より上方の前記第1の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第2のゲート絶縁層と、
前記第2のゲート絶縁層を覆った第2のゲート導体層と、
前記第2のゲート絶縁層で覆われていない部分の前記第1の半導体柱の水平方向における両端にある第2の不純物層と、第3の不純物層と有し、
前記2の不純物層と、前記3の不純物層と、前記1のゲート導体層と、前記2のゲート導体層に印加する電圧を制御して、前記第1の半導体柱の上部内に、前記第2の不純物層と前記第3の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第1のゲート絶縁層で囲まれた前記第1の半導体柱内に残存させる、メモリ書き込み動作と、
残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第2の不純物層と、前記第3の不純物層の一方もしくは両方から主に抜きとる、メモリ消去動作とを行い、
前記MOSトランジスタは、
前記基板上に、前記基板に対して、垂直方向に立つ第2の半導体柱と、
前記第2の半導体柱の下部を囲んで下から第3の絶縁層と、絶縁材料又は導体材料である中間材料層と、第4の絶縁層と、からなる第1の材料層とを有し、
垂直方向において、前記第1の材料層より上方の前記第2の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第3のゲート絶縁層と、前記第3のゲート絶縁層を覆った第3のゲート導体層と、
前記第3のゲート絶縁層で覆われていない部分の前記第2の半導体柱の水平方向における両端にある第3の不純物層と、第4の不純物層と有しており、
前記第1の半導体柱と、前記第2の半導体柱の底部と頂部が、垂直方向において実質的に同じ位置にある、
ことを特徴とする。
メモリ素子とMOSトランジスタとを含む半導体装置であって、
前記メモリ素子は、
基板上に、前記基板に対して、垂直方向に立つ第1の半導体柱と、
前記第1の半導体柱の底部に繋がる第1の不純物層と、
前記第1の半導体柱の下方を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の不純物層と前記第1のゲート導体層との間にある第1の絶縁層と、
前記第1のゲート導体層上にあり、且つ前記第1の半導体柱を囲んだ第2の絶縁層と、
垂直方向において、前記第1のゲート絶縁層より上方の前記第1の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第2のゲート絶縁層と、
前記第2のゲート絶縁層を覆った第2のゲート導体層と、
前記第2のゲート絶縁層で覆われていない部分の前記第1の半導体柱の水平方向における両端にある第2の不純物層と、第3の不純物層と有し、
前記2の不純物層と、前記3の不純物層と、前記1のゲート導体層と、前記2のゲート導体層に印加する電圧を制御して、前記第1の半導体柱の上部内に、前記第2の不純物層と前記第3の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第1のゲート絶縁層で囲まれた前記第1の半導体柱内に残存させる、メモリ書き込み動作と、
残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第2の不純物層と、前記第3の不純物層の一方もしくは両方から主に抜きとる、メモリ消去動作とを行い、
前記MOSトランジスタは、
前記基板上に、前記基板に対して、垂直方向に立つ第2の半導体柱と、
前記第2の半導体柱の下部を囲んで下から第3の絶縁層と、絶縁材料又は導体材料である中間材料層と、第4の絶縁層と、からなる第1の材料層とを有し、
垂直方向において、前記第1の材料層より上方の前記第2の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第3のゲート絶縁層と、前記第3のゲート絶縁層を覆った第3のゲート導体層と、
前記第3のゲート絶縁層で覆われていない部分の前記第2の半導体柱の水平方向における両端にある第3の不純物層と、第4の不純物層と有しており、
前記第1の半導体柱と、前記第2の半導体柱の底部と頂部が、垂直方向において実質的に同じ位置にある、
ことを特徴とする。
第2発明は、上記の第1発明において、前記第2の絶縁層の上面と、前記第1の材料層の上面の、垂直方向における位置が実質的に同じであることを特徴とする。
第3発明は、上記の第1発明において、前記中間材料層が絶縁材料よりなることを特徴とする。
第4発明は、上記の第1発明において、前記中間材料層が、前記第2の半導体柱の下方を囲んだ絶縁層と、前記絶縁層を囲んだ導体層よりなり、前記導体層に時間的に一定、又は変化する電圧が印加されることを特徴とする。
第5発明は、上記第4発明において、前記第2の半導体柱の底部に繋がる第5の不純物
第6発明は、上記の第1発明において、前記第1のゲート絶縁層と、前記第1の絶縁層とが同じ材料からなることを特徴とする。
第7発明は、上記の第1発明において、前記メモリ素子の、前記第1の半導体柱の上部と、前記第2のゲート絶縁層と、前記第2のゲート導体層と、前記第2の不純物層と、前記第3の不純物層、からなるトランジスタがプレナー型MOSトランジスタであり、前記MOSトランジスタもプレナー型MOSトランジスタであることを特徴とする。
第8発明は、上記の第1発明において、前記メモリ素子の、前記第1の半導体柱の上部と、前記第2のゲート絶縁層と、前記第2のゲート導体層と、前記第2の不純物層と、前記第3の不純物層、からなるトランジスタがフィン型MOSトランジスタであり、前記MOSトランジスタもフィン型MOSトランジスタであることを特徴とする。
第9発明は、上記の第1発明において、前記第1の不純物層が前記第1の半導体柱に隣接した他のメモリセルの半導体柱の底部に繋がっていることを特徴とする。
第10発明は、上記の第1発明において、前記第1の不純物層が前記第1の半導体柱に隣接した他のメモリセルの半導体柱の底部の不純物層から分離していることを特徴とする。
第11発明は、上記の第1発明において、前記第1のゲート導体層が垂直方向に2つ以上に分割されていることを特徴とする。
以下、本発明の一実施形態に係る、半導体素子を用いたメモリ装置と、その製造方法について、図面を参照しながら説明する。
図1を用いて、本実施形態に係るメモリセルの構造を説明する。図2を用いて、本実施形態に係るメモリセルの書き込みメカニズムを説明する。図3を用いて、本実施形態に係るメモリセルのデータ消去メカニズムを説明する。図4、図5、図6を用いて、同一基板上に形成した、本実施形態に係る同一基板上にあるメモリセルとロジック回路のMOSトランジスタ(MOS電界効果トランジスタ、以後MOSトランジスタと呼ぶ)の構造を説明する。そして、図7A~図7Iを用いて、図4で示した、同一基板上に形成した、本実施形態に係る、メモリセルとロジック回路のMOSトランジスタの製造方法を説明する。
図1に、本発明の実施形態に係る半導体素子を用いたメモリセルの垂直断面構造を示す。P層基板1(特許請求の範囲の「基板」の一例である)上にドナー不純物を含むN+層2(特許請求の範囲の「第1の不純物層」の一例である)がある(以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する。)。N+層2の上層と、アクセプタ不純物を含む柱状のP層3よりなる、平面視において矩形状であり、且つ垂直断面において柱状の第1の半導体柱(特許請求の範囲の「第1の半導体柱」の一例である)がある。平面視でのP層3の外周部のN+層2の上面を覆って第1の絶縁層4(特許請求の範囲の「第1の絶縁層」の一例である)がある。P層3を覆って第1のゲート絶縁層5(特許請求の範囲の「第1のゲート絶縁層」の一例である)がある。第1のゲート絶縁層5を囲んで第1のゲート導体層6(特許請求の範囲の「第1のゲート導体層」の一例である)がある。第1のゲート絶縁層5と第1のゲート導体層6上に第2の絶縁層8(特許請求の範囲の「第2の絶縁層」の一例である)がある。P層3は第1のゲート絶縁層5で覆われたP層3aと、その上部にあるP層3bより構成されている。P層3bの片側に高濃度のドナー不純物を含んだN+層11a(特許請求の範囲の「第2の不純物層」の一例である)がある。N+層11aの反対側の片側にN+層11b(特許請求の範囲の「第3の不純物層」の一例である)がある。P層3bを覆って第2のゲート絶縁層9(特許請求の範囲の「第2のゲート絶縁層」の一例である)がある。第2のゲート絶縁層9を覆って第2のゲート導体層10(特許請求の範囲の「第2のゲート導体層」の一例である)がある。第2のゲート導体層10の仕事関数は第1のゲート導体層6の仕事関数よりも低いことが望ましい。
そして、N+層11aはソース線SLに、N+層11bはビット線BLに、ゲート導体層10はワード線WLに、ゲート導体層6はプレート線PLに、N+層2は制御線CDCに、それぞれ接続している。ソース線SL、ビット線BL、プレート線PL、ワード線WLの電位を操作することで、メモリ動作をさせる。実際のメモリ装置では、上述のメモリセルがP層基板1上に2次元状に多数配置されている。
なお、図1でP層基板1はP型の半導体としたが、P層基板1内に不純物濃度分布が存在してもよい。また、N+層2、P層3内に不純物濃度分布が存在してもよい。また、P層3a、3bは異なる不純物の濃度を設定してもよい。
また、N+層11aとN+層11bを、正孔が多数キャリアであるP+層(以下、アクセプタ不純物を高濃度で含む半導体領域を「P+層」と称する)で形成して、書き込みのキャリアを電子にしてメモリを動作させてもよい。この場合、第1のゲート導体層6の仕事関数は第2のゲート導体層10の仕事関数よりも低い材料を用いることが望ましい。
また、図1でP層基板1にPウェル構造、又はSOI(Silicon On Insulator)基板などを用いてもよい。
また、図1における絶縁層4は第1のゲート絶縁層5と一体のものとして形成してもよい。
また、第1のゲート導体層6、第2のゲート導体層10は、金属、合金、高濃度にドープされた半導体層などの導体層であってもよい。また、第1のゲート導体層6、第2のゲート導体層10は、複数の導体層より構成されていてもよい。
図2を参照して、本発明の実施形態に係るメモリセルの書き込み動作を説明する。例えば、プレート線PLに接続される第1のゲート導体層6にアクセプタ不純物を高濃度で含むポリSi(以下、アクセプタ不純物を高濃度で含むポリSiを「P+ポリ」と称する。)を使用する。WLに接続される第2のゲート導体層10にドナー不純物を高濃度で含むポリSi(以下、ドナー不純物を高濃度で含むポリSiを「N+ポリ」と称する。)を使用する。図2(a)に示すように、このメモリセルの中のMOSトランジスタはソースとなるN+層11a、ドレインとなるN+層11b、ゲート絶縁層となる第2のゲート絶縁層9、ゲートとなる第2のゲート導体層10、チャネルとなるP層3bを構成要素として動作する。例えば、P層基板1に例えば0Vを印加し,ソース線SLの接続されたN+層11aに0Vを入力し、ビット線BLの接続されたN+層11bに例えば3Vを入力し、プレート線PLの接続された第1のゲート導体層6に0Vを、ワード線WLの接続された第2のゲート導体層10に1.5Vを入力する。ゲート導体層10の下にあるゲート絶縁層9の直下のP層3bに一部反転層12が形成されて、ピンチオフ点13が存在する。この場合、第2のゲート導体層10を有するMOSトランジスタは飽和領域で動作する。
この結果、第2のゲート導体層10を有するMOSトランジスタの中でピンチオフ点13とN+層11bの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線SLの接続されたN+層11aからビット線BLの接続されたN+層11bに向かって加速された電子がSi格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔14aはその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散していく。また、生成された電子の一部はゲート導体層10に流れるが、大半はビット線BLに接続されたN+層11bに流れる。なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク(GIDL)電流を流して正孔群14aを生成してもよい(例えば非特許文献7を参照)。
図2(b)には書き込み直後にワード線WL、ビット線BL、プレート線PL、ソース線SLが0VになったときのP層3aに蓄積された正孔群14bを示す。初期において、生成された正孔濃度はP層3bの領域で高濃度となり、その濃度の勾配によってP層3aの方へ拡散によって移動する。さらに、第1のゲート導体層6にN+ポリよりも仕事関数の高いP+ポリを用いるために、正孔群14bはP層3aの第1のゲート絶縁層5の近傍により高濃度に蓄積される。この結果、P層3aの正孔濃度はP層3bの正孔濃度に比較して高濃度となる。P層3aとP層3bとが電気的につながっているために実質的にゲート導体層10を持つMOSトランジスタの基板であるP層3aを正バイアスに充電する。また、正孔群14bはN+層11a、11b、又はN+層2の方に移動し、電子と徐々に再結合するものの、第2のゲート導体層10をもつMOSトランジスタのしきい値電圧は、P層3aに蓄積される正孔群14bによる正の基板バイアス効果によって、低くなる。これにより、図2(c)に示すように、ワード線WLの接続された第2のゲート導体層10をもつMOSトランジスタのしきい値電圧は低くなる。この書込み状態を論理記憶データ“1”に割り当てる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
また、図2では第1のゲート導体層6と第2のゲート導体層10の組み合わせとしてP+ポリ(仕事関数 5.15eV)とN+ポリ(仕事関数 4.05eV)の組み合わせを例として示したが、これはNi(仕事関数 5.2eV)とN+ポリ、NiとW(仕事関数 4.52eV)、NiとTaN(仕事関数 4.0eV)/W/TiN(仕事関数 4.7eV)など金属、金属の窒化物、もしくはその合金(シリサイドを含む)の積層構造であってもよい。また、第1のゲート導体層6と第2のゲート導体層10とを同じ導体層で形成して、駆動電圧を変えて、上記書き込み動作を行ってもよい。例えば、データ保持時に上記のような状態は同じ仕事関数の第1のゲート導体層6と第2のゲート導体層10を用いて、ビット線BL、ワード線WL、ソース線SLに0V、プレー線PLにー0.5Vを印加することでも同様な効果を得ることができる。
次に、図3を用いて消去動作メカニズムを説明する。図3(a)に消去動作前に、前のサイクルでインパクトイオン化により生成され、蓄積された正孔群14bが主にP層3aに蓄えられた直後の状態を示している。図3(b)に示すように、消去動作時には、ソース線SLの電圧を、負電圧VERAを印加する。また、プレート線PLの電圧を2Vにする。ここで、VERAは、例えば、-0.5Vである。その結果、P層3aの初期電位の値に関係なく、ソース線SLが接続されているソースとなるN+層11aとP層3bとのPN接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、主にP層3aに蓄えられていた正孔群14bが、ソース線に接続されているN+層11aに移動する。また、プレート線PLの電圧を2Vに印加した結果、第1のゲート絶縁層5とP層3aの界面に反転層16が形成され、N+層2と接触する。そのためにP層3aに蓄積された正孔14bはP層3aからN+層2や反転層16に流れ、電子と再結合する。その結果、P層3aの正孔濃度は時間とともに低くなり、MOSFETのしきい値電圧は、“1”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図3(c)に示すように、このワード線WLが接続されたゲート導体層10をもつMOSFETは初期のしきい値に戻る。このメモリの消去状態は論理記憶データ“0”となる。このデータ消去時において、データ消去動作を確実に行うため、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させる。
また、データの消去時にプレート線PLに、例えば2Vをかければ反転層16によってN+層11aと、N+層11bと、N+層2とが電気的に接続でき、データの消去時間を短縮できる。この場合、第1の絶縁層4および、第2の絶縁層8の膜厚を第1のゲート絶縁層5と同程度の膜厚にするのが望ましい。
なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記では第1のゲート導体層6を2Vにバイアスした例を説明したが、消去時に、例えばビット線BLに0.2V、ソース線SLに0V、第1と第2のゲート導体層6、10に2Vでバイアスすれば、P層3aと第1のゲート絶縁層5の界面、およびP層3bと第2のゲート絶縁層9の界面に電子が多数キャリアである反転層を形成することができる。これにより、電子と正孔の再結合面積を増やすことができ、さらにビット線BLとソース線SLの間に電子を多数キャリアとする電流を流すことでさらに積極的に消去時間を短くすることもできる。
本実施形態の構造と、動作メカニズムによれば、以下の特徴がある。
(1) ワード線WLの接続された第2のゲート導体層10をもつMOSトランジスタのP層3bは、P層3aに電気的に接続されているので、発生された正孔群14aを蓄積できる容量を、P層3aの体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、P層3aの深さを深くすればよい。これにより、記憶データの保持特性の向上が図られる。
(2) また、信号である正孔群14bが主に蓄積されているP層3aの体積に比べて、電子と再結合することに関与するN+層2、N+層11a、N+層11bが接触する面積を意図的に小さくできる。これにより、信号電荷である正孔14bの電子との再結合を抑制でき、蓄積された正孔群14bの保持時間を長くできる。
(3) さらに、第1のゲート導体層6にP+ポリを使用しているために蓄積されている正孔14bは第1のゲート絶縁層5に接したP層3aの界面近くに蓄積される。これにより、電子と正孔の再結合のもととなるPN接合部分であるN+層11a、N+層11bとP層3bの接触部分から離れた箇所に正孔群14bを蓄積でき、これにより安定した正孔群14bの蓄積ができる。これにより、このメモリ素子として基板バイアスの効果があがり、記憶を保持する時間が長くなり、“1”書き込みの動作電圧マージンが広がる。図3で示したように、データ消去動作では、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させた。これにより、論理情報データ“0”の安定した状態を短い時間で供与できる。これにより、メモリ素子の動作速度が向上する。
(1) ワード線WLの接続された第2のゲート導体層10をもつMOSトランジスタのP層3bは、P層3aに電気的に接続されているので、発生された正孔群14aを蓄積できる容量を、P層3aの体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、P層3aの深さを深くすればよい。これにより、記憶データの保持特性の向上が図られる。
(2) また、信号である正孔群14bが主に蓄積されているP層3aの体積に比べて、電子と再結合することに関与するN+層2、N+層11a、N+層11bが接触する面積を意図的に小さくできる。これにより、信号電荷である正孔14bの電子との再結合を抑制でき、蓄積された正孔群14bの保持時間を長くできる。
(3) さらに、第1のゲート導体層6にP+ポリを使用しているために蓄積されている正孔14bは第1のゲート絶縁層5に接したP層3aの界面近くに蓄積される。これにより、電子と正孔の再結合のもととなるPN接合部分であるN+層11a、N+層11bとP層3bの接触部分から離れた箇所に正孔群14bを蓄積でき、これにより安定した正孔群14bの蓄積ができる。これにより、このメモリ素子として基板バイアスの効果があがり、記憶を保持する時間が長くなり、“1”書き込みの動作電圧マージンが広がる。図3で示したように、データ消去動作では、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させた。これにより、論理情報データ“0”の安定した状態を短い時間で供与できる。これにより、メモリ素子の動作速度が向上する。
(4) 本実施形態によれば、P層3aは、P層基板1、N+層2と電気的に接続されている。更に、P層3aの電位はゲート導体層6に印加する電圧により制御できる。これにより、書き込み動作においても、消去動作においても、例えば、SOI構造のようにMOSFET動作中に基板バイアスがフローティング状態で不安定になったり、第2のゲート絶縁層9の下の半導体部分が完全に空乏化したりすることがない。このために、MOSトランジスタのしきい値、駆動電流などが動作状況に左右されにくい。したがってMOSトランジスタの特性は、P層3bの厚さ、不純物の種類、不純物濃度、プロファイル、P層3の不純物濃度、プロファイル、ゲート絶縁層9の厚さ、材料、第2のゲート導体層10、第1のゲート導体層6の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、MOSトランジスタの下は完全空乏化せずに、空乏層がP層3bの深さ方向に広がるので、キャパシタを持たないDRAMの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればメモリとしての動作電圧のマージンを広く設計できる。
(5) また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である(例えば、非特許文献9)。つまり、現象としては、“1”を書いたセルがほかのセル動作によって“0”になったり、“0”を書いたセルがほかのセル動作によって“1”になったりすることをいう(これ以降、この誤動作による現象をディスターブ不良と表記する)。本実施形態によれば、元来“1”がデータ情報として書かれている場合に、蓄積されている正孔群14bの量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、P層3aの深さを調節することで増加でき、従来のメモリでディスターブ不良の起きる条件でも、MOSFETのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“0”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにP層3aに拡散していくので、同じくP層3aの深さを深くすれば、P層3aとP層3b全体の正孔濃度の変化率は小さく、この場合もMOSトランジスタのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態によれば、メモリのディスターブ不良に強い構造になっている。
(6) 本メモリセルを平面視で見ると、1つのメモリセル領域は第2のゲート絶縁層9、第2のゲート導体層10、P層3b、N+層11a、11bよりなる1個のMOSトランジスタとなる。即ち、信号電荷である正孔14bを保持する第1のゲート導体層6,第1のゲート絶縁層5、P層3a、N+層11aよりなる信号蓄積部は、メモリセル面積を増加させない。これにより、メモリセルの高集積化が図られる。
(6) 本メモリセルを平面視で見ると、1つのメモリセル領域は第2のゲート絶縁層9、第2のゲート導体層10、P層3b、N+層11a、11bよりなる1個のMOSトランジスタとなる。即ち、信号電荷である正孔14bを保持する第1のゲート導体層6,第1のゲート絶縁層5、P層3a、N+層11aよりなる信号蓄積部は、メモリセル面積を増加させない。これにより、メモリセルの高集積化が図られる。
図4を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のMOSトランジスタの構造を説明する。(a)はメモリセルの断面構造を示す。(b)はメモリセルと同じ基板上に形成したロジック回路のMOSトランジスタの断面構造を示す。なお、図4において、図1と同じ構成部分には同じ符号を付してある。
図4(a)に示すメモリセル構造は図1と同じである。図4(b)に示すように、P層基板1(特許請求の範囲の「基板」の一例である)に繋がったP層基板1a上に垂直方向に立つ、平面視において矩形状であり、且つ垂直断面において柱状のP層3A(特許請求の範囲の「第2の半導体柱」の一例である)がある。P層3Aの外周部のP層基板1a上に絶縁層4a(特許請求の範囲の「第3の絶縁層」の一例である)がある。P層3Aの下部のP層3aaの周囲を覆って絶縁層5aと絶縁層13(特許請求の範囲の「中間材料層」の一例である)がある。絶縁層5a、13上に絶縁層8a(特許請求の範囲の「第4の絶縁層」の一例である)がある。P層3Aの上部のP層3baの上表面を覆って第3のゲート絶縁層9a(特許請求の範囲の「第3のゲート絶縁層」の一例である)がある。第3のゲート絶縁層9aを覆って第3のゲート導体層10a(特許請求の範囲の「第3のゲート絶縁層」の一例である)がある。P層3baの両端にN+層11aa(特許請求の範囲の「第3の不純物層」の一例である)、11ba(特許請求の範囲の「第4の不純物層」の一例である)がある。そして、第3のゲート導体層10aはゲート線Gに繋がり、N+層11aaはソース線Sに繋がり、N+層11baはドレイン線Dに繋がっている。なお、絶縁層4a、5a、8a、13は別々の材料、または絶縁層4aと絶縁層5aが同一の材料から形成された層、または絶縁層13が導体層から形成されていてもよい。このように絶縁層4a、5a、8a、13よりなる材料層(特許請求の範囲の「第1の材料層」の一例である)は、導体材料を含む、又は含まない形態をとることが出来る。
そして、P層基板1aは、P層基板1に繋がり、その上面位置がN+層2の上面位置(図中のA線)と実質的に一致している。絶縁層8の上面位置は絶縁層8aの上面位置(図中のB線)と実質的に一致している。そして、P層3bの上面位置はP層3baの上面位置(図中のC線)と実質的に一致している。これは、P層3の上面位置はP層3Aの上面位置(図中のC線)と実質的に一致していることによる。
図4(a)のメモリセルと、図4(b)のMOSトランジスタとの構造上の違いは、
(1)メモリセルにおけるN+層2がロジック回路のMOSトランジスタにはない。
(2)メモリセルにおける第1のゲート導体層6がMOSトランジスタでは絶縁層13である。
メモリセルのP層3b、N+層11a、11b、第2のゲート絶縁層9、第2のゲート導体層10よりなるMOSトランジスタと、ロジック回路のP層3ba、N+層11aa、11ba、第3のゲート絶縁層9a、第3のゲート導体層10aよりなるMOSトランジスタとの構造は上記を除いて実質的に同じである。
(1)メモリセルにおけるN+層2がロジック回路のMOSトランジスタにはない。
(2)メモリセルにおける第1のゲート導体層6がMOSトランジスタでは絶縁層13である。
メモリセルのP層3b、N+層11a、11b、第2のゲート絶縁層9、第2のゲート導体層10よりなるMOSトランジスタと、ロジック回路のP層3ba、N+層11aa、11ba、第3のゲート絶縁層9a、第3のゲート導体層10aよりなるMOSトランジスタとの構造は上記を除いて実質的に同じである。
なお、図4の(a)と(b)のMOSトランジスタは、両者が同じプレナー型、またはフィン(Fin)型で形成される。また、図4の(a)と(b)のMOSトランジスタの一方、または両者がU字チャネル断面形状のMOSトランジスタであってもよい。この場合、N+層11a、11b、11aa、11baに対応するN+層はU字形状チャネルの両端に接続して形成される。メモリとロジック回路におけるMOSトランジスタの構造パラメータは異なってもよいが、基本構造は実質的に同じになる。また、ロジック回路の領域にはCMOS回路として、NチャネルMOSトランジスタと共にPチャネルMOSトランジスタがP層基板1に繋がる同一基板上に形成される。この場合、N+層11aa、11baがP+層になり、他に設計要求により構造寸法、不純物濃度、N層ウェル層の形成、NチャネルMOSトランジスタとの分離領域などが変わるが、垂直方向におけるP層3a、3bbの上下位置(図中のA線、C線)と、MOSトランジスタの底部位置(図中のB線)の関係はNチャネルMOSトランジスタと実質的に同じになる。また、図4(a)において、N+層2とP層基板1の間にP層基板1よりアクセプタ不純物濃度の低いP-ウェル層があってもよい。
本実施形態のメモリセルとロジック回路のMOSトランジスタには下記の特徴がある。
(1) メモリセルの一部N+層2の上部を含んだ柱状のP層3の底部位置と、ロジック回路のMOSトランジスタの柱状のP層3Aの底部位置(図中のA線)とを同じにして、更にメモリセルのP層3bとチャネルにしたMOSトランジスタと、ロジック領域のP層3baをチャネルにしたMOSトランジスタとが、垂直方向において、同じ高さに形成される。これは、柱状のP層3a、3aaと、メモリセルとロジック回路のMOSトランジスタの製造工程の簡易化に寄与する。
(2) メモリセルの信号電荷である正孔群14bを蓄積するP層3aを、ロジック領域のMOSトランジスタの製造に対して特別の工程を追加することなしに形成できる。これにより、メモリセルとロジック回路を含んだメモリ装置の製造の簡易化が図られる。
(1) メモリセルの一部N+層2の上部を含んだ柱状のP層3の底部位置と、ロジック回路のMOSトランジスタの柱状のP層3Aの底部位置(図中のA線)とを同じにして、更にメモリセルのP層3bとチャネルにしたMOSトランジスタと、ロジック領域のP層3baをチャネルにしたMOSトランジスタとが、垂直方向において、同じ高さに形成される。これは、柱状のP層3a、3aaと、メモリセルとロジック回路のMOSトランジスタの製造工程の簡易化に寄与する。
(2) メモリセルの信号電荷である正孔群14bを蓄積するP層3aを、ロジック領域のMOSトランジスタの製造に対して特別の工程を追加することなしに形成できる。これにより、メモリセルとロジック回路を含んだメモリ装置の製造の簡易化が図られる。
図5を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のMOSトランジスタの構造を説明する。(a)はメモリセルの断面構造を示す。(b)図はメモリセルと同じ基板上に形成したロジック回路のMOSトランジスタの断面構造を示す。なお、図5において、図4と同じ構成部分には同じ符号を付してある。
図5(a)に示すメモリセルの断面構造は図4(a)に示したものと同じである。そして、図5(b)に示すロジック回路のMOSトランジスタでは、図4(b)における絶縁層4a、5a、8a、13が、一つの絶縁層19で形成されている。メモリセルでは、導体層である第1のゲート導体層6の上下に絶縁層4、8が必要であった。これに対して、ロジック回路のMOSトランジスタでは第1のゲート導体層6に対応する部分が絶縁層となるので、P層3aaを囲んで一つの絶縁層19で形成されてもよい。
なお、絶縁層19の形成は、図4(b)の絶縁層4a、5a、8a、13の内の少なくとも2つ以上を同時に形成してもよい。例えば、絶縁層5aを残して、絶縁層4a、13、8aを同時に形成してもよい。また、絶縁層4a、5aを同時に形成してもよい。この場合、絶縁層4、4a、5、5aが同時に形成される。また、絶縁層13、8aを同時に形成してもよい。
図6を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のMOSトランジスタの構造を説明する。(a)はメモリセルの断面構造を示す。(b)はメモリセルと同じ基板上に形成したロジック回路のMOSトランジスタの断面構造を示す。なお、図6において、図4又は図5と同じ構成部分には同じ符号を付してある。
図6(a)に示すメモリセルの断面構造は図4(a)に示したものと同じである。そして、図6(b)に示すロジック回路のMOSトランジスタの基本構造は図6(a)と同じである。ただ、図6(a)では第1のゲート導体層6はプレート線PLに接続し、N+層2は制御線CDCに接続させる。これに対し、図6(b)ではバックゲート導体層6aはバックゲート線BGLに接続し、一方、図6(b)ではN+層2aは制御線CDCaに接続させる。バックゲート線BGLに印加する電圧を制御して、P層3aaの電圧を制御する。これによって、P層3aa上にあるP層3ba、第3のゲート絶縁層9a、第3のゲート導体層10a、N+層11aa、11baよりなるMOSトランジスタの閾値電圧を変化させる。これにより、ロジック回路にある複数のMOSトランジスタの、それぞれの閾値電圧をバックゲート線BGLに印加する電圧を変えて任意に設定できる。なお、図6(b)において、N+層2aを設けなくてもよい。この場合、制御線BGLに印加する電圧をP層3aa全体が空乏化する条件で駆動する必要がある。このためにはP層3aaのアクセプタ不純物濃度をP層3baのアクセプタ不純物濃度より小さくしてもよい。
実際のロジック回路では、複数の閾値電圧を持つMOSトランジスタが形成される。この閾値電圧の変化は、例えば第3のゲート導体層10aに異なる仕事関数の金属層を用いる方法、又はP層3baの不純物濃度を変えるなどにより行う。これに対して、本実施形態ではバックゲート線BGLに印加する電圧を変えるだけで、この閾値電圧を設定することが出来る。且つ、メモリセルと、ロジック回路のMOSトランジスタの基本構造は同じである。これにより、製造方法の簡易化が図られ、メモリ装置の低価格化につながる。更に、バックゲート導体層6aを動作期間によって変化させることによって、例えば回路消費電力の低減が図られる。
図7A~図7Iを用いて、同一基板上にメモリセルとロジック回路のMOSトランジスタを形成する工程を説明する。なお、これらの各図において、(a)のメモリセル領域と(b)のMOSトランジスタ領域の水平方向における両者の距離や位置関係は任意であるが、高さ方向の位置関係は、図示の通りである。
図7Aに示すように、(a)のメモリセル領域ではP層基板20の上層にN+層22を形成する。(b)に示すロジック回路領域では、P層基板21は(a)に示すP層基板20と繋がり、且つ表面位置がN+層22の上面位置のA’線で一致しているP層基板21がある。N+層22はP層基板20へのイオン注入、プラズマ不純物ドーピング、エピタキシャル結晶成長法などを用いて形成する。エピタキシャル結晶成長法では、P層20を所定の深さエッチングして、その後、ドナー不純物を含んだ半導体層のエピタキシャル結晶成長、そしてメモリ領域とロジック領域の表面位置を同じくするための、表面CMP(Chemical Mechanical Polishing)するなどの工程を行う。
次に、図7Bに示すように、N+層22上とP層21上に、例えばエピタキシャル結晶成長法により、同時にP層23a、23bを形成する。そして、P層23a上にマスク材料層24aを、P層23b上にマスク材料層24bを形成する。
次に、図7Cに示すように、マスク材料層24a、24bをマスクにして、例えばRIE(Reactive Ion Etching)法によりP層23a、23bを、エッチング底部の位置がA線になるようにエッチングして、平面視において矩形状であり、垂直断面において柱状のP層25a、25bを形成する。メモリセル領域では、そのエッチング底部がN+層22aの上部になるようにエッチングする。これにより、メモリ領域でのP層25aの外周部とロジック回路領域でのP層25bの外周部との表面位置が実質的にA線の高さで同じになる。そして、P層25aとP層25bの頂部上面位置が実質的にC線の高さで同じになる。実際のRIEエッチングではN+層22aとP層21とのRIEエッチングでは不純物濃度の違い、またP層25a、25bの立っている場所の違いなどによりエッチング速度に僅かな差が生じる。これによって、メモリ領域でのP層25aの外周部とロジック回路領域でのP層25bの外周部との表面位置は僅かな差が生じるが、実質的にA線の高さで同じになる。同じく、P層25aとP層25bとの頂部位置も、実質的にC線の高さで同じになる。
次に、図7Dに示すように、P層25aの表層、N+層22の表層を酸化して酸化絶縁層27aを形成し、同時に柱状のP層25bの表層、P層基板21の表層を酸化して酸化絶縁層27bを形成する。酸化絶縁層27a、27bは例えばALD(Atomic Layer Deposition)などの他の方法で形成してもよい。また、P層25a、25bの外周部と、側面とは図4で示したように、互いに分かれた絶縁層4、絶縁層4aと、第1のゲート絶縁層5,絶縁層5aとを別々に形成してもよい。
次に、図7Eに示すように、柱状のP層25a、25bを覆った部分の酸化絶縁層27a、27bの下方を囲んで、例えばドナー又はアクセプタ不純物を多く含んだポリSi層29a、29bを形成する。そして、ポリSi層29a、29b上に、同時に絶縁層30a、30bを形成する。これにより、絶縁層30a、30bの表面位置はB線の高さで、実質的に同じになる。絶縁層30a、30bはポリSi層29a、29bを酸化するなど他の方法で形成してもよい。
次に、図7Fに示すように、ロジック回路領域のポリSi層29bを除去する。そして、この除去した空間に、例えばCVD(Chemical Vapor Deposition)法により例えばSiO2などの絶縁層32を形成する。この絶縁層32はSiO2以外の他の絶縁材料層で形成してもよい。
次に、図7Gに示すように、露出している酸化絶縁層27a、27bをエッチングして、酸化絶縁層27aa、27baを形成する。マスク材料層24a、24bを除去する。P層25a、25bの頂部の上面、又は露出した上面と側面とを覆って第2のゲート絶縁層32a、第3のゲート絶縁層32bを形成する。そして、第2のゲート絶縁層32aを覆った第2のゲート導体層33aと、第3のゲート絶縁層32bを覆った第3のゲート導体層33bとを形成する。なお、第2のゲート導体層33a、第3のゲート導体層33bは、例えばGate-first法、又はGate-last法などの方法で形成してもよい(例えば、非特許文献10を参照)。
次に、図7Hに示すように、P層25aの頂部の両端にあり、且つ絶縁層30a上にN+層35a、35bを形成する。同じくP層25bの頂部の両端にあり、且つ絶縁層30b上にN+層35aa、35baを形成する。なお、P層25aとN+層35a、35bとの間、そしてP層25bとN+層35aa、35baとの間に、LDD(Lightly-Doped Drain)領域を形成してもよい。
次に、図7Iに示すように、全体を絶縁層37、37aで覆う。そして、N+層35aに繋がる配線層38と、ゲート導体層33aに繋がる配線層39と、N+層35bに繋がる配線層40と、N+層35aaに繋がる配線層41と、ゲート導体層33bに繋がる配線層42と、N+層35baに繋がる配線層43と、を形成する。配線層38はソース線SLに繋がり、配線層39はワード線WLに繋がり、配線層40はビット線BLに繋がり、配線層41はソース配線Sに繋がり、配線層42はゲート線Gに繋がり、配線層43はドレイン線Dに繋がっている。ポリSi層29aはプレート線(PL)に接続している。これによって、繋がったP層基板20、21上にメモリセルとNチャネルMOSトランジスタが形成される。
なお、図7A~図7Iの(b)ではロジック回路領域のNチャネルMOSトランジスタの製造方法を説明した。実際のロジック回路領域ではP層基板21上にPチャネルMOSトランジスタも形成される。このPチャネルMOSトランジスタは、NチャネルMOSトランジスタでのN+層35aa、35baがアクセプタ不純物を多く含むP+層になり、設計要求によってゲート絶縁層32b、ゲート導体層33bの材料、厚さなどが変えられる場合があるが、基本構造はNチャネルMOSトランジスタと同じである。PチャネルMOSトランジスタが形成されるP層25bに対応する柱状のN層の底部位置の高さは実質的的にAa線にあり、頂部位置の高さは実質的的にC線にある。そして、PチャネルMOSトランジスタの底部の高さはNチャネルMOSトランジスタの底部と同じく実質的にB線にある。また、PチャネルMOSトランジスタの柱状N層は、アクセプタ濃度の低いP層を用いてもよい。また、NチャネルMOSトランジスタとの電気的分離のため、ウェル構造を用いてもよい。
また、N+層2とP層3との境界位置は、垂直方向において、第1のゲート導体層6の底面位置より高くてもよく、または低くてもよい。
また、P層25a、25bの形成は、層状に第1のゲート導体層29aとなる材料層、この上下の絶縁層を堆積した後に、これらの層を貫通する孔を開け、そして選択結晶エピタキシャル法、MILC(Metal Induced Lateral Crystallization)法(例えば、参考文献11を参照)などにより形成してもよい。また、第1のゲート導体層29aは最初に形成したダミーゲート材料をエッチングした後に、出来た空間に第1のゲート導体層29aを埋め込んで形成してもよい。
図7A~図7Iに示した本実施形態の製造方法では下記の特徴を有する。
(1) メモリセルの一部N+層22の上部を含んだ柱状のP層25aとロジック回路のMOSトランジスタの柱状のP層3Aを、同時にRIE法によりエッチングすることにより、第1の半導体柱と第2の半導体柱の底面と頂部位置を同じにして形成できる。これにより工程の簡略化が図られる。
(2) メモリセルの第1のゲート導体層29aと、ロジック回路の絶縁層32の形成工程を除いて、第1のゲート導体層29aと、ロジック回路の絶縁層32の形成の前後の工程を同じにできる。これにより工程の簡略化が図られる。
(3) P層3の上部に形成したメモリセルのMOSトランジスタと、P層3Aの上部に形成したロジック回路のMOSトランジスタは、垂直方向において同じ高さに形成される。
(1) メモリセルの一部N+層22の上部を含んだ柱状のP層25aとロジック回路のMOSトランジスタの柱状のP層3Aを、同時にRIE法によりエッチングすることにより、第1の半導体柱と第2の半導体柱の底面と頂部位置を同じにして形成できる。これにより工程の簡略化が図られる。
(2) メモリセルの第1のゲート導体層29aと、ロジック回路の絶縁層32の形成工程を除いて、第1のゲート導体層29aと、ロジック回路の絶縁層32の形成の前後の工程を同じにできる。これにより工程の簡略化が図られる。
(3) P層3の上部に形成したメモリセルのMOSトランジスタと、P層3Aの上部に形成したロジック回路のMOSトランジスタは、垂直方向において同じ高さに形成される。
なお、図1のP層基板1は半導体でも絶縁層でもよい。またはウェル層であってもよい。このことは、図2~図7Iに示した他の実施例についても同様である。
また、図1では、ゲート導体層6にP+ポリ、ゲート導体層10にN+ポリを用いた例を説明したが、ゲート導体層6の仕事関数がゲート導体層10の仕事関数よりも大きければ、例えば、P+ポリ(5.15eV)/WとTiNの積層(4.7eV)、P+ポリ(5.15eV)/シリサイドとN+ポリ(4.05eV)の積層、TaN(5.43eV)/WとTiNの積層(4.7eV)などの組み合わせであってもよい。また、P層3にN型半導体を使用した場合には、第1のゲート導体層6の仕事関数が第2のゲート導体層10の仕事関数よりも小さければ、例えば、N+ポリをゲート導体層22に、ゲート導体層10にP+ポリを用いれば、同様の効果が得られる。なお第1のゲート導体層6、第2のゲート導体層10は半導体であっても金属であっても、その化合物であってもよい。このことは、他の実施例においても同様である。
また、図1のP層3の垂直断面形状は矩形状を用いて説明したが、台形状の形であってもよい。これは他の実施形態においても同じである。また、P層3の水平断面は正方形状、又は長方形状であってもよい。このことは、他の実施例においても同様である。
また、図1ではN+層2は隣接のメモリセルまで繋がっているように描いているが、P層3の底部のみにあってもよい。この場合、N+層は制御線CLには接続されない。この場合も、正常なメモリ動作を行うことができる。このことは、他の実施例においても同様である。
また、図1で示したN+層2が隣接のメモリセルまで繋がって、制御線CDCに繋げている場合、平面視において、P層3の外周部のN+層2の一部、又は全面に導体層を設けてもよい。このことは、他の実施例においても同様である。
また、図7Iに示したメモリセルのソース線SLに繋がるN+層35aが隣同士のセルで共有されていてもよい。また、ビット線BLに繋がるN+層35bが隣同士のセルで共有されていてもよい。これによって、メモリ領域の高集積化が図られる。このことは、他の実施例においても同様である。
また、図1において、第1のゲート導体層6、第2のゲート導体層10を複数に分割して、同期、又は非同期で駆動するようにしてもよい。これによっても、正常なメモリ動作がなされる。このことは、他の実施例においても同様である。
なお、図1におけるP層基板1はSOI(Silicon On Insulator)基板、又はウェル構造などの基板を用いてもよい。また、N+層2の下に、絶縁層で分離されたMOSトランジスタ回路が設けられてもよい。このことは、他の実施例においても同様である。
図7Aから図7Iにおいて、柱状P層25a、25bは、マスク材料層24a、24bをエッチングマスクにしてP層23a、23bをエッチングして形成した。これに対して、例えば、全面に水平方向に繋がるポリSi層を形成し、このポリSi層に空孔を開け、その側面に酸化絶縁層27a、27bを形成した後、柱状P層25a、25bを、例えばエピタキシャル結晶成長法により形成してもよい。このことは、他の実施例においても同様である。
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、メモリ素子を有した半導体装置を用いれば高性能で、且つ低コストの半導体装置を供与することができる。
1、1a、20、21:P層基板
2、11a、11b、11aa、11ba、22、35a、35b、35aa、35ba:N+層
3、3a、3b、3A、3aa、3ba、23a、23b、25a、25b:P層
4:第1の絶縁層
4a、5a、8a、19、30a、30b、32、37:絶縁層
5:第1のゲート絶縁層
6:第1のゲート導体層
6a:バックゲート導体層
8:第2の絶縁層
9:第2のゲート絶縁層
9a:第3のゲート絶縁層
10:第2のゲート導体層
10a:第3のゲート導体層
2、11a、11b、11aa、11ba:N+層
12:反転層
13:ピンチオフ点
14a、14b:正孔群
16:反転層
24a、24b:マスク材料層
27a、27b:酸化絶縁層
29a、29b:ポリSi層
38、39,40、41、42、43:配線層
SL:ソース線
WL:ワード線
BL:ビット線
PL:プレート線
BGL:バックゲート線
S:ソース配線
G:ゲート線
D:ドレイン線
2、11a、11b、11aa、11ba、22、35a、35b、35aa、35ba:N+層
3、3a、3b、3A、3aa、3ba、23a、23b、25a、25b:P層
4:第1の絶縁層
4a、5a、8a、19、30a、30b、32、37:絶縁層
5:第1のゲート絶縁層
6:第1のゲート導体層
6a:バックゲート導体層
8:第2の絶縁層
9:第2のゲート絶縁層
9a:第3のゲート絶縁層
10:第2のゲート導体層
10a:第3のゲート導体層
2、11a、11b、11aa、11ba:N+層
12:反転層
13:ピンチオフ点
14a、14b:正孔群
16:反転層
24a、24b:マスク材料層
27a、27b:酸化絶縁層
29a、29b:ポリSi層
38、39,40、41、42、43:配線層
SL:ソース線
WL:ワード線
BL:ビット線
PL:プレート線
BGL:バックゲート線
S:ソース配線
G:ゲート線
D:ドレイン線
Claims (11)
- メモリ素子とMOSトランジスタとを含む半導体装置であって、
前記メモリ素子は、
基板上に、前記基板に対して、垂直方向に立つ第1の半導体柱と、
前記第1の半導体柱の底部に繋がる第1の不純物層と、
前記第1の半導体柱の下方を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の不純物層と前記第1のゲート導体層との間にある第1の絶縁層と、
前記第1のゲート導体層上にあり、且つ前記第1の半導体柱を囲んだ第2の絶縁層と、
垂直方向において、前記第1のゲート絶縁層より上方の前記第1の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第2のゲート絶縁層と、
前記第2のゲート絶縁層を覆った第2のゲート導体層と、
前記第2のゲート絶縁層で覆われていない部分の前記第1の半導体柱の水平方向における両端にある第2の不純物層と、第3の不純物層と有し、
前記2の不純物層と、前記3の不純物層と、前記1のゲート導体層と、前記2のゲート導体層に印加する電圧を制御して、前記第1の半導体柱の上部内に、前記第2の不純物層と前記第3の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第1のゲート絶縁層で囲まれた前記第1の半導体柱内に残存させる、メモリ書き込み動作と、
残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第2の不純物層と、前記第3の不純物層の一方もしくは両方から主に抜きとる、メモリ消去動作とを行い、
前記MOSトランジスタは、
前記基板上に、前記基板に対して、垂直方向に立つ第2の半導体柱と、
前記第2の半導体柱の下部を囲んで下から第3の絶縁層と、絶縁材料又は導体材料である中間材料層と、第4の絶縁層と、からなる第1の材料層とを有し、
垂直方向において、前記第1の材料層より上方の前記第2の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第3のゲート絶縁層と、前記第3のゲート絶縁層を覆った第3のゲート導体層と、
前記第3のゲート絶縁層で覆われていない部分の前記第2の半導体柱の水平方向における両端にある第3の不純物層と、第4の不純物層と有しており、
前記第1の半導体柱と、前記第2の半導体柱の底部と頂部が、垂直方向において実質的に同じ位置にある、
ことを特徴とするメモリ素子を有した半導体装置。 - 前記第2の絶縁層の上面と、前記第1の材料層の上面の、垂直方向における位置が実質的に同じである、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記中間材料層が絶縁材料よりなる、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記中間材料層が、前記第2の半導体柱の下方を囲んだ絶縁層と、前記絶縁層を囲んだ導体層よりなり、前記導体層に時間的に一定、又は変化する電圧が印加される、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記第2の半導体柱の底部に繋がる第5の不純物層を、有する、
ことを特徴とする請求項4に記載のメモリ素子を有した半導体装置。 - 前記第1のゲート絶縁層と、前記第1の絶縁層とが同じ材料からなる、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記メモリ素子の、前記第1の半導体柱の上部と、前記第2のゲート絶縁層と、前記第2のゲート導体層と、前記第2の不純物層と、前記第3の不純物層、からなるトランジスタがプレナー型MOSトランジスタであり、前記MOSトランジスタもプレナー型MOSトランジスタである、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記メモリ素子の、前記第1の半導体柱の上部と、前記第2のゲート絶縁層と、前記第2のゲート導体層と、前記第2の不純物層と、前記第3の不純物層、からなるトランジスタがフィン型MOSトランジスタであり、前記MOSトランジスタもフィン型MOSトランジスタである、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記第1の不純物層が前記第1の半導体柱に隣接した他のメモリセルの半導体柱の底部に繋がっている、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記第1の不純物層が前記第1の半導体柱に隣接した他のメモリセルの半導体柱の底部の不純物層から分離している、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。 - 前記第1のゲート導体層が垂直方向に2つ以上に分割されている、
ことを特徴とする請求項1に記載のメモリ素子を有した半導体装置。
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