JPS627150A - 半導体装置における書込み、読出し方法 - Google Patents
半導体装置における書込み、読出し方法Info
- Publication number
- JPS627150A JPS627150A JP60144574A JP14457485A JPS627150A JP S627150 A JPS627150 A JP S627150A JP 60144574 A JP60144574 A JP 60144574A JP 14457485 A JP14457485 A JP 14457485A JP S627150 A JPS627150 A JP S627150A
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- voltage
- gate
- drain
- semiconductor layer
- applies
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野ン
本発明は、半導体記憶装置に係わり、特に絶縁体上の半
導体層中に形成されるＭＯＳトランジスタを用いた半導
体記憶装置に関する。
導体層中に形成されるＭＯＳトランジスタを用いた半導
体記憶装置に関する。
従来、情報の杏換え可能な半導体記憶素子としては、
Ｆ Ａ Ｍ ＯＳ （Ｆ Ｉｏａｔｔｎａ Ｇａｔ
ｅ Ａ ｖａｌａｎｃｈｅＩｎｊｅｃｔｉｏｎ Ｍ
ＯＳ） 、ＳＡＭＯ８（ＳｔａｃｋｅｄＧ ａｔｅ
Ａ ｖａｌａｎｃｈｅ Ｉ ｎｊｅｃｔｉｏｎ
Ｍ ＯＳ ＞ 、Ｍ Ｎ ＯＳ （Ｍｅｔａｌ
Ｎ １ｔｒｉｄｅ ０ｘｉｄｅ３ ｅｌｃｏｎｄ
ｕｃｔｏｒ）等が開発されている。
ｅ Ａ ｖａｌａｎｃｈｅＩｎｊｅｃｔｉｏｎ Ｍ
ＯＳ） 、ＳＡＭＯ８（ＳｔａｃｋｅｄＧ ａｔｅ
Ａ ｖａｌａｎｃｈｅ Ｉ ｎｊｅｃｔｉｏｎ
Ｍ ＯＳ ＞ 、Ｍ Ｎ ＯＳ （Ｍｅｔａｌ
Ｎ １ｔｒｉｄｅ ０ｘｉｄｅ３ ｅｌｃｏｎｄ
ｕｃｔｏｒ）等が開発されている。
しかしながら、この種の半導体記憶素子にあっては次の
ような問題があった。即ち、ゲート電極を絶縁膜の中に
封じ込める構造であったり、ゲート電穫下の絶縁膜を多
層構造としたり、或いは２重電極構造を用いる必要があ
るため、構成が複雑であり、通常のＭＯ８ＦＥ・Ｔに比
べてその製作が非常に面倒である。また、情報の書込み
時に高いゲート電圧を必要とし、そのための回路が必要
であったり、高耐圧のトランジスタを使用する必要があ
り、製造コストが増大する等の問題があった。
ような問題があった。即ち、ゲート電極を絶縁膜の中に
封じ込める構造であったり、ゲート電穫下の絶縁膜を多
層構造としたり、或いは２重電極構造を用いる必要があ
るため、構成が複雑であり、通常のＭＯ８ＦＥ・Ｔに比
べてその製作が非常に面倒である。また、情報の書込み
時に高いゲート電圧を必要とし、そのための回路が必要
であったり、高耐圧のトランジスタを使用する必要があ
り、製造コストが増大する等の問題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、絶縁体上に形成されるＭＯＳトランジ
スタを利用して、簡単な構造で書換え可能な半導体記憶
装置を提供することにある。
とするところは、絶縁体上に形成されるＭＯＳトランジ
スタを利用して、簡単な構造で書換え可能な半導体記憶
装置を提供することにある。
本発明の骨子は、１個のＭＯＳトランジスタで１個の記
憶素子を実現することにあり、絶縁体上に形成されるＭ
ＯＳトランジスタのゲート及びドレインに印加する電圧
の大きさを制御す゛ることにより、ＭＯＳトランジスタ
自体に記憶機能を持たせることにある。
憶素子を実現することにあり、絶縁体上に形成されるＭ
ＯＳトランジスタのゲート及びドレインに印加する電圧
の大きさを制御す゛ることにより、ＭＯＳトランジスタ
自体に記憶機能を持たせることにある。
即ち本発明は、情報の書込み及び読出しを行う半導体記
憶装置において、電気的に浮遊している一導電型の半導
体層の両端に該半導体層と逆導電型の不純物層からなる
ソース・ドレインを形成し、且つ上記半導体層上に絶縁
膜を介してゲート電極を形成してなるＭ ＯＳ トラン
ジスタと、前記ゲート電極の電位を変化させることによ
り前記半導体層の電位を変゛化せしめ、多数キャリアの
消滅により情報の書込みを行う書込み手段と、前記半導
体層内の多数キャリアの量を定常状態に戻す消去手段と
、チャネルに電流を流した時に前記半導体層中の多数キ
ャリア数の大小によるチャネルコンダクタンスの大小を
検出することによって情報を読出す読出し手段とを設け
るようにしたものである。
憶装置において、電気的に浮遊している一導電型の半導
体層の両端に該半導体層と逆導電型の不純物層からなる
ソース・ドレインを形成し、且つ上記半導体層上に絶縁
膜を介してゲート電極を形成してなるＭ ＯＳ トラン
ジスタと、前記ゲート電極の電位を変化させることによ
り前記半導体層の電位を変゛化せしめ、多数キャリアの
消滅により情報の書込みを行う書込み手段と、前記半導
体層内の多数キャリアの量を定常状態に戻す消去手段と
、チャネルに電流を流した時に前記半導体層中の多数キ
ャリア数の大小によるチャネルコンダクタンスの大小を
検出することによって情報を読出す読出し手段とを設け
るようにしたものである。
本発明によれば、１個のＭＯＳトランジスタで１個の記
憶素子を実現することができる。このため、構造が簡単
となり、従来装置よりも安価に製造することができる。
憶素子を実現することができる。このため、構造が簡単
となり、従来装置よりも安価に製造することができる。
さらに、高い電圧を必要とせず、そのための回路対策及
び素子対策も不要となり、このことからも製造コストの
低減化に有効である。
び素子対策も不要となり、このことからも製造コストの
低減化に有効である。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体記憶装置を示
す概略構成図である。絶縁体１０上に形成されたＰ型シ
リコンｌ！！（浮遊基板）２１にＮ型不純物をドーピン
グしてソース・ドレイン領域２２．２３を形成し、さら
にゲート酸化膜２４を介してゲート電極２５を形成して
なるＭＯＳトランジスタ２０が構成されている。ここで
、シリコン１！２１は、ＳｉＯ２膜等の絶縁体１０上に
多結晶や非晶質のシリコン膜を堆積した後に、ビームア
ニールによって該膜を単結晶化して形成されたものであ
る。そして、このシリコン層２１は、浮遊状態となって
いる。
す概略構成図である。絶縁体１０上に形成されたＰ型シ
リコンｌ！！（浮遊基板）２１にＮ型不純物をドーピン
グしてソース・ドレイン領域２２．２３を形成し、さら
にゲート酸化膜２４を介してゲート電極２５を形成して
なるＭＯＳトランジスタ２０が構成されている。ここで
、シリコン１！２１は、ＳｉＯ２膜等の絶縁体１０上に
多結晶や非晶質のシリコン膜を堆積した後に、ビームア
ニールによって該膜を単結晶化して形成されたものであ
る。そして、このシリコン層２１は、浮遊状態となって
いる。
上記ＭＯＳトランジスタ２０のソース２２は接地され、
ドレイン２３及びゲート電極２５はセンス回路３０に接
続されている。センス回路３０は、ＭＯＳトランジスタ
２０に対し情報の書込み、消去及び読出しを行うもので
、ゲート２５及びドレイン２３に印加する電圧の大きさ
及びタイミング等を制御するものとなっている。
ドレイン２３及びゲート電極２５はセンス回路３０に接
続されている。センス回路３０は、ＭＯＳトランジスタ
２０に対し情報の書込み、消去及び読出しを行うもので
、ゲート２５及びドレイン２３に印加する電圧の大きさ
及びタイミング等を制御するものとなっている。
ここで、センス回路３０においては、情報の書込み時及
び消去時に次のような電圧を発生する。
び消去時に次のような電圧を発生する。
書込み時は、第２図（ａ）に示す如（ドレイン２３にイ
ンバク”トイオン化の生じない程度の電圧を印加してお
き、ゲート２５にしきい値以上の電圧を印加した後、こ
のゲート電圧を急激に零にする。消去時は、第２図（ｂ
）に示す如くドレイン２３にインパクトイオンが生じる
程度の電圧を印加しておき、ゲート２５にしきい値以上
の電圧を印加した後、このゲート電圧を急激に零にする
。
ンバク”トイオン化の生じない程度の電圧を印加してお
き、ゲート２５にしきい値以上の電圧を印加した後、こ
のゲート電圧を急激に零にする。消去時は、第２図（ｂ
）に示す如くドレイン２３にインパクトイオンが生じる
程度の電圧を印加しておき、ゲート２５にしきい値以上
の電圧を印加した後、このゲート電圧を急激に零にする
。
また、読込み時には、ドレイン２３にインパクトイオン
化の生じない程度の電圧を印加した状態でしきい値以上
のゲート電圧を印加するものとなっている。
化の生じない程度の電圧を印加した状態でしきい値以上
のゲート電圧を印加するものとなっている。
なお、上記のＭＯＳトランジスタ２０は通常の半導体メ
モリ素子と同様に、マトリックス状に配列し、ゲート及
びドレインをそれぞれワード線及びビット線に接続する
ことにより、記憶回路として機能するものとなっている
。
モリ素子と同様に、マトリックス状に配列し、ゲート及
びドレインをそれぞれワード線及びビット線に接続する
ことにより、記憶回路として機能するものとなっている
。
次に、上記構成された半導体記憶装置の作用について説
明する。′ まず、情報を書込む場合は、ソース２２を接地し、ドレ
イン２３にインパクトイオン化の生じない程度の低い正
電圧（例えば０．５Ｖ″）を加えた後、ゲート電極２５
にしきい値電圧以上の正の電圧（例えば５Ｖ）を加えて
浮遊基板２１の絶縁膜２４下にチャネルを作り、その後
急激にゲート電圧をしきい値以下に低下させる。このよ
うにゲート電圧を急激に低下させると、チャネル内の電
子がソース・ドレインに吸収されることになり、チャネ
ル・基板間の容量結合のため、浮遊基板２１の電位が下
がる。すると、ソース・ドレインより供給される電子と
浮遊、基板２１内の正孔とが、熱的に対消滅を起こし、
浮遊基板２１内の正孔濃度が薄くなり、ソース２２に対
して浮遊基板２１が急激に負にバイアスされたまま保持
される。この状態は、ＭＯＳトランジスタ２０にバック
バイアスが加わった状態で、負にバイアスされるとしき
いｌＩＮ圧が上がり、ドレイン電流を測定すると、浮遊
基板２１がソース２２と同電位のとき、即ち半導体記憶
素子（ＭＯＳトランジスタ２０）に情報が書込まれてい
ないときに比べて少ない電流しか流れない。
明する。′ まず、情報を書込む場合は、ソース２２を接地し、ドレ
イン２３にインパクトイオン化の生じない程度の低い正
電圧（例えば０．５Ｖ″）を加えた後、ゲート電極２５
にしきい値電圧以上の正の電圧（例えば５Ｖ）を加えて
浮遊基板２１の絶縁膜２４下にチャネルを作り、その後
急激にゲート電圧をしきい値以下に低下させる。このよ
うにゲート電圧を急激に低下させると、チャネル内の電
子がソース・ドレインに吸収されることになり、チャネ
ル・基板間の容量結合のため、浮遊基板２１の電位が下
がる。すると、ソース・ドレインより供給される電子と
浮遊、基板２１内の正孔とが、熱的に対消滅を起こし、
浮遊基板２１内の正孔濃度が薄くなり、ソース２２に対
して浮遊基板２１が急激に負にバイアスされたまま保持
される。この状態は、ＭＯＳトランジスタ２０にバック
バイアスが加わった状態で、負にバイアスされるとしき
いｌＩＮ圧が上がり、ドレイン電流を測定すると、浮遊
基板２１がソース２２と同電位のとき、即ち半導体記憶
素子（ＭＯＳトランジスタ２０）に情報が書込まれてい
ないときに比べて少ない電流しか流れない。
半導体記憶素子に記憶された情報を消去させる場合は、
光を照射して浮遊基板２１内に電子・正孔対を生成させ
、浮遊基板２１内の正孔の数を元に戻すか、或いはドレ
イン２３にインパクトイオン化を起こす程度の電圧（例
えば５Ｖ）を加え、その後ゲート電圧を加えて急激にし
きい値以下にすると、インパクトイオン化のための正孔
が浮遊基板２１に多く溜まる。
光を照射して浮遊基板２１内に電子・正孔対を生成させ
、浮遊基板２１内の正孔の数を元に戻すか、或いはドレ
イン２３にインパクトイオン化を起こす程度の電圧（例
えば５Ｖ）を加え、その後ゲート電圧を加えて急激にし
きい値以下にすると、インパクトイオン化のための正孔
が浮遊基板２１に多く溜まる。
半導体記憶素子に書込まれた情報を読出す場合は、ドレ
イン２３をビット線に接続し、ビット線は予めある電圧
（例えば２．５Ｖ）に充電しておく。その後、ゲート電
極２５の電圧をしきい値電圧以上に上げると、ドレイン
電流が流れる。この時、ビット線の電位はインパクトイ
オン化が生じない程度の電位に充電されているので、次
にゲート電極２５をしきい値電圧以下にして読出しが終
わると、浮遊基板２１は負にバイアスされたまま情報が
残る。浮遊基板２１がバイアスされていない時は、ゲー
ト電極２５の電位を上げると電子が浮遊基板２１内に流
れ、正孔が下に押し下げられ、浮遊基板電位が上がり、
しきい値電圧が下がって多いドレイン電流が流れる。こ
の時には、ビット線をセンスして、インパクトイオン化
が起こる程度の電位にする。そうすると、浮遊基板２１
はゲート電極２５の電位を再びしきい値より下げ読出し
を終了すると、正孔が多数残り情報が保持される。
イン２３をビット線に接続し、ビット線は予めある電圧
（例えば２．５Ｖ）に充電しておく。その後、ゲート電
極２５の電圧をしきい値電圧以上に上げると、ドレイン
電流が流れる。この時、ビット線の電位はインパクトイ
オン化が生じない程度の電位に充電されているので、次
にゲート電極２５をしきい値電圧以下にして読出しが終
わると、浮遊基板２１は負にバイアスされたまま情報が
残る。浮遊基板２１がバイアスされていない時は、ゲー
ト電極２５の電位を上げると電子が浮遊基板２１内に流
れ、正孔が下に押し下げられ、浮遊基板電位が上がり、
しきい値電圧が下がって多いドレイン電流が流れる。こ
の時には、ビット線をセンスして、インパクトイオン化
が起こる程度の電位にする。そうすると、浮遊基板２１
はゲート電極２５の電位を再びしきい値より下げ読出し
を終了すると、正孔が多数残り情報が保持される。
かくして本実施例によれば、ＭＯＳトランジスタ２０に
記憶素子の機能を持たせることができる。
記憶素子の機能を持たせることができる。
即ち１個のＭＯＳトランジスタから１個のメモリ素子を
実現することができる。しかも、ＭＯＳトランジスタ２
０の構造は通常のトランジスタ構造 □□ と同様でよく、また高い電圧を用いる必要もない
１ので、その製造が容易であり、製造コストの大幅な
低減化をはかり得る。
実現することができる。しかも、ＭＯＳトランジスタ２
０の構造は通常のトランジスタ構造 □□ と同様でよく、また高い電圧を用いる必要もない
１ので、その製造が容易であり、製造コストの大幅な
低減化をはかり得る。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記ＭＯＳトランジスタはＮ型に限るもの
ではなく、Ｐ型であってもよい。
い。例えば、前記ＭＯＳトランジスタはＮ型に限るもの
ではなく、Ｐ型であってもよい。
さらに、シリコン層はＳｉＯ２等の非晶質絶縁体上に形
成されたもの（Ｓｏ Ｉ ）ではな（、サファイア等の
単結晶絶縁体上に形成されたもの（ＳＯ８）であっても
よい。また、ＭＯＳトランジスタのゲート及びドレイン
等に印加するバイアス条件等は、使用するＭＯＳトラン
ジスタの特性に応じて適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
成されたもの（Ｓｏ Ｉ ）ではな（、サファイア等の
単結晶絶縁体上に形成されたもの（ＳＯ８）であっても
よい。また、ＭＯＳトランジスタのゲート及びドレイン
等に印加するバイアス条件等は、使用するＭＯＳトラン
ジスタの特性に応じて適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
第１図は本発明の一実施例に係わる半導体記憶装置を示
す概略構成図、第２図（ａ）ｌ）は上記装置に用いたセ
ンス回路の作用を説明するためのものでドレイン及びゲ
ートに印加する電圧を示す信号波形図である。 １０・・・絶縁体、２０・・・Ｎ型ＭＯＳトランジスタ
、２１・・・Ｐ型シリコン層（浮ＭＭ板ン、２２・・・
ソース、２３・・・ドレイン、２４・・・ゲート酸化膜
、２５・・・ゲート電極、３０・・・センス回路。 出願人 工業技術院長 等々力 達 Ｉ！１ 図 悄２１１１２Ｆ （ａ） （ｂ） □Ｑつ０
す概略構成図、第２図（ａ）ｌ）は上記装置に用いたセ
ンス回路の作用を説明するためのものでドレイン及びゲ
ートに印加する電圧を示す信号波形図である。 １０・・・絶縁体、２０・・・Ｎ型ＭＯＳトランジスタ
、２１・・・Ｐ型シリコン層（浮ＭＭ板ン、２２・・・
ソース、２３・・・ドレイン、２４・・・ゲート酸化膜
、２５・・・ゲート電極、３０・・・センス回路。 出願人 工業技術院長 等々力 達 Ｉ！１ 図 悄２１１１２Ｆ （ａ） （ｂ） □Ｑつ０
Claims (4)
- （１）電気的に浮遊している一導電型の半導体層の両端
に該半導体層と逆導電型の不純物層からなるソース・ド
レインを形成し、且つ上記半導体層上に絶縁膜を介して
ゲート電極を形成してなるＭＯＳトランジスタと、前記
ゲート電極の電位を変化させることにより前記半導体層
の電位を変化せしめ、多数キャリアの消滅により情報の
書込みを行う書込み手段と、前記半導体層内の多数キャ
リアの量を定常状態に戻す消去手段と、チャネルに電流
を流した時に前記半導体層中の多数キャリア数の大小に
よるチャネルコンダクタンスの大小を検出することによ
って情報を読出す読出し手段とを具備してなることを特
徴とする半導体記憶装置。 - （２）前記書込み手段は、ドレインにインパクトイオン
化の生じない程度の電圧を印加しておき、ゲート電圧を
しきい値以上の電圧から急激に零にすることである特許
請求の範囲第１項記載の半導体記憶装置。 - （３）前記消去手段は、ドレインにインパクトイオン化
の生じる程度の電圧を印加しておき、ゲート電圧をしき
い値以上の電圧から急激に零にすることである特許請求
の範囲第１項記載の半導体記憶装置。 - （４）前記読出し手段は、ドレインにインパクトイオン
化の生じない程度の電圧を印加しておき、ゲートにしき
い値以上の電圧を印加することである特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144574A JPS627150A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144574A JPS627150A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS627150A true JPS627150A (ja) | 1987-01-14 |
| JPH0587027B2 JPH0587027B2 (ja) | 1993-12-15 |
Family
ID=15365345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144574A Granted JPS627150A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置における書込み、読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545635A (en) * | 1977-06-15 | 1979-01-17 | Fujitsu Ltd | Semiconductor memory device |
| JPS55113359A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5678156A (en) * | 1979-11-30 | 1981-06-26 | Fujitsu Ltd | Charge pump semiconductor memory |
-
1985
- 1985-07-03 JP JP60144574A patent/JPS627150A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545635A (en) * | 1977-06-15 | 1979-01-17 | Fujitsu Ltd | Semiconductor memory device |
| JPS55113359A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5678156A (en) * | 1979-11-30 | 1981-06-26 | Fujitsu Ltd | Charge pump semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587027B2 (ja) | 1993-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |