JPH0430747B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリデバイスに関するもの
で、とくに横注入型２電極DRAMセルに係わる
ものである。

［従来の技術］ この種の半導体メモリデバイスに関する文献等
で広く議論されているように、256Kレベル以下
のDRAMメモリの開発の中心である、いわゆる
１トランジスタセルメモリのアーキテクチヤアを
スケールアツプする場合、約１メガビツトもしく
は４メガビツトレベル程度が限界である。すなわ
ち、スケールアツプを図ろうとしても、荷電（信
号）コンデンサとアルフア粒子余裕度のために、
スケールアツプにはある限界があり、それ以上の
スケールアツプが不可能であると思われるからで
ある。このスケールアツプに対する障害を克服す
べく、所定の組込みゲインを持つランダムアクセ
スメモリ（RAM）の実現に向けて数多くの試み
が行われてきた。すなわち、情報が所定の物理的
位置に電荷として蓄積させた場合、蓄積された電
荷が増幅されて読出し信号を生成ることがきわめ
て望ましい。もしこれが実現可能ならば、センス
増幅器とビツト線の結線の設計があまり重大な問
題ではなくなり、また読出し中のセルの受けるビ
ツト線負担度を減少させることによつて高速化が
実現できるとともに、ビツト線もしくはセンス増
幅器に現れる浮遊電荷ないし電圧による読出しエ
ラーの発生がおさえられることとなる。

上記の観点から、高密度でしかもゲインを有す
るメモリセルを設計すべく多くの試みがなされて
きたが、このようなメモリセルの設計は困難であ
る。

［発明が解決しようとする問題点］ 故に本発明の第一の目的はゲインを有する高密
度メモリセルを提供することにある。

ところで、ゲインを有するセルがすべて等しく
望ましい読出し特性をもつているわけではない。
とくに、大きな読出し信号比、すなわち蓄積され
た“１”と“０”に対応した信号間の大きな比を
もつことがきわめて望ましい。

従つて、本発明の第二の目的は高い読出し比を
有するメモリセルを提供することにある。

さらに本発明の第三の目的は100以上の読み出
し比を有するメモリセルを提供することにある。

一方ダイナミツクRAMにおいて、信頼性のあ
る動作を行なう上で肝要なことは、漏洩ノイズも
しくはアルフア粒子に起因する電荷源が、メモリ
状態の変化を生じさせる原因とならないことであ
る。これまでに知られているすべてのセルの場
合、蓄積領域はバルクシリコンサブストレートか
らの電荷の集合にさらされているため、前述した
ようなノイズ源を克服するためには十分な電荷を
セルに蓄積することが必要となる。

従つて、本発明の第四の目的は蓄積領域がシリ
コンサブストレートからの電荷の集合にさらされ
ないようなメモリセルを提供することにある。

このような目的を達成すべくこれまでにも数多
くの試みがなされてきたが、いずれも設計上の困
難をともなうものであつた。これはこれらの試み
が、サブストレート分離（アイソレーシヨン）法
を案出することにより、例えばアルフア粒子に起
因する電荷がサブストレートから蓄積領域に拡散
できるように、サブストレートの大きさを限定し
ようとしてきたからである。

故に本発明の第五の目的は、サブストレートの
アイソレーシヨンに際してとくに厳しい条件を必
要としないメモリセルを提供することにある。

従来のメモリセルにおいては通常、蓄積電荷の
最小要求量は、信号についての必要条件（適切な
読出し信号を得るための条件）あるいはノイズに
ついての必要条件（蓄積電荷の誤反転によるエラ
ーを除くための条件）により決定される。このよ
うに蓄積電荷量についての条件があるということ
は、すなわち大容量の蓄積コンデンサを用いなけ
ればならないことを普通意味する。ところでリソ
グラフイー寸法が小さくなるにつれて、集積回路
の実装密度を高くすることは原則として可能とな
るが、前述したようにメモリセル中に面積の大き
な蓄積コンデンサを必要する場合には、リソグラ
フイー寸法を小さくすることを可能としたことに
よる実装密度上の利点が無意味になつてしまう。

従つて、本発明の第六の目的は大容量の蓄積コ
ンデンサを用いないメモリセルを提供することに
ある。

他方、本発明においては、蓄積領域は二酸化シ
リコン層によつてサブストレートからアイソレー
トされているため、ノイズの影響が低減される。
さらに本発明のメモリセルは、読出し比が100以
上となるように構成されている。このため、本発
明では最小蓄積電荷についての必要条件は前述し
た信号についての条件、あるいはノイズについて
の条件による制約を受けることがなく、従つて最
小のリソグラフイー寸法を蓄積領域のために活用
することができるのである。

故に本発明の第七の目的はノイズ余裕度が良好
な高密度メモリセルを提供することにある。

さらに本発明の第八の目的は蓄積時間が長くか
つ信号出力の大きな高密度メモリセルを提供する
ことにある。

［問題点を解決しようとするための手段］ 本発明においては上記目的を達成するために
EPROM様のメモリトランジスタを用い、
EPROMトランジスタで通常用いられる絶縁フロ
ーテイングゲートの代りに、アドレス可能な薄い
ポリシリコン層を準フローテイングゲートとして
用い、この薄いポリシリコン層をポリシリコンチ
ヤンネルトランジスタによつてアドレスするよう
にする。

かくして本発明によるメモリセルは、ソース領
域とドレイン領域間に半導体チヤンネル領域を有
するメモリトランジスタと、このメモリトランジ
スタの前記チヤンネル領域上で準フローテイング
ゲートを形成する薄い絶縁多結晶半導体層と、前
記メモリトランジスタの前記チヤンネル上で前記
準フローテイングゲート上部に設けられた読み出
しゲートと、前記多結晶半導体層の一部の上部に
あつて、該多結晶半導体層内に書込みトランジス
タチヤンネル領域を形成する書込みゲートと、前
記多結晶半導体層に結合された書込み線とからな
り、前記書込みトランジスタが前記準フローテイ
ングゲートと前記書込み線間に介在し、前記書込
みトランジスタチヤンネル領域のドーパント濃度
を前記薄い多結晶半導体層の残りの部分のドーパ
ント濃度より低くしたことを特徴とするものであ
る。

［実施例］ 次に図面を参照して本発明の実施例を説明す
る。

第１図ａ、第１図ｂ、および第１図ｃに本発明
によるメモリセルのレイアウトおよび互いに直交
する２方向における縦断面を示す。このセルは通
常のドレイン１、ソース２、および絶縁層３，４
を用いてＰ型シリコンに組み込まれたＮチヤンネ
ルトランジスタから構成されている。ただし本実
施例ではゲート電極は多層構造であつて、ゲート
酸化物層６上のの薄いＰ＋ポリシリコン層５（厚
さ約1000オングストローム）と、この層５上の第
２のゲート酸化物７とを有し、この層７上に通常
の厚さ約0.5μｍのＮ＋ゲート８が形成されてい
る。第１図Ｃにこの多重ゲート電極Ｎチヤンネル
構造を示す。Ｐ＋電極５は横方向延長部１１，１
２を有し、他の通常のポリシリコンゲート１０
（Ｎ＋がドープされ、厚さは約0.5μｍ）によつて
部分的に覆われている。このゲート１１下面の薄
いポリシリコン層には適宜ドーピングを施すこと
により、Ｐチヤンネルトランジスタチヤンネル領
域が形成されている。領域１２は書込み用の金属
ビツト線に接続されたＰ＋ポリシリコン層の横方
向延長部である。各領域の役割は次の通りであ
る。

領域１３は書込みビツト線である。

領域２は読出しビツト線である。

領域１はVDD線である。

領域８は読み出選択用ワード線である。

領域１０は書込み選択用ワード線である。

以下、上記メモリセルの動作について説明す
る。

［書込み］ 書込みを行なうセルは、選択された行上の書込
みワード線１０を0V、読出しワード線８を5Vに
設定することによつて選択される。ついでデータ
0Vもしくは5Vが書込みビツト線１３上に設定さ
れる。書込みワード線１０はソースおよびドレイ
ンとしての領域５，１２を構えた薄いポリ中でＰ
チヤンネルデバイスを導通させる。領域５は書込
みビツト線上の電圧に追従するフローテイング電
極である。従つてこの領域５は、データに応じて
｛高電圧（5V）｝もしくは｛低電圧（0V）−Vt｝
に充電され、書込みワード線１０は非導通となつ
て、領域５を絶縁する（ただしVtはしきい値電
圧）。このとき読出し選択用ワード線８は非導通
されて0Vとなり、これによつて、フローテイン
グ電極５の容量結合が行なわれて該電極の電位が
減少する。この容量分割は、当然、酸化物層６，
７の厚さの比によつて決定される。バルクキヤパ
シタンスは読出し用のビツト線２をVDDに保持
することによつて小さくなる。従つて書込みプロ
セスの終了時には、領域電極５は０が書込まれた
場合には負電位となり、5Vが書込まれた場合に
は約ゼロ電位となる。

［蓄積］ この場合は、電極８を0V、電極１０を5V、ビ
ツト線１３を0V、およびビツト線２を0Vもしく
は5Vとしてデータが蓄積される。このとき、ド
レイン１からソース２へ形成されたＮチヤンネル
のトランジスタは、そのしきい値が高電圧状態に
ある場合、領域５の容量結合電圧よりも該しきい
値が高くなるように選択されているならば、非導
通である。従つて、蓄積時には選択外のデバイス
はすべてゼロ入力状態にあり、保持電流はない。

［読出し］ この場合、ビツト線２は0Vにプリチヤージさ
れ、選択されたゲート上の読出しワード線が高電
圧（5V）に駆動される。このためにフローテイ
ングゲートは書込み時における初期の電位（すな
わち漏洩分を無視した場合、0Vまたは5V）に結
合される。バルクＮチヤンネルデバイスがＶ＋例
えば2Vの場合には、０の状態では電流が流れず
１の状態で駆動電流が流れる。従つて、ビツト線
は１の状態では充電されるが０の状態では変化し
ない。実際の読出し電流はＮチヤンネルデバイス
の組込みゲインを有している。

以上の如く、本発明によるメモリセルで肝要な
ことは、（好ましくはバルクシリコン中の）メモ
リトランジスタが薄いポリシリコン中の準フロー
テイングゲート５と、この準フローテイングゲー
ト上の読出しゲート８の双方に容量的に結合して
いる点である。この準フローテイングゲートはポ
リシリコンチヤンネルトランジスタによつてアク
セスされ、書込みゲートによつてアドレスされ
る。従つてこのようなデバイス構成においては、
電荷は薄いポリシリコントランジスタを介して準
フローテイングゲート中にポンプされる。

ついで、この蓄積された電荷は、読出しゲート
８から理解されるように、メモリトランジスタの
しきい値をシフトさせ、その結果、読出しゲート
８の読出し電圧はメモリトランジスタを、準フロ
ーテイングゲートに蓄積された電荷の状態に応じ
て、導通または非導通とする。ここで、前記読出
しおよび書込みゲートをポリシリコンにより形成
することが好ましくはあるが、必ずしもポリシリ
コンにより形成される必要はなく、その代りにた
とえば金属、金属珪化物、珪化物−ポリシリコン
複合材（ポリサイド）等で形成してもよい。

同様に、メモリトランジスタ自体についても、
必ずしもこれをバルクシリコン中で形成する必要
はなく、また所望ならばこのトランジスタ自体を
SOI（silicon−on−insulator）型トランジスタで
構成してもよい。なお前記ポリシリコン層１２
は、本出願人による特許出願、特願昭59−（TI−
9914）に記載された方法を用いて形成するのが好
ましい。すなわち、好ましくは厚さが2000オング
ストローム以下の薄いポリシリコン層を、前記書
込みゲート１０の下面で、このましくは少なくと
も１cm³あたり10¹⁷にドープした後、原子水素（た
とえば水素プラズマ等）もしくは例えばフツ素、
臭素、ヨウ素などのパツシベーシヨン材料を用い
て不活性化して前記ポリシリコン層１２を形成す
る。

上記の諸プロセスを組み合せて用いることによ
つて、しきい値電圧が適度に低くかつターンオフ
特性の良好なポリシリコントランジスタを製造す
ることが可能となる。またポリシリコントランジ
スタの直列抵抗はこれを適度に低くすることによ
つて、必要な書込み時間を減少させることができ
る。

前記水素パツシベーシヨン処理は例えば、第２
のゲート酸化物層の成長を行なつた後、デバイス
全体を水素プラズマ中で300℃で１時間アニーリ
ングすることによつて行なうのが好ましい。ある
いは、この水素パツシベーシヨン処理は第１の
（薄い）ポリシリコン層の蒸着を完了した後で、
かつパターン化を行なう前に行なつてもよい。こ
の薄いポリシリコンは本実施例においては厚さが
1000オングストロームとしているが、必ずしもこ
の厚さでなくともよい。ただし厚さを2000オング
ストローム以下とした場合は、ポリシリコンチヤ
ンネルトランジスタのしきい値電圧が適宜の低さ
となる点で好ましい。

水素パツシベーシヨン処理については、後続す
るプロセスにおける高温度工程にあまり時間をか
けるないよいにするのが望ましい。従つて、たと
えば、多層酸化物のプレーナ構造化プロセスは、
たとえば珪硼燐酸ガラス（BPSG）などの低温多
層酸化物またはたとえば高分子高温度ポリイミド
ポリマー（PIQ）等の有機物を用いて行ない、ま
た多層酸化物（MLO）のリフローは過渡的加熱
法を用いて行なうことができる。本実施例におい
てはOCD（アルコールまたはアセトンに溶解した
珪化物の溶液からなる。いわゆるスピンオンガラ
ス）はスピンオンされかつベーキングにより乾燥
させる。同様に、水素の雰囲気中において１％シ
リコンでドープしたアルミニウムを用いる接触焼
成時間は、400℃では10分程度に短縮するのが好
ましい。ただしこのように高温工程を短縮するこ
とは望ましいものであるが、本発明の要旨として
は必ずしも重要なものではない。ただ、高温工程
が長すぎると、不活性化されたポリシリコンから
水素が徐々に逃散して、拡散濃度の低い領域にお
けるポリシリコンの比抵抗を増加させ、ポリシリ
コンチヤンネルトランジスタの特性を劣化させ
る。とはいえこの劣化は急激に起るものではな
く、むしろ徐々に進行するものである。

薄いポリシリコン層を用いることは、書込みト
ランジスタ（例えば薄いポリシリコンチヤンネル
トランジスタ）における漏洩電流を減少させるだ
けでなく、ポリシリコン層１２の粒界で空間電荷
によつて引き起される読出しゲートとメモリトラ
ンジスタ間の電気的なシールドを低下させるのに
効果的である。

従つて、本発明は従来のメモリセルに対して数
多くの利点をもつものであり、これら利点の主な
ものは以下の通りである。

まず、電荷蓄積領域はバルクサブストレートか
ら配化絶縁されているため、セルに対するバルク
拡散漏洩やアルフア粒子の影響がない。すなわ
ち、電荷の蓄積はアルフア粒子余裕度やバルク漏
洩によつて制限されない。

セルはＮチヤンネルMOSFETなみの大きなゲ
インをもち、一方の状態がしきい値下にあり他方
の状態がしきい値以上であるため、１から０への
電流差は約100ないし1000倍となる。

作動電圧はサブストレートに対してすべて２準
位ユニポーラである。

高電界やインパクトイオン化に対する制約がな
い。

漏洩は書込みＰチヤンネルデバイスを介して生
ずるのみであるため、このデバイスを十分にター
ンオフさせて電荷を蓄積するようにすることによ
り、漏洩を最小限とすることができる。

［実施例］ 蓄積ノードのキヤパシタンスを5fF、セルを妨
げるΔVを2V、所望の蓄積時間を600msとした場
合、漏洩電流は Ｉ＝CΔV／Δt＝0.15PA となる。この場合、Ｐチヤンネルデバイスの幅は
1μCｍであるため、このデバイスの漏洩仕様は
0.15PA／1μｍとなる。

書込み時間はセルコンデンサを充電するのに必
要な電流により定まる。ポリシリコンＰチヤンネ
ルは療好な易動度をもつていないので、駆動電流
仕様は、5Vのときの最大書込み時間を20nsとす
ると、次のように定まる。

Ｉ＝（５×10^-15×５）／（20×10^-5） ＝1.25μA 従つて要求駆動電流は1.25μA／μmとなる。

第２図はこのようなＰチヤンネルデバイスの漏
洩分と駆動電流との間の関係を示すもので、いず
れの仕様も実現可能である。

セルは信号やアルフア粒子余裕度等の条件によ
る制約を受けないため、リソグラフイ寸法を最小
とすることが可能となる。たとえば0.25μｍアラ
インメントについての1μｍルールによる場合、
セルの寸法は13.5μm²となる。この値は１トラン
ジスタセルにおける30−35μm²に較べて優れたも
のである。

｛製造法］ 本発明によるメモリセルの製造方法は、薄いポ
リシリコン層をパターン化して準フローテイング
ゲートを画定するためにパターン化工程を必要と
する以外は、Ｎ＋の埋め込まれた標準的な二重ポ
リシリコンDRAMを製造する工程に準ずる。

マスキングの手順は以下の通りである。

(1) 活性素子領域（モート）。

(2) 埋こみＮ＋。

(3) Vt調整。

(4) 薄いポリシリコン１。

(5) ポリシリコン２。

(6) ポリシリコン３。

(7) 接点。

(8) 金属層。

(9) 保護オーバーコート。

［発明の効果］ 上記のように本発明においてEPROM様のメモ
リトランジスタを用い、EPROMトランジスタで
通常用いられる絶縁フローテイングゲートの代り
に、アドレス可能な薄いポリシリコン層を準フロ
ーテイングゲートとして用い、メモリトランジス
タをこの準フローテイングゲートと、該フローテ
イングゲート上の読出しゲートの双方に容量的に
係合して、準フローテイングゲートをポリシリコ
ンチヤンネルトランジスタによつてアクセスし、
書込みゲートによつてアドレスするようにしたた
め、電荷蓄積領域はバルクサブストレートから酸
化絶縁されることとなり、セルに対するバルク拡
散漏洩やアルフア粒子の影響が解消され、ひいて
は、電荷の蓄積がアルフア粒子余裕度やバルク漏
洩によつて制限されないという利点が得られる。
またセルはＮチヤンネル領域MOSFETなみの大
きなゲインをもち、高電界やインパクトイオン化
に対する制約がない等の長所もある。さらにまた
漏洩は書込みＰチヤンネルデバイスを介して生ず
るのみであるため、このデバイスを十分にターン
オフさせるようにすることにより、漏洩を最小限
とすることができる。

【図面の簡単な説明】

第１図は、本発明によるメモリセルを示すもの
で、第１図ａはその平面図、第１図ｂおよび第１
図ｃは互いに直行する２つの部分に沿う断面図、
第２ａ図および第２ｂ図は本発明によるメモリセ
ル中の書込みトランジスタとして使用するに適し
た薄いポリシリコントランジスタの駆動電流と漏
洩分との間の関係を示す特性図である。 １…ドレイン領域、２…ソース領域、５…フロ
ーテイング電極、８…読出しゲート、１０…書込
みゲート、１１…書込みビツト線。

Claims (1)

1. 【特許請求の範囲】 １ ソース領域とドレイン領域間に半導体チヤン
   ネル領域を有するメモリトランジスタと、このメ
   モリトランジスタの前記チヤンネル領域上で準フ
   ローテイングゲートを形成する薄い絶縁多結晶半
   導体層と、前記メモリトランジスタの前記チヤン
   ネル上で前記準フローテイングゲート上部に設け
   られた読み出しゲートと、前記多結晶半導体層の
   一部の上部にあつて、該多結晶半導体層内に書込
   みトランジスタチヤンネル領域を形成する書込み
   ゲートと、前記多結晶半導体層に結合された書込
   み線とからなり、前記書込みトランジスタが前記
   準フローテイングゲートと前記書込み線間に介在
   し、前記書込みトランジスタチヤンネル領域のド
   ーパント濃度を前記薄い多結晶半導体層の残りの
   部分のドーパント濃度より低くしたことを特徴と
   するメモリセル。 ２ 前記薄い多結晶半導体層はシリコンからなる
   ことを特徴とする特許請求範囲第１項記載のメモ
   リセル。 ３ 前記読出しゲートと書込みゲートはいずれも
   ポリシリコンからなり、しかも前記薄い多結晶半
   導体層より厚くしたことを特徴とする特許請求範
   囲第２項記載のメモリセル。 ４ 前記書込みゲートを前記薄い多結晶半導体層
   の伝導型と反対の伝導型としたことを特徴とする
   特許請求範囲第３項記載のメモリセル。 ５ 前記メモリトランジスタの前記チヤンネル領
   域は単結晶シリコンからなることを特徴とする特
   許請求範囲第１項記載のメモリセル。 ６ 前記メモリトランジスタの前記ソース部とド
   レイン部にそれぞれ接続したビツト線および相補
   ビツ線をさらにそなえていることを特徴とする特
   許請求範囲第１項記載のメモリセル。 ７ 前記薄い多結晶半導体層は厚さを2000オング
   ストローム以下、ドーパント濃度を１cm³あたり少
   なくとも10¹⁷、しかも実質的に水素の濃度に等し
   い濃度を有することを特徴とする特許請求範囲第
   ２項記載のメモリセル。 ８ 特許請求範囲第１項記載のメモリセルを複数
   個用いてなるメモリアレイ。