KR20000057803A - 게이트 전하 축적형 메모리 셀 - Google Patents

게이트 전하 축적형 메모리 셀 Download PDF

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KR20000057803A
KR20000057803A KR1020000003551A KR20000003551A KR20000057803A KR 20000057803 A KR20000057803 A KR 20000057803A KR 1020000003551 A KR1020000003551 A KR 1020000003551A KR 20000003551 A KR20000003551 A KR 20000003551A KR 20000057803 A KR20000057803 A KR 20000057803A
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무카이미키오
하야시유타카
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이데이 노부유끼
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Abstract

게이트 전하 축적형 메모리 셀은, (A) 채널 형성 영역, (B) 제1 게이트부, (C) 이 제1 게이트부와 용량 결합된 제2 게이트부(19), (D) 이 채널 형성 영역과 접하여 형성되고, 서로 이간(離間)되어 형성된 소스/드레인 영역과, (E) 2단(端)을 가지고, 그 중의 일단이 제1 게이트부(13)에 접속된 제1 비선형(非線型) 저항 소자, 및 (F) 제1 게이트부, 절연막과, 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역으로 구성된 제2 비선형(非線型) 저항 소자로 이루어진다.

Description

게이트 전하 축적형 메모리 셀 {MEMORY CELL WITH STORED CHARGE ON ITS GATE}
본 발명은, 이른바 DRAM 게인 셀(gain cell)의 일종인 게이트 전하 축적형 메모리 셀에 관한 것이다.
DRAM 셀은 통상 종래의 RAM 셀 중에서 최소 면적을 실현할 수 있는 1 트랜지스터 + 1 커패시터(capacitor)로 구성되어 있다. 그러나, 설계 룰(rule)이 미세화됨에 따라, 소면적이며 나아가 커패시터에 필요하게 되는 용량치를 실현하기 위해, 복잡한 커패시터 구조 및 신(新)커패시터 재료의 개발이 요구되고 있다. 그리고, 유전체 재료 및 전극의 성막, 가공, 패시베이션(passivation) 기술의 연구 개발비나 신규로 도입해야할 제조 장치 등에 의해, DRAM 제조 코스트는 증가일로에 있으며, 이미, 트랜지스터의 제조 코스트보다도 커패시터의 제조 코스트 쪽이 높아지고 있다. 또, 구조 및 재료를 변경하지 않는 한, 반도체 장치의 미세화와 함께 독출(讀出) 신호는 작아져, 마침내는 메모리 셀에 기억된 정보를 검출하는 것이 곤란하게 된다.
이와 같은 문제를 해결하기 위한 DRAM 게인 셀의 일종이, 예를 들면 문헌 "Super-Low-Voltage Operation of a Semi-Static Complementary Gain DRAM Memory Cell", S. Shukuri, et al., 1993 Symposium on VLSI Technology, Digest of Tech. Papers, 3A-4, pp23-24, 1993에서 알려져 있다. 플로팅 게이트(floating gate)를 가지는 메모리 트랜지스터 RM과, 상보형(相補型) 워드 트랜지스터 WM으로 구성된, 이러한 DRAM 게인 셀의 등가 회로를 도 28에 나타냈다. 이 DRAM 게인 셀에서는, 워드 트랜지스터 WM의 게이트부와 메모리 트랜지스터 RM의 게이트부를 공통의 워드선 WL에 접속하고, 또한 워드 트랜지스터 WM의 소스/드레인 영역의 한쪽과 메모리 트랜지스터 RM의 소스/드레인 영역의 한쪽을 공통의 비트선 BL에 접속함으로써, 외부 배선의 수를 감소시키고 있다. 이 DRAM 게인 셀에 정보를 기입하는 경우, 비트선 BL에 예를 들면 1.5 볼트의 전압을 인가하고, 워드선 WL에 마이너스 전압을 인가한다. 그 결과, 메모리 트랜지스터 RM의 플로팅 게이트에는 포지티브 전하가 충전되고, 메모리 트랜지스터 RM의 스레시홀드(threshold) 전압은 마이너스 방향으로 시프트된다. DRAM 게인 셀이 대기 시의 상태에서는, 메모리 트랜지스터 RM 및 워드 트랜지스터 WM이 온 상태로 되지 않는 전위로 워드선 WL을 유지한다. 정보의 독출 시에는, 워드선 WL의 전위를 플로팅 게이트에 포지티브 전하가 축적되었을 때의 메모리 트랜지스터 RM의 스레시홀드 전압과, 축적되어 있지 않을 때의 스레시홀드 전압 사이의 전위로 한다. 이에 따라, 포지티브 전하가 플로팅 게이트에 축적되어 있는 경우에는, DRAM 게인 셀에 전류가 흐른다.
이와 같이, 도 28에 나타낸 DRAM 게인 셀은 보조적으로 필요한 경우가 있지만, 원리적으로는 커패시터가 불필요하다. 그러나, DRAM 게인 셀의 면적 축소화를 도모하는 경우, 워드 트랜지스터 WM을 박막 트랜지스터(TFT)로 구성할 필요가 있고, 제조 프로세스가 복잡하게 되어, 종래의 제조 프로세스의 연장에서는 제조할 수 없다고 하는 문제가 있다. 또, TFT의 제어, 재현성이 현재의 양산 기술에서는 곤란하다고 하는 문제도 있다. 더욱이, 이 DRAM 게인 셀은 동작 마진이 작아, 동작 마진을 확보하기 위해서는 2개의 트랜지스터 게이트 또는 드레인을 각각의 워드선 또는 비트선에 접속할 필요가 있어, 셀 면적을 축소화할 수 없다고 하는 문제도 있다.
따라서, 본 발명의 목적은, 제조 프로세스가 그다지 복잡하게 되지 않고, 외부 배선수나 단자부의 면적 증가를 억제할 수 있고, 종래의 플래시 메모리(flash memory) 제조 프로세스의 약간의 연장에서 제조할 수 있고, 나아가 종래의 DRAM과 같은 복잡한 구조의 커패시터가 불필요하고, 셀 면적의 대폭 증가를 억제할 수 있는 게이트 전하 축적형 메모리 셀을 제공하는 것에 있다.
도 1 (A)는 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도, 도 1 (B)는 등가 회로.
도 2는 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 등가 회로.
도 3은 비선형(非線型) 저항 소자 및 제2 비선형 저항 소자의 V-I 특성의 일예를 나타낸 그래프.
도 4 (A)는 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도, 도 4 (B)는 등가 회로.
도 5는 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀의 등가 회로.
도 6 (A)는 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도, 도 6 (B)는 등가 회로.
도 7 (A) 및 7 (B)는 발명의 실시 형태 1에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 8 (A)는 발명의 실시 형태 1에서의 게이트 전하 축적형 메모리 셀의 개략적 또는 부분적인 배치도, 도 8 (B)는 패터닝된 실리콘 박막 및 에칭 스톱층을 나타내는 개략적 또한 부분적인 배치도.
도 9 (A) 및 9 (B)는 발명의 실시 형태 1의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 10 (A) 및 10 (B)는 도 9 (A) 및 9 (B)에 계속하여, 발명의 실시 형태 1의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 11 (A) 및 11 (B)는 도 10 (A) 및 10 (B)에 계속하여, 발명의 실시 형태 2의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 12는 발명의 실시 형태 3에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 13은 발명의 실시 형태 4에서의 게이트 전하 축적형 메모리 셀의 개략적 또한 부분적인 배치도.
도 14 (A) 및 14 (B)는 발명의 실시 형태 4에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 15 (A) 및 15 (B)는 발명의 실시 형태 4에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 16 (A) 및 16 (B)는 발명의 실시 형태 4의 변형에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 17은 발명의 실시 형태 4의 변형에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 18 (A) 및 18 (B)는 발명의 실시 형태 5에서의 게이트 전하 축적형 메모리 셀 및 그 변형예의 개략적인 일부 단면도.
도 19 (A) , 19 (B) 및 19 (C)는 발명의 실시 형태 5의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 20 (A)는 발명의 실시 형태 6에서의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도, 도 20 (B)는 제1 게이트부 등의 배치를 나타낸 도면.
도 21 (A), 21 (B) 및 21 (C)는 발명의 실시 형태 6의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 22는 발명의 실시 형태 7의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도.
도 23 (A), 23 (B), 및 23 (C)는 발명의 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 24 (A) 및 24 (B)는 도 23 (C)에 계속하여, 발명의 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 25 (A) 및 25 (B)는 도 24 (B)에 계속하여, 발명의 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 26은 도 25 (B)에 계속하여, 발명의 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 27은 발명의 실시 형태 1의 게이트 전하 축적형 메모리 셀의 변형의 개략적인 일부 단면도.
도 28은 종래의 이른바 DRAM 게인 셀(gain cell)의 등가 회로를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 11: 절연 영역(소자 분리 영역), 12: 절연막, 13: 제1 게이트부, 13A: 제1 게이트부의 연장부, 13P: 실리콘 박막, 14: 에칭 스톱층, 15: 채널 형성 영역, 16, 17: 소스/드레인 영역, 18: 유전체막, 19: 제2 게이트부, 20: 층간 절연층, 21: 비트선, 22: 독출선, 30, 40: 제1 비선형 저항 소자, 31: 반도체 영역, 32: 실리사이드층, 33: 제2 비선형 저항 소자, 41, 45, 46, 47: 역(逆)도전형 불순물 영역, 42: 지지 기판, 43: 절연층, 44: 실리콘층, 113A, 113B, 19A: 폴리실리콘층.
상기 목적을 달성하기 위한 본 발명의 게이트 전하 축적형 메모리 셀은,
(A) 채널 형성 영역과,
(B) 절연막을 통해 상기 채널 형성 영역과 대향하여 형성된 제1 게이트부와,
(C) 상기 제1 게이트부와 용량 결합된 제2 게이트부와,
(D) 상기 채널 형성 영역과 접하여 형성되고, 서로 이간(離間)되어 형성된 소스/드레인 영역과,
(E) 2단(端)을 가지고, 그 중의 일단이 제1 게이트부에 접속된 제1 비선형(非線型) 저항 소자와,
(F) 제1 게이트부와, 절연막과, 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역으로 구성된 제2 비선형 저항 소자
로 이루어지는 것을 특징으로 한다. 그리고, 제1 비선형 저항 소자의 일단이 제1 게이트부에 접속되어 있다는 것은, 제1 비선형 저항 소자의 일단이 제1 게이트부를 겸하고 있는 경우를 포함한다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 절연막의 막 두께는 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역과 제1 게이트부와의 사이를 적절한 전위차로 했을 때에, 절연막에 터널 전류가 흐르는 막 두께로 하면 된다. 또, 절연막은 SiO2, SiN, SiON, SiO2/SiN의 적층 구조 등으로 구성할 수 있지만, 그 중에서도, 막 두께 3nm 이하의 SiO2(실리콘 산화막)로 이루어지는 것이 바람직하다. 제2 비선형 저항 소자는 제1 게이트부와 절연막과 채널 형성 영역, 또는 제1 게이트부와 절연막과 한쪽의 소스/드레인 영역, 또는 제1 게이트부와 절연막과 양쪽의 소스/드레인 영역, 또는 제1 게이트부와 절연막과 채널 형성 영역과 한쪽의 소스/드레인 영역, 또는 제1 게이트부와 절연막과 채널 형성 영역과 양쪽의 소스/드레인 영역으로 구성된, 이른바 MIS형 또는 MOS형 터널 다이오드(tunnel diode)로 구성되어 있는 것이 바람직하다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자는 2단자 동작 특성을 가지는 것이 바람직하다. 여기에서, 2단자 동작 특성이란, 다이오드와 같이, 2개의 영역 사이로 흐르는 전류량이 이들 2개 영역 사이의 전압에 의해 일의적(一義的)으로 결정되는 동작 특성을 가리킨다.
본 발명의 게이트 전하 축적형 메모리 셀에서의 제1 비선형 저항 소자는, 순방향(順方向) 도통 전압과 동일 극성으로서, 절대치가 순방향 도통 전압의 절대치 이상인 제1 전압이 2단 사이에 인가되면 저(低)저항 상태로 되고, 순방향 도통 전압과 동일 극성으로서 절대치가 상기 순방향 도통 전압의 절대치 미만인 제2 전압, 또는 순방향 도통 전압과 역극성의 전압이 2단 사이에 인가되면 고(高)저항 상태로 되는 특성을 가지는 것이 바람직하다. 예를 들면, 제1 비선형 저항 소자가 다이오드로 이루어지는 경우, 순방향 도통 전압 이상의 제1 전압이 인가되면 저저항 상태로 되는 특성을 가지는 다이오드를 사용하는 것이 바람직하다.
구체적으로는, 이와 같은 특성을 가지는 제1 비선형 저항 소자로서, pn 접합 다이오드를 들 수 있으며, 이 경우, pn 접합 다이오드는, 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역(逆)의 도전형 반도체 영역을 가지고, 소스/드레인 영역의 도전형과는 역의 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고, 소스/드레인 영역의 도전형과 동일 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 구성으로 하는 것이 바람직하다. 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 한층 크게 할 수 있다고 하는 관점에서, 상기 pn 접합 다이오드의 pn 접합 영역은, 단결정(單結晶) 반도체로 형성되는 것이 바람직하다. 또는, pn 접합 다이오드는 래터럴(lateral) pn 접합을 가지는 것이, 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 더한층 크게 할 수 있다고 하는 관점에서 바람직하다. 또는, 제1 비선형 저항 소자는, 순방향 도통 전압을 작게(낮게)한다고 하는 관점에서, 헤테로(hetero) 접합 다이오드로 구성할 수도 있다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 상기 용량 결합은 제1 게이트부와 제2 게이트부와의 사이에 유전체막을 개재(介在)시킴으로써 형성되는 것이 바람직하다. 유전체막으로서는, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy를 들 수 있다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단은 비트선에 접속되고, 한쪽의 소스/드레인 영역은 독출선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선(消去線)에 접속되는 구성으로 할 수 있다. 그리고, 이와 같은 본 발명의 게이트 전하 축적형 메모리 셀을, 본 발명의 게이트 전하 축적형 메모리 셀의 제1 구성이라고 부른다. 독출선은 워드선과 평행으로 형성해도 되고, 비트선과 평행으로 형성해도 된다. 즉, 1개의 워드선과 1개의 독출선에 복수의 게이트 전하 축적형 메모리 셀을 접속하는 구성으로 해도 되고, 1개의 비트선과 1개의 독출선에 복수의 게이트 전하 축적형 메모리 셀을 접속하는 구성으로 해도 된다. 나아가서는, 임의의 위치에 배치된 임의의 수의 게이트 전하 축적형 메모리 셀을, 1개의 독출선으로 접속해도 된다. 또, 소거선은 복수의 게이트 전하 축적형 메모리 셀에 접속되는 구성으로 하는 것이 바람직하다.
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제1 비트선 전위로 하고, 또한 독출선을 제1 독출선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서, 비트선으로부터 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 정보를 기입할 수 있다.
또한, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제2 비트선 전위로 하고, 또한 독출선을 제1 독출선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서, 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에의 정보의 기입을 저지할 수 있다.
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 축적된 정보의 소거를 행할 수 있다.
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것이, 구성 간소화의 관점에서 바람직하다. 여기에서, pn 접합 다이오드는 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역의 도전형 반도체 영역을 가지고, 소스/드레인 영역의 도전형과는 역의 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고, 소스/드레인 영역의 도전형과 동일 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 구성으로 할 수 있다.
그리고, 이 pn 접합 다이오드는 제1 게이트부 또는 그 연장부가 폴리실리콘 박막으로 형성되어 있는 경우에는, 이 폴리실리콘 박막 중에 형성된 래터럴 pn 접합을 가지는 구성으로 할 수도 있다. 또한, 폴리실리콘을 단결정화(單結晶化)하고, 최소한 pn 접합 영역을 단결정화된 부분에 형성하는 것이, 즉, pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것이, 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 한층 크게 할 수 있다고 하는 관점에서 바람직하다.
또한, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자는 헤테로 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 구성으로 하는 것이, 순방향 도통 전압을 작게(낮게)한다고 하는 관점에서 바람직하다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단 및 한쪽의 소스/드레인 영역은 비트선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선에 접속되는 구성으로 할 수도 있다. 그리고, 이와 같은 본 발명의 게이트 전하 축적형 메모리 셀은, "본 발명의 게이트 전하 축적형 메모리 셀의 제2 구성"이라고 부른다.
본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제1 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서 비트선으로부터 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 정보를 기입할 수 있다.
또한, 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제2 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에의 정보의 기입을 저지할 수 있다.
본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에서도, 소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 축적된 정보의 소거를 행할 수 있다.
본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것이, 구성 간소화의 관점에서 바람직하다. 여기에서, pn 접합 다이오드는 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역의 도전형 반도체 영역을 가지고, 소스/드레인 영역의 도전형과는 역의 도전형인 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고, 소스/드레인 영역의 도전형과 동일 도전형인 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 구성으로 할 수 있다.
그리고, 이 pn 접합 다이오드는 제1 게이트부 또는 그 연장부가 폴리실리콘 박막으로 형성되어 있는 경우에는, 이 폴리실리콘 박막 중에 형성된 래터럴 pn 접합을 가지는 구성으로 할 수도 있다. 또한, 폴리실리콘을 단결정화하고, 최소한 pn 접합 영역을 단결정화된 부분에 형성하는 것이, 즉, pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것이, 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 한층 크게 할 수 있다고 하는 관점에서 바람직하다. 또한, 제1 비선형 저항 소자는 헤테로 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제2 게이트부의 연장부에 형성되는 구성으로 하는 것이, 순방향 도통 전압을 작게(낮게) 한다고 하는 관점에서 바람직하다.
본 발명의 게이트 전하 축적형 메모리 셀에서는, 제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단은 한쪽의 소스/드레인 영역에 접속되고, 상기 한쪽의 소스/드레인 영역은 비트선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선에 접속되는 구성으로 할 수 있다. 그리고, 이와 같은 본 발명의 게이트 전하 축적형 메모리 셀을, "본 발명의 게이트 전하 축적형 메모리 셀의 제3 구성"이라고 부른다. 여기에서, "제1 비선형 저항 소자의 타단이 한쪽의 소스/드레인 영역에 접속되어 있다"는 것은 제1 비선형 저항 소자의 타단이 한쪽의 소스/드레인 영역을 겸하고 있는 경우를 포함한다. 그리고, 제2 비선형 저항 소자가 최소한 한쪽의 소스/드레인 영역으로 구성되는 경우에는, 이러한 소스/드레인 영역은 제1 비선형 저항 소자의 타단이 접속된 한쪽의 소스/드레인 영역과 상이한 소스/드레인 영역으로 한다.
본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제1 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 한쪽의 소스/드레인 영역과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서 비트선으로부터 한쪽의 소스/드레인 영역 및 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 정보를 기입할 수 있다.
또한, 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비트선을 제2 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 한쪽의 소스/드레인 영역과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에의 정보의 기입을 저지할 수 있다.
본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서도, 소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트에 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것이 바람직하다. 이에 따라, 게이트 전하 축적형 메모리 셀에 축적된 정보의 소거를 행할 수 있다.
본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 제1 비선형 저항 소자의 일단에 상당하는 상기 pn 접합 다이오드 영역(소스/드레인 영역의 도전형과는 역의 도전형을 가지는 이 pn 접합 다이오드 영역)은 한쪽의 소스/드레인 영역에 형성되어 있고, 제1 비선형 저항 소자의 타단에 상당하는 상기 pn 접합 다이오드 영역(소스/드레인 영역의 도전형과 동일 도전형을 가지는 이 pn 접합 다이오드 영역)은, 한쪽의 소스/드레인 영역을 겸하는 구성으로 할 수 있다. 또한, 제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 제1 비선형 저항 소자의 일단에 상당하는 상기 pn 접합 다이오드 영역(소스/드레인 영역의 도전형과는 역의 도전형을 가지는 이 pn 접합 다이오드 영역)은 제1 게이트부를 겸하고 있으며, 제1 비선형 저항 소자의 타단에 상당하는 상기 pn 접합 다이오드 영역(소스/드레인 영역의 도전형과 동일 도전형을 가지는 이 pn 접합 다이오드 영역)은, 한쪽의 소스/드레인 영역으로 연장되는 제1 게이트부의 연장부에 형성되는 구성으로 할 수 있다. 그리고, 이 pn 접합 다이오드는 제1 게이트부 또는 그 연장부가 폴리실리콘 박막으로 형성되어 있는 경우에는, 이 폴리실리콘 박막 중에 형성된 래터럴 pn 접합을 가지는 구성으로 할 수도 있지만, 폴리실리콘을 단결정화하고, 최소한 pn 접합 영역을 단결정화된 부분에 형성하는 것이, 즉, 제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 그리고, 이 pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것이, 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 한층 크게 할 수 있다고 하는 관점에서 바람직하다. 또한, 제1 비선형 저항 소자를 형성하는 pn 접합 다이오드는 래터럴 pn 접합을 가지는 것이, 제1 비선형 저항 소자의 고저항 상태에서의 저항치를 더한층 크게 할 수 있다고 하는 관점에서 바람직하다. 또한, 제1 비선형 저항 소자는 헤테로 접합 다이오드로 이루어지는 것이, 순방향 도통 전압을 작게(낮게) 한다고 하는 관점에서 바람직하다.
본 발명의 제1, 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 역바이어스 하는 것이 바람직하다. 구체적으로는, 제1 게이트부의 전위로부터, 제1 게이트부로부터 본 스레시홀드 전압의 값을 감(減)한 값보다도, 게이트 전하 축적형 메모리 셀이 n형인 경우에는 큰 전위를, 또 게이트 전하 축적형 메모리 셀이 p형인 경우에는 작은 전위를, 다른 쪽의 소스/드레인 영역에 인가하면 된다. 또한, 워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 부유(浮遊) 상태로 하는 것이 바람직하다. 구체적으로는, 다른 쪽의 소스/드레인 영역에 접속된, 예를 들면 선택용 트랜지스터를 오프로 하면 된다. 이상에 따라, 정보의 기입 시, 즉 제1 게이트부에 전하를 축적할 때, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역 간을 전류가 흐르는 것을 확실하게 저지할 수 있어, 게이트 전하 축적형 메모리 셀의 소비 전력의 감소를 도모할 수 있다.
본 발명의 제1, 제2, 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제1 비트선 전위의 수준수에 대응하는 정보인 양태로 할 수 있다. 그리고, 이 경우, 비트선에 인가되는 제1 비트선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 양태로 할 수도 있고, 비트선에 인가되는 제1 비트선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 양태로 할 수도 있다. 또한, 제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위의 수준수에 대응하는 정보인 양태로 할 수도 있다. 그리고, 이 경우, 워드선에 인가되는 제2 워드선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 양태로 할 수도 있고, 워드선에 인가되는 제2 워드선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 양태로 할 수도 있다. 또한, 제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수에 대응하는 정보인 양태로 할 수도 있다. 그리고, 이 경우, 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 1이고, 기억된 정보는 2치 정보인 양태로 할 수도 있고, 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 양태로 할 수도 있다. 즉, 예를 들면 비트선에 인가되는 제1 비트선 전위의 수준수가 2인 경우, 또는 워드선에 인가되는 제2 워드선 전위의 수준수가 2인 경우, 또는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수가 2인 경우에는, 기억되는 정보는 3치 정보로 된다. 또, 예를 들면 비트선에 인가되는 제1 비트선 전위의 수준수가 3인 경우, 또는 워드선에 인가되는 제2 워드선 전위의 수준수가 3인 경우, 또는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수가 3인 경우에는, 기억되는 정보는 4치 정보로 된다. 일반적으는, 비트선에 인가되는 제1 비트선 전위의 수준수가 M인 경우, 또는 워드선에 인가되는 제2 워드선 전위의 수준수가 M인 경우, 또한, 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수가 M인 경우에는, 기억되는 정보는 (M + 1)치 정보로 된다.
[본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리의 설명(No. 1)]
먼저, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리를 설명한다. 이 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도를 도 1 (A)에 나타냈고, 등가 회로를 도 1 (B) 및 도 2에 나타냈다. 그리고, 다음의 설명에서는, n형의 게이트 전하 축적형 메모리 셀을 예로 들어 설명하지만, p형의 게이트 전하 축적형 메모리 셀에 관해서는, 전위 등의 변화가 역의 변화로 되는 점을 제외하고, 동일한 동작을 한다.
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀은, 채널 형성 영역(15)과, 절연막(12)을 통해 이 채널 형성 영역(15)과 대향하여 형성된 제1 게이트부(13)와, 이 제1 게이트부(13)와 용량 결합된 제2 게이트부(19)와, 채널 형성 영역(15)과 접하여 형성되고, 서로 이간되어 형성된 소스/드레인 영역(16, 17)(드레인 영역(16) 및 소스 영역(17))과, 2단(端)을 가지는 제1 비선형 저항 소자(30)와, 제2 비선형 저항 소자로 구성되어 있다. 여기에서, 제1 비선형 저항 소자(30)의 일단은 제1 게이트부(13)에 접속되고, 타단은 비트선 BL에 접속되어 있다. 또, 제2 비선형 저항 소자(33)는 제1 게이트부(13)와, 절연막(12)과, 예를 들면 채널 형성 영역(15)으로 구성되어 있다. 또한, 제2 게이트부(19)는 워드선 WL에 접속되어 있고, 한쪽의 소스/드레인 영역(드레인 영역(16))은 독출선 RL에 접속되어 있다. 용량 결합은 제1 게이트부(13)와 제2 게이트부(19)와의 사이에 유전체막(18)을 개재(介在)시킴으로써 형성되어 있다. 제1 게이트부(13)는 일종의 플로팅 게이트이다.
도 1 (A) 및 도 2 중, 부호 C1은 제1 비선형 저항 소자(30)의 기생 용량 CD1의 용량치를 나타낸다. 또, 부호 C0은 제1 게이트부(13)와, 유전체막(18)과, 제2 게이트부(19)에 의해 구성된 콘덴서 CD0의 용량치를 나타낸다. 또한, 부호 CDD는 한쪽의 소스/드레인 영역(16)과, 절연막(12)과, 제1 게이트부(13)에 의해 구성된 콘덴서를 나타낸다. 또한, 부호 CDC는 제1 게이트부(13)와 절연막(12)과 채널 형성 영역(15)에 의해 구성된 콘덴서를 나타내고, 부호 CDS는 제1 게이트부(13)와 절연막(12)과 다른 쪽의 소스/드레인 영역(17)에 의해 구성된 콘덴서를 나타낸다. 콘덴서 CDD의 용량치 CD, 콘덴서 CDC의 용량치 CC, 콘덴서 CDS의 용량치 CS, 콘덴서 CD0의 용량치 C0, 및 제1 비선형 저항 소자(30)의 기생 용량 CD1의 용량치 C1은 게이트 전하 축적형 메모리 셀의 구조나 크기 등에 의해 여러 가지로 변화한다. 다음에서는, 콘덴서 CDD, CDC및 CDS의 용량치 CD, CC및 CS는 무시할 수 있을 정도로 작다고 가정하고, 콘덴서 CDO의 용량 C0및 제1 비선형 저항 소자(30)의 기생 용량 CD1의 용량치 C1만을 고려하여, 게이트 전하 축적형 메모리 셀의 동작 원리를 설명한다.
제1 비선형 저항 소자(30)의 V-I 특성을, 개략적으로 도 3에 예시한다. 이 제1 비선형 저항 소자(30)는 IF1의 전류치에 대하여 VF1의 전압(순방향 도통 전압)을 나타내는 순방향 특성을 가진다. 즉, 제1 비선형 저항 소자(30)는 2단자 동작 특성을 가지며, 또한 순방향 도통 전압과 동일 극성이며, 절대치가 순방향 도통 전압(VF1)의 절대치 이상인 제1 전압이 2단(端) 사이에 인가되면 저저항 상태로 되어, 제1 비선형 저항 소자(30)를 흐르게 하는 전류는 급증하고, 순방향 도통 전압과 동일 극성으로서 절대치가 순방향 도통 전압(VF1)의 절대치 미만인 제2 전압, 또는 순방향 도통 전압과 역극성의 전압이 2단 간에 인가되면 고저항 상태로 되는 특성을 가진다. 예를 들면, 비선형 저항 소자를 pn 접합 다이오드로 구성하는 경우, kT/q의 전압 증가에 대하여, 전류는 e배 증가한다. 여기에서, k는 볼츠만(Boltzmann) 정수(定數), T는 절대 온도, q는 전자 전하이며, e는 지수치이다.
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 게이트부(13)에 축적될 전하가 기억된 정보에 상당한다. 게이트 전하 축적형 메모리 셀의 초기 조건을, 예를 들면, 다음의 표 1과 같이 한다. 그리고, 표 중, γ는 용량비로 결정되는 비례 정수이다.
표 1
제2 게이트부의 전위(제1 워드선 전위) : VWL1
제1 게이트부의 전위 : γVWL1
비트선의 전위 : VBL0
독출선의 전위(제1 독출선 전위) : VRL1
소스 영역의 전위 : VS
그리고, 구체적으로는, VWL1, γVWL1, VBL0, VRL1, VS의 값은 0 볼트에 가까운 값으로 하면 된다.
[정보의 기입]
게이트 전하 축적형 메모리 셀에 정보를 기입하는 경우, 즉, 제1 게이트부(13)에 제1 극성인 네거티브 전하 QF를 축적하는 경우, 맨처음 비트선 BL의 전위를 제1 비트선 전위 VBL1로 하고, 독출선의 전위를 제1 독출선 전위 VRL1인 채로 해두고, 이어서, 워드선 WL의 전위를 제1 워드선 전위 VWL1로부터 제2 워드선 전위 VWL2(≫VF1)로 한다. 그리고, 제1 비트선 전위 VBL1은 VBL0과 동일하게 해도 된다. 즉, 비트선 BL에 인가되는 전위를 변경하지 않고도 된다. 여기에서, 도 2의 점 A, B, C에서의 전위를 VA, VB, VC로 하면, VA, VB, VC는 다음과 같이 된다. 그리고, 기입의 순서는 먼저, 비트선 전위를 VBL0(예를 들면, 0 볼트)으로부터 제1 비트선 전위 VBL1또는 후술하는 제2 비트선 전위 VBL2로 하고, 이어서, 워드선 전위를 제1 워드선 전위 VWL1로부터 제2 워드선 전위 VWL2로 하고, 그 후, 워드선 전위를 제2 워드선 전위 VWL2로부터 제1 워드선 전위 VWL1로 되돌아가게 하고, 이어서, 비트선 전위를 제1 비트선 전위 VBL1또는 제2 비트선 전위 VBL2로부터 VBL0으로 되돌아가게 한다.
VA= VWL2(1-1)
VB= {C0/(C1+ C0)} (VWL2- VBL1) + VBL1(1-2)
VC= VBL1(1-3)
그런데, 수학식 (1-2)는 제1 비선형 저항 소자(30)가 고저항 상태라고 가정하여 계산된 것이지만, (VB- VBL1)의 값이 VF1보다 커지면, 제1 비선형 저항 소자(30)는 저저항 상태로 된다. 바꿔 말하면, 다음의 수학식 2를 만족시키도록 VWL2, VBL1을 선택하면, 즉, 제1 게이트부(13)와 제1 비선형 저항 소자(30)의 타단과의 사이를 제1 전압으로 함으로써, 제1 비선형 저항 소자(30)는 저저항 상태로 된다. 그 결과, 제1 게이트부(13)는 초기의 고저항에서 비트선 BL에 접속된 플로팅에 가까운 상태로부터 비트선 BL과 저저항에서 전기적으로 접속된 상태로 된다.
｜{C0/(C1+ C0)} (VWL2- VBL1)｜＞｜VF1｜
이상의 결과에서, 점 B에서 본(즉, 제1 게이트부(13)에서 본) 점 A와 점 B와의 사이의 전위차 VAB는 다음의 수학식 3과 같이 된다.
VAB≒ VWL2- VF1- VBL1
다음에, 먼저 제2 게이트부(19)의 전위를 제2 워드선 전위 VWL2로부터 제1 워드선 전위 VWL1로 하고, 그 후, 비트선 BL의 전위를 VBL0으로 한다. 그 결과, 제1 비선형 저항 소자(30)는 고저항 상태로 된다. 그리고, 제1 게이트부(13)는 재차 대체로 플로팅 상태로 되고, 제1 게이트부(13)에는 제1 극성인 네거티브 전하 QF가 새로이 축적된다. 제1 게이트부(13)에 축적된 이러한 네거티브 전하(QF)가 게이트 전하 축적형 메모리 셀에 기억된 정보에 상당한다.
전술한 수학식 3에 나타낸 바와 같이, 점 A와 점 B와의 사이의 전위차 VAB는, 제2 워드선 전위 VWL2와 제1 비트선 전위 VBL1과의 사이의 전압에 의존한다. 또, 점 A와 점 B와의 사이의 전위차 VAB는 콘덴서 CDS, CDC, CDD의 용량치가 무시될 수 없을 때에는, 소스 영역, 채널 형성 영역 및 드레인 영역의 전위 각각에도 의존하지만, 여기에서는, 설명을 간단히 하기 위해, 이 이상은 언급하지 않는다. 예를 들면, (1-1) 제2 워드선 전위 VWL2와 제1 비트선 전위 VBL1와의 사이의 전압의 수준수가 1인 경우, 또는 (2-1) 제2 워드선 전위 VWL2를 일정하게 했을 때에 제1 비트선 전위 VBL1의 수준수가 1인 경우, 또는 (3-1) 제1 비트선 전위 VBL1을 일정하게 했을 때에 제2 워드선 전위 VWL2의 수준수가 1인 경우, 제1 게이트부(13)에 기억된 정보에 상당하는 전하는 2치 정보("0" 또는 "1")로 된다. 또한, 제1 게이트부(13)에 축적되는 전하량은 제2 워드선 전위 VWL2와 제1 비트선 전위 VBL1과의 사이의 전압에 의존하므로, (1-2) 제2 워드선 전위 VWL2와 제1 비트선 전위 VBL1과의 사이의 전압의 수준수를 2 이상으로 함으로써, 또는 (2-2) 제2 워드선 전위 VWL2를 일정하게 했을 때에 제1 비트선 전위 VBL1의 수준수를 2 이상으로 함으로써(예를 들면, VBL1, VBL1_1, VBL1_2, …, VBL2. 여기에서 최저치를 VBL1, 최고치를 VBL2로 함), 또는 (3-2) 제1 비트선 전위 VBL1을 일정하게 했을 때에 제2 워드선 전위 VWL2의 수준수를 2 이상으로 함으로써, 제1 게이트부(13)에 축적되는 전하를 네거티브 전하 QF, QF_1, QF_2, …로 할 수 있다. 즉, 제1 게이트부(13)에 기억된 정보를, (1-3) 제2 워드선 전위 VWL2와 제1 비트선 전위 VBL1과의 사이의 전압의 수준수에 대응한 다치 정보, 또는 (2-3) 비트선에 인가되는 제1 비트선 전위의 수준수에 대응한 다치 정보, 또는 (3-3) 워드선에 인가되는 제2 워드선 전위의 수준수에 대응한 다치 정보로 할 수 있다. 그리고, 이 결과, 이들 네거티브 전하 QF, QF_1, QF_2, …를 제1 게이트부(13)의 전위로 환산한 값은, VINF, VINF_1, VINF_2, …로 된다.
한편, 게이트 전하 축적형 메모리 셀에의 정보의 기입 시, 또는 게이트 전하 축적형 메모리 셀에는 정보를 기입할 필요가 없는 경우, 맨처음 비트선 BL의 전위를 제2 비트선 전위 VBL2로 하고, 이어서, 워드선 WL의 전위를 제1 워드선 VWL1로부터 제2 워드선 전위 VWL2(≫VF1)로 한다. 여기에서, 도 2의 점 A, B, C에서의 전위를 VA, VB, VC로 하면, VA, VB, VC는 다음과 같이 된다.
VA= VWL2(4-1)
VB= {C0/(C1+ C0)} (VWL2- VBL2) + VBL2(4-2)
VC= VBL2(4-3)
그런데, 수학식 (4-2)에서 (VB- VC) [= {C0/(C1+ C0)} (VWL2- VBL2)]의 값이 VF1미만이면, 제1 비선형 저항 소자(30)는 고저항 상태대로이다. 바꿔 말하면, 제1 게이트부(13)와 제1 비선형 저항 소자(30)의 타단과의 사이를, 순방향 도통 전압(VF1)과 동일 극성으로서 순방향 도통 전압(VF1)의 절대치보다도 작은 절대치의 전압(제2 전압), 또는 순방향 도통 전압(VF1)과 역극성의 전압으로 함으로써, 즉 다음의 수학식 5를 만족시키도록 VBL2를 선택하면, 제1 비선형 저항 소자(30)는 고저항 상태대로 된다.
{C0/(C1+ C0)} (VWL2- VBL2) ＜ VF1
그 결과, 제1 게이트부(13)는 대체로 플로팅 상태대로이며, 제1 비선형 저항 소자(30)의 기생 용량 CD1및 콘덴서 CD0의 양단 전위차를 V1, V2로 했을 때, V1, V2는 다음과 같이 된다.
V1= {C0/(C1+ C0)} (VWL2- VBL2) (6-1)
V2= {C1/(C1+ C0)} (VWL2- VBL2) (6-2)
그 후, 먼저 제2 게이트부(19)의 전위를 제2 워드선 전위 VWL2로부터 제1 워드선 전위 VWL1로 하고, 다음에, 비트선 BL의 전위를 VBL0으로 한다. 그 결과, 콘덴서 CD0및 제1 비선형 저항 소자(30)에 일시적으로 유기(誘起)된 전하는 방전되고, 제1 게이트부(13)에는 하등 전하가 축적되지 않는다. 바꿔 말하면, 제1 비선형 저항 소자(30)를 경유한 전하의 충방전은 무시할 수 있을 정도로 작으므로, 제1 게이트부(13)는 초기의 상태로 되돌아간다. 즉, 게이트 전하 축적형 메모리 셀에는 정보가 실질적으로 기입되지 않는다.
그리고, 정보의 기입 시, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역(16, 17) 간을 전류가 흐르는 것을 확실하게 저지하기 위해, 다른 쪽의 소스/드레인 영역(소스 영역(17))을 채널 형성 영역(15)에 대하여 역바이어스하는 것이 바람직하다. 구체적으로는, 제1 게이트부(13)의 전위로부터, 제1 게이트부(13)에서 본 스레시홀드 전압의 값을 감한 값보다도 큰 전위를, 다른 쪽의 소스/드레인 영역(소스 영역(17))에 인가하면 된다. 또는 다른 쪽의 소스/드레인 영역(소스 영역(17))을 채널 형성 영역(15)에 대하여 부유 상태로 하는 것이 바람직하다. 구체적으로는, 다른 쪽의 소스/드레인 영역(소스 영역(17))에 접속된, 예를 들면 선택용 트랜지스터를 오프로 하면 된다.
그리고, 스탠바이 상태에서는 워드선 WL의 전위를, 게이트 전하 축적형 메모리 셀이 온 상태(소스/드레인 영역(16, 17) 간에 전류가 흐르는 상태)로는 되지 않는 전위로 유지한다. 구체적으로는, 후술하는 Vth_L이하의 전위로 한다. 한편, 동일 비트선 BL에 접속된 다른 게이트 전하 축적형 메모리 셀이 동작하고 있는 상태도 있을 수 있으므로, 비트선 BL의 전위가 VBL2이고, 게이트 전하 축적형 메모리 셀의 제1 게이트부(13)에 축적된 전하와 등가의 전위가 VINF인 경우, 당해 게이트 전하 축적형 메모리 셀의 제1 비선형 저항 소자(30)를 흐르는 전류는 IR1일 것이 보증되어야 한다. 따라서, 스탠바이 상태에서의 워드선 WL의 전위는, 다음식에서 나타나는 값 이하이어서는 안된다. 그리고, VINF는 워드선 WL의 전위가 0 볼트인 때의 전위이다.
{(C1+ C0)/C0} ×｜VINF｜
[정보의 독출]
QF/IR1보다도 짧은 시간 내에서는, 제1 게이트부(13)에 축적된 정보를 독출할 수 있다. 예를 들면, C0= 1×10-15F, IR1= 1×10-15A인 경우, 약 1초 가까이 동안 정보를 독출할 수 있다.
제1 게이트부(13)에서의 전하의 축적 유무에 따라, 게이트 전하 축적형 메모리 셀에서의 스레시홀드 전압이 변화된다. 즉, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는 경우, 바꿔 말하면, 제1 게이트부(13)에 네거티브 전하 QF가 축적되어 있는 경우, 게이트 전하 축적형 메모리 셀의 스레시홀드 전압은 플러스측으로 시프트된다. 이러한 스레시홀드 전압을 Vth_H로 한다. 한편, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있지 않은 경우, 바꿔 말하면, 제1 게이트부(13)에 전하가 축적되어 있지 않은 경우(포지티브 전하가 축적되어 있는 경우도 있을 수 있음), 게이트 전하 축적형 메모리 셀의 스레시홀드 전압에 변화는 없다(또는, 마이너스측으로 시프트되는 경우도 있을 수 있음). 이러한 스레시홀드 전압을 Vth_L로 한다. 게이트 전하 축적형 메모리 셀에 축적된 정보를 독출하는 경우에는, 워드선, 비트선, 독출선의 전위를, 예를 들면 표 2와 같이 한다.
표 2
제2 게이트부의 전위(워드선 전위) : VWL-R
비트선의 전위 : VBL-R
독출선의 전위(제2 독출선 전위) : VRL-R
소스 영역의 전위 : VS
다만, 제2 게이트부의 전위(워드선 전위) VWL-R은, Vth_L＜VWL-R＜Vth_H를 만족시키는 전위로 한다. 한편, 독출선 RL의 전위인 제2 독출선 전위 VRL-R은 0.5 볼트 내지 전원 전위 Vdd까지의 값으로 한다. 또, 비트선의 전위 VBL-R은, VBL0<VBL-R<VBL2를 만족시키는 값으로 하면 된다.
그 결과, 제1 비선형 저항 소자(30)는 고저항 상태대로이다. 또, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는 경우, 게이트 전하 축적형 메모리 셀은 오프 상태대로이다. 한편, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있지 않은 경우에는, 게이트 전하 축적형 메모리 셀은 오프 상태로 된다. 따라서, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역(16, 17)을 흐르는 전류의 유무를 검출함으로써, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는지 여부를 판단할 수 있다.
그리고, 제1 게이트부(13)에 기억된 정보가 다치 정보인 경우, 즉, 제1 게이트부(13)에 네거티브 전하 QF, QF_1, QF_2, …가 축적되어 있는 경우, 게이트 전하 축적형 메모리 셀의 스레시홀드 전압은 플러스측으로 시프트된다. 그리고, 설명 상, ｜QF｜> QF_1｜>｜QF_2…로 한다. 그리고, 이러한 스레시홀드 전압을 Vth_H, Vth_1, Vth_2…로 한다. 게이트 전하 축적형 메모리 셀에 축적된 정보를 독출하는 경우에는, 먼저, 워드선 WL의 전위를 Vth_(N-1)과 Vth_N사이의 전위로 한다. 여기에서, N = 1의 경우에는, Vth_H와 Vth_L사이의 전위로 한다. 그리고,"N"은 다치 정보의 N번째의 수준으로서 가장 높은 수준을 표시한다. 그 결과, 게이트 전하 축적형 메모리 셀에 N번째 수준의 정보가 축적되어 있는 경우, 게이트 전하 축적형 메모리 셀은 오프 상태대로이다. 한편, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있지 않은 경우, 또는 게이트 전하 축적형 메모리 셀에 (N-1)번째 수준 이하의 정보가 축적되어 있는 경우에는, 게이트 전하 축적형 메모리 셀은 온 상태로 된다. 따라서, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역(16, 17)을 흐르는 전류의 유무를 검출함으로써, 게이트 전하 축적형 메모리 셀에 N번째 수준의 정보가 축적되어 있는지 여부를 판단할 수 있다.
[정보의 소거]
정보가 기입된, 즉 네거티브 전하 QF가 제1 게이트부(13)에 축적된 게이트 전하 축적형 메모리 셀에서의 정보의 소거는, 단순히 소스/드레인 영역(16, 17) 및 채널 형성 영역(15)을 0 볼트로 하고, 워드선 WL에 대하여 마이너스의 전위를 가함으로써 실현할 수도 있고, 제1 게이트부(13)의 전위를 소스/드레인 영역(16, 17) 또는 채널 형성 영역(15)에 대하여 충분히 네거티브 전위로서 절연막(12)을 통해 터널 전류가 흐르는 상태로 구동함으로써 실현할 수도 있다. 그리고, 정보의 소거는, 예를 들면 1개의 워드선에 접속되어 있는 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄(一括)하여, 또는 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄하여, 또는 동일 웰(well) 내에 형성된 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄하여 행한다.
또는, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL, 독출선 RL 및 공통 또는 소스선을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 게이트 전하 축적형 메모리 셀에 형성된 채널 형성 영역)에, 소거선 전위인 소정의 전위(예를 들면 약간의 플러스 볼트)를 가함으로써, 정보의 소거를 행하는 것이 가능하다. 그 결과, 채널 형성 영역과 제1 게이트부와의 사이가 어느 전위차로 되어, 채널 형성 영역(15)으로부터 절연막(12)을 경유하여 제1 게이트부(13)로 터널 전류가 흐른다. 이에 따라, 제2 비선형 저항 소자(33)를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트부(13)로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부(13)로부터 제2 비선형 저항 소자(33)를 통해 소거선으로 방전시킬 수 있어, 제1 게이트부(13)의 전하 축적 상태를 제2 전하 축적 상태, 즉 소거 상태로 할 수 있다. 그리고, 정보의 소거는, 예를 들면 1개의 워드선에 접속되어 있는 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄하여, 또는 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄하여, 또는 동일 웰 내에 형성된 게이트 전하 축적형 메모리 셀의 전부에 대하여 일괄하여 행한다. 이하의 설명에서도 동일하다.
그리고, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL, 독출선 RL, 및 채널 형성 영역을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 공통 또는 소스선)에, 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과, 한쪽의 소스/드레인 영역(구체적으로는 소스 영역)으로 구성되게 된다.
또, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL, 및 공통 또는 소스선, 채널 형성 영역을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 독출선 RL)에, 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과, 한쪽의 소스/드레인 영역(구체적으로는 드레인 영역)으로 구성되게 된다.
또한, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL, 및 독출선 RL을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 공통 또는 소스선 및 채널 형성 영역)에, 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과, 한쪽의 소스/드레인 영역(구체적으로는 소스 영역) 및 채널 형성 영역으로 구성되게 된다.
또, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL, 및 공통 또는 소스선을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 독출선 RL 및 채널 형성 영역)에, 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과, 한쪽의 소스/드레인 영역(구체적으로는 드레인 영역) 및 채널 형성 영역으로 구성되게 된다.
또한, 워드선 WL에 0 볼트 또는 마이너스의 전위를 가하고, 비트선 BL 및 채널 형성 영역의 전부를 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 독출선 RL 및 공통 또는 소스선)에, 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과, 양쪽의 소스/드레인 영역으로 구성되게 된다.
그리고, 본 발명의 제3 구성에서는, 제1 비선형 저항 소자의 타단은 한쪽의 소스/드레인 영역에 접속되어 있다. 따라서, 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에 있어서는, 전술한 각종의 제2 비선형 저항 소자의 구성에서, 제2 비선형 저항 소자가 최소한 한쪽의 소스/드레인 영역으로 구성되어 있는 경우에는, 이러한 소스/드레인 영역은, 제1 비선형 저항 소자의 타단이 접속된 한쪽의 소스/드레인 영역과 상이한 소스/드레인 영역으로 할 필요가 있다.
또, 워드선 WL 및 비트선 BL을 플로팅 상태로 하고, 소거선 EL(보다 구체적으로는, 독출선 RL, 공통 또는 소스선 및 채널 형성 영역)에 소거선 전위를 가해도 된다. 이 경우에는, 제2 비선형 저항 소자는 제1 게이트부와, 절연막과 양쪽의 소스/드레인 영역 및 채널 형성 영역으로 구성되게 된다.
[본 발명의 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리의 설명(No. 1)]
다음에, 본 발명의 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리를 설명한다. 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도를 도 4 (A)에 나타내고, 등가 회로를 도 4 (B) 및 도 5에 나타냈다. 또, 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 원리도를 도 6 (A)에 나타내고, 등가 회로를 도 6 (B)에 나타냈다. 그리고, 이하의 설명에서는, n형의 게이트 전하 축적형 메모리 셀을 예로 들어 설명하지만, p형의 게이트 전하 축적형 메모리 셀에 관해서는, 전위 등의 변화가 역의 변화로 되는 점을 제외하고, 동일한 동작을 한다.
본 발명의 제2 및 제3 구성에 관한 게이트 전하 축적형 메모리 셀은, 제1 비선형 저항 소자(30)의 타단의 접속 또는 한쪽의 소스/드레인 영역(16)의 접속이, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀과 상위하다. 그 밖의 구성은 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀과 동일하다. 즉, 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 제1 비선형 저항 소자(30)의 타단 및 한쪽의 소스/드레인 영역(16)은 비트선 BL에 접속되어 있다. 또, 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 비선형 저항 소자의 타단(30)은 한쪽의 소스/드레인 영역(16)에 접속되고, 이 한쪽의 소스/드레인 영역(16)은 비트선 BL에 접속되어 있다.
도 2에 나타낸 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서의 등가 회로와 달리, 도 5에 나타낸 본 발명의 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서의 등가 회로에서는, 부호 C1은 한쪽의 소스/드레인 영역(16)과, 절연막(12)과, 제1 게이트부(13)에 의해 구성된 콘덴서 CDD와 제1 비선형 저항 소자(30)의 기생 용량과의 병렬 합성 용량치를 나타낸다. 그리고, 합성 용량치 C1은, 통상 콘덴서 CDC및 CDS의 용량치보다도 큰 것이 많으므로, 이후의 논의에서는, 콘덴서 CDC의 용량치 CC및 콘덴서 CDS의 용량치 CS는 생략한다. 여기에서, 제 비선형 저항 소자(30)의 V-I 특성은, 도 3에 예시한 것과 동일하게 할 수 있다.
본 발명의 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서도, 제1 게이트부(13)에 축적된 전하가 기억된 정보에 상당한다. 게이트 전하 축적형 메모리 셀의 초기 조건을, 예를 들면 다음의 표 3과 같이 한다. 그리고, 구체적으로는, VWL1, γVWL1, VBL0, VS의 값은 0 볼트에 가까운 값으로 하면 된다.
표 3
제2 게이트부의 전위(제1 워드선 전위) : VWL1
제1 게이트부의 전위 : γVWL1
비트선의 전위 : VBL0
소스 영역의 전위 : VS
[정보의 기입]
게이트 전하 축적형 메모리 셀에 정보를 기입하는 경우의 동작 원리는, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리에서 설명한 것과 동일하므로, 상세한 설명은 생략한다.
[정보의 독출]
제1 게이트부(13)에서의 전하의 축적 유무에 따라, 게이트 전하 축적형 메모리 셀에서의 스레시홀드 전압이 변화된다. 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는 경우의 스레시홀드 전압을 Vth_H로 한다. 한편, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있지 않은 경우의 스레시홀드 전압을 Vth_L로 한다. 게이트 전하 축적형 메모리 셀에 축적된 정보를 독출하는 경우에는, 워드선 및 비트선의 전위를, 예를 들면 표 4와 같이 한다.
표 4
제2 게이트부의 전위(워드선 전위) : VWL-R
비트선의 전위 : VBL-R
소스 영역의 전위 : VS
다만, 제2 게이트부의 전위(워드선 전위) VWL-R은, Vth_L＜VWL-R＜Vth_H를 만족시키는 전위로 한다. 또, 비트선의 전위 VBL-R은, VBL0<VBL-R<VBL2를 만족시키는 값으로 하면 된다.
그 결과, 제1 비선형 저항 소자(30)는 고저항 상태대로이다. 또, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는 경우, 게이트 전하 축적형 메모리 셀은 오프 상태대로이다. 한편, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있지 않은 경우에는, 게이트 전하 축적형 메모리 셀은 오프 상태로 된다. 따라서, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역(16, 17)을 흐르는 전류의 유무를 검출함으로써, 게이트 전하 축적형 메모리 셀에 정보가 축적되어 있는지 여부를 판단할 수 있다.
[정보의 소거]
게이트 전하 축적형 메모리 셀에 축적된 정보를 소거하는 경우의 동작 원리는, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀이 동작 원리에서 설명한 것과 동일하므로, 상세한 설명은 생략한다.
또, 제1 게이트부(13)에 기억된 정보가 다치 정보인 경우의 동작 원리도, 기본적으로는 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리와 동일하게 할 수 있으므로, 상세한 설명은 생략한다.
[본 발명의 제1, 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리의 설명(No. 2)]
본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 게이트 전하 축적형 메모리 셀의 구조나 크기 등에 의존하여, 콘덴서 CDD의 용량치 CD, 콘덴서 CDC의 용량치 CC, 콘덴서 CDS의 용량치 CS, 및 제1 비선형 저항 소자(30)의 기생 용량 CD1의 용량치 C1은 무시할 수 있을 정도로 작은 경우도 있다. 이하, 콘덴서 CDO의 용량 C0만을 고려한 경우의 게이트 전하 축적형 메모리 셀의 동작 원리를 설명한다. 이 경우, 용량비로 결정되는 비례 정수 γ는 1에 가까운 값이 된다. 그리고, 제1 비선형 저항 소자(30)의 V-I 특성은, 도 3에 예시한 것과 동일하게 할 수 있다. 또, 본 발명의 제2 및 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리도, 기본적으로는, 다음에 설명하는 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리와 동일하므로, 본 발명의 제2 및 제3 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리에 관한 설명은 생략한다.
게이트 전하 축적형 메모리 셀의 초기 조건은, 예를 들면 전술한 표 1과 같이 할 수 있다.
[정보의 기입]
게이트 전하 축적형 메모리 셀에 정보를 기입하는 경우의 순서는, [본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리의 설명(No. 1)]과 동일하게 하면 된다. 그리고, 도 2의 점 A, B, C에서의 전위 VA, VB, VC는 다음과 같이 된다.
VA= VWL2(7-1)
VB= γVWL2(7-3)
VC= VBL1(7-3)
그런데, (VB- VBL1)의 값이 VF1보다 커지면, 제1 비선형 저항 소자(30)는 저저항 상태로 된다. 바꿔 말하면, 다음의 수학식 8을 만족시키도록 VWL2, VBL1을 선택하면, 즉, 제1 게이트부(13)와 제1 비선형 저항 소자(30)의 타단과의 사이를 제1 전압으로 함으로써, 제1 비선형 저항 소자(30)는 저저항 상태로 된다. 그 결과, 제1 게이트부(13)는 초기의 고저항으로 비트선 BL에 접속된 플로팅에 가까운 상태로부터 비트선 BL과 저저항으로 전기적으로 접속된 상태로 된다.
｜ γVWL2- VBL1｜>｜VF1｜
이상의 결과로부터, 점 B에서 본(즉, 제1 게이트부(13)에서 본) 점 A와 점 B와의 사이의 전위차 VAB는 다음의 수학식 9와 같이 된다.
VAB≒ VWL2- VF1-VBL1
다음에, 먼저 제2 게이트부(19)의 전위를 제2 워드선 전위 VWL2로부터 제1 워드선 전위 VWL1로 하고, 그 후, 비트선 BL의 전위를 VBL0으로 한다. 그 결과, 제1 비선형 저항 소자(30)는 고저항 상태로 된다. 그리고, 제1 게이트부(13)는 재차 대체로 플로팅 상태로 되고, 제1 게이트부(13)에는 제1 극성인 네거티브 전하 QF가 새로이 축적된다. 제1 게이트부(13)에 축적된 이러한 네거티브 전하(QF)가 게이트 전하 축적형 메모리 셀에 기억된 정보에 상당한다.
한편, 게이트 전하 축적형 메모리 셀에의 정보의 기입 시, 또는 게이트 전하 축적형 메모리 셀에는 정보를 기입할 필요가 없는 경우, 맨처음 비트선 BL의 전위를 제2 비트선 전위 VBL2로 하고, 이어서, 워드선 WL의 전위를 제1 워드선 전위 VWL1로부터 제2 워드선 전위 VWL2(≫VF1)로 한다. 여기에서, 도 2의 점 A, B, C에서의 전위를 VA, VB, VC로 하면, VA, VB, VC는 다음과 같이 된다.
VA= VWL2(10-1)
VB= γVWL2(10-2)
VC= VBL2(10-3)
그런데, (VB- VC) [= γVWL2- VBL2]의 값이 VF1미만이면, 제1 비선형 저항 소자(30)는 고저항 상태대로이다. 바꿔 말하면, 제1 게이트(13)와 제1 비선형 저항 소자(30)의 타단과의 사이를, 순방향 도통 전압(VF1)과 동일 극성으로서 순방향 도통 전압(VF1)의 절대치보다도 작은 절대치의 전압(제2 전압), 또는 순방향 도통 전압(VF1)과 역극성의 전압으로 함으로써, 즉, 다음의 수학식 11을 만족시키도록 VBL2를 선택하면, 제1 비선형 저항 소자(30)는 고저항 상태대로 된다. 그 결과, 제1 게이트부(13)는 대체로 플로팅 상태대로 된다.
γVWL2- VBL2< VF1
그 후, 먼저 제2 게이트부(19)의 전위를 제2 워드선 VWL2로부터 제1 워드선 전위 VWL1로 하고, 다음에, 비트선의 전위를 VBL0으로 한다. 그 결과, 콘덴서 CD0에 일시적으로 유기된 전하는 방전되고, 제1 게이트부(13)에는 하등 전하가 축적되지 않는다. 바꿔 말하면, 제1 비선형 저항 소자(30)를 경유한 전하의 충전량은 무시할 수 있을 정도로 작으므로, 제1 게이트부(13)는 초기의 상태로 되돌아간다. 즉, 게이트 전하 축적형 메모리 셀에는 정보는 실질적으로 기입되지 않는다.
그리고, 정보의 기입 시, 게이트 전하 축적형 메모리 셀의 소스/드레인 영역(16, 17) 사이를 전류가 흐르는 것을 확실하게 저지하기 위해, 다른 쪽의 소스/드레인 영역(소스 영역(17))을 채널 형성 영역(15)에 대하여 역바이어스하는 것이 바람직하다. 또는 다른 쪽의 소스/드레인 영역(소스 영역(17))을 채널 형성 영역(15)에 대하여 부유 상태로 하는 것이 바람직하다. 구체적으로는, [본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리의 설명(No. 1)]과 동일한 조작을 행할 수 있으면 된다.
그리고, 스탠바이 상태에서는 워드선 WL의 전위를 게이트 전하 축적형 메모리 셀이 온 상태(소스/드레인 영역(16, 17) 사이에 전류가 흐르는 상태)로는 되지 않는 전위로 유지한다. 구체적으로는, 후술하는 Vth_L이하의 전위로 한다. 한편, 동일 비트선 BL에 접속된 다른 게이트 전하 축적형 메모리 셀이 동작하고 있는 상태도 있을 수 있으므로, 비트선 BL의 전위가 VBL2이고, 게이트 전하 축적형 메모리 셀의 제1 게이트부(13)의 전위가 VINF라도, 당해 게이트 전하 축적형 메모리 셀의 제1 비선형 저항 소자(30)를 흐르는 전류는 IR1일 것이 보증되어야 한다. 따라서, 스탠바이 상태에서의 워드선 WL의 전위는, ｜VINF｜ 이하이어서는 안된다.
[정보의 독출]
정보의 독출에서의 동작 원리는, [본 발명의 제1 구성에 관한 게이트 전하 축적용 메모리 셀의 동작 원리의 설명(No. 1)]과 동일하게 하면 되므로, 상세한 설명은 생략한다.
게이트 전하 축적형 메모리 셀에 축적된 정보를 소거하는 경우의 동작 원리는, 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀의 동작 원리에서 설명한 것과 동일하므로, 상세한 설명은 생략한다.
그리고, 제1 게이트부(13)에 기억된 정보가 다치 정보인 경우의 정보의 기입 동작 원리 및 독출 원리도, 앞서 설명한 것과 동일하므로, 상세한 설명은 생략한다.
이상과 같이, 본 발명의 게이트 전하 축적형 메모리 셀에서는, 제1 게이트부, 제2 게이트부, 제1 비선형 저항 소자 및 제2 비선형 저항 소자를 조합함으로써, 간단한 구조의 DRAM 게인 셀을 얻을 수 있고, 나아가 그 제조 프로세스는 그다지 복잡하게 되지 않고, 종래의 플래시 메모리의 제조 프로세스의 약간의 연장에서 제조하는 것이 가능하다. 또, 본 발명의 제2 또는 제3 구성에 관한 게이트 전하 축적형 메모리 셀에서는, 외부 배선수나 단자부의 면적 증가를 억제할 수 있다. 나아가, 종래의 DRAM과 같은 복잡한 구조의 커패시터가 불필요하고, 보조적으로 필요한 경우가 있을 지도 모르겠지만, 종래의 DRAM에 필요하게 되는 커패시터가 원리적으로는 불필요하다. 따라서, 본 발명의 게이트 전하 축적형 메모리 셀에서는, 셀 면적이 대폭 증가하지도 않는다.
다음에, 도면을 참조하여, 발명의 실시 형태(이하, 실시 형태라고 약칭함)에 따라 본 발명을 설명한다.
실시 형태 1
실시 형태 1은 본 발명의 제1 구성에 관한 게이트 전하 축적형 메모리 셀에 관한 것이다. 실시 형태 1의 게이트 전하 축적형 메모리 셀의 원리도를 도 1 (A)에 나타내고, 등가 회로를 도 1 (B) 및 도 2에 나타내고, 개략적인 일부 단면도를 도 7 (A) 및 (B)에 나타냈다. 또, 인접하는 2개의 게이트 전하 축적형 메모리 셀에서의 제1 게이트부(13), 제1 게이트부의 연장부(13A), 채널 형성 영역(15), 드레인 영역(16), 소스 영역(17), 제1 비선형 저항 소자(30)의 개략적인 배치도를 도 8 (A)에 나타냈다. 그리고, 도 7 (A)는 도 8 (A)의 화살표 A-A에 따른 개략적인 일부 단면도이며, 도 7 (B)는 도 8 (A)의 화살표 B-B에 따른 개략적인 일부 단면도이다. 그리고, 도면에서는 게이트 전하 축적형 메모리 셀을 단지 메모리 셀이라고 하는 용어로 나타내고 있다.
실시 형태 1의 게이트 전하 축적형 메모리 셀은 채널 형성 영역(15)과, 이른바 게이트 절연막인 절연막(12)을 통해 채널 형성 영역(15)과 대향하여 형성된 제1 게이트부(13)와, 제1 게이트부(13)와 용량 결합된 제2 게이트부(19)와, 채널 형성 영역(15)과 접해 형성되고, 서로 이간되어 형성된 소스/드레인 영역(16, 17)(드레인 영역(16) 및 소스 영역(17))과, 2단을 가지는 제1 비선형 저항 소자(30)와, 제2 비선형 저항 소자(33)로 구성되어 있다. 용량 결합은 제1 게이트부(13)와 제2 게이트부(19)와의 사이에 유전체막(18)을 개재시킴으로써 형성되어 있다. 그리고, 참조 번호 (10)은 반도체 기판이고, 참조 번호 (10A)는 필요에 따라 반도체 기판(10)의 표면에 형성된 웰(well)이며, 게이트 전하 축적형 메모리 셀이 n 채널형인 경우에는 p형, p 채널형인 경우에는 n형이다. 그리고, 도 7 이외의 도면에서는, 도면의 간소화를 위해 웰을 표시하고 있지 않다. 또, 참조 번호 (11)은 소자 분리 영역이고, 참조 번호 (14)는 에칭 스톱층이고, 참조 번호 (20)은 층간 절연층이다.
제2 비선형 저항 소자(33)는 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성되어 있다. 즉, 제2 비선형 저항 소자(33)는 MOS형 터널 다이오드로 구성되어 있다. 절연막(12)은, 예를 들면 두께 2nm의 SiO2(실리콘 산화막)로 이루어진다. 이와 같은 막 두께의 절연막(12)에 적절한 전위(예를 들면, -4 볼트)가 가해짐에 따라, 절연막(12) 내를 터널 전류가 흐르고, 제1 게이트부(13)에 축적되어 있던 전자 전하는 수100n초 방전된다. 또, 절연막(12)의 막 두께를 2nm로 했을 때, 문헌 "Sub-5nm Multiple-Thickness Gate Oxide Technology Using Oxygen Impantation", Y.C.King, et al., IEDM 98-585에서, QBD치(절연 파괴가 일어날 때까지 절연막 안을 흐르는 전하량)는 동 문헌의 Fig, 9에서 105C/㎠가 얻어지므로, 가령 터널 전류를 10-5A/㎠로 한 경우라도, 20년을 훨씬 넘는 절연 파괴까지의 수명을 확보할 수 있다.
실시 형태 1에서는, 제2 게이트부(19)는 워드선 WL에 접속되고, 한쪽의 소스/드레인 영역(드레인 영역(16))은 독출선(RL)(22)에 접속되어 있다. 또, 채널 형성 영역(15)은 소거선(구체적으로는 도시하지 않음)에 접속되어 있다. 그리고, 각 실시 형태에서는, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
제1 비선형 저항 소자(30)의 일단은 제1 게이트부(13)에 접속되고, 타단은 비트선(BL)(21)에 접속되어 있다. 이 제1 비선형 저항 소자(30)는 2단자 동작 특성을 가지고, 더욱 구체적으로는, 도 3에 나타낸 바와 같이, 제1 비선형 저항 소자(30)는 순방향 도통 전압(VF1)과 동일 극성으로서, 절대치가 순방향 도통 전압(VF1)의 절대치 이상인 제1 전압이 2단 사이에 인가되면, 저저항 상태로 되고, 순방향 도통 전압(VF1)과 동일 극성으로서 절대치가 순방향 도통 전압(VF1)의 절대치 미만인 제2 전압, 또는 순방향 도통 전압(VF1)과 역극성의 전압이 2단 사이에 인가되면 고저항 상태로 되는 특성을 가진다. 즉, 제1 비선형 저항 소자(30)는 소정의 전압이 인가되면 저저항 상태로 되는 특성을 가진다. 구체적으로는, 제1 비선형 저항 소자(30)는 pn 접합 다이오드로 구성되어 있다.
이 pn 접합 다이오드로 구성된 제1 비선형 저항 소자(30)는, 절연 영역(실시 형태 1에서는, LOCOS 구조 또는 트렌치(trench) 구조를 가지는 소자 분리 영역(11)의 절연막) 상으로 연장되는 제1 게이트부의 연장부(13A)에 형성되어 있다. pn 접합 다이오드는 소스/드레인 영역(16, 17)의 도전형과 동일 도전형의 반도체 영역(31), 및 소스/드레인 영역(16, 17)의 도전형과는 역의 도전형 반도체 영역(실시 형태 1에서는 제1 게이트부의 연장부(13A))을 가진다. 그리고, 소스/드레인 영역(16, 17)의 도전형과는 역의 도전형의 반도체 영역인 제1 게이트부의 연장부(13A)는, 제1 비선형 저항 소자(30)의 일단에 상당한다. 한편, 소스/드레인 영역(16, 17)의 도전형과 동일 도전형의 반도체 영역(31)은, 제1 비선형 저항 소자(30)의 타단에 상당한다. 구체적으로는, 예를 들면 n형의 불순물을 함유하는 반도체 영역(31)이 제1 게이트부의 연장부(13A)(p+형의 불순물을 함유함)에 형성되어 있고, 제1 게이트부의 연장부(13A) 내에 래터럴 pn 접합이 형성되어 있다. 제1 비선형 저항 소자(30)의 타단에 상당하는 반도체 영역(31)은 비트선(BL)(21)에 접속되어 있다. 그리고, 도 8 (A)에서, pn 접합 영역은 제1 게이트부(13) 단부의 연장선 상에 위치하지만, 제1 게이트부의 연장부(13A)에서의 불순물 농도 및 반도체 영역(31)에서의 불순물 농도, 또는 불순물 도입시에 사용되는 마스크 형상에 의존하여 pn 접합 영역의 위치는 변화될 수 있다.
다음에, 도 7 및 도 8 (A)에 나타낸 실시 형태 1의 게이트 전하 축적형 메모리 셀의 제작 방법을, 반도체 기판(10) 등의 개략적인 일부 단면도인 도 9~도 11을 참조하여 설명한다. 그리고, 도 9 (A), 도 10 (A) 및 도 11 (A)는 도 8 (A)의 화살표 A-A에 따른 것과 동일한 부분에서의 개략적인 일부 단면도이며, 도 9 (B), 도 10 (B) 및 도 11 (B)는 도 8 (A)의 화살표 B-B에 따른 것과 동일한 부분에서의 개략적인 일부 단면도이다.
[공정-100]
먼저, 반도체 기판(10)에 LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(11)을 공지 방법에 따라 형성한다. 이어서, 채널 형성 영역(15)을 형성하기 위해, p형 불순물을 반도체 기판(10)에 이온 주입한다. 그 후, 반도체 기판(10)의 표면을 열산화법, 또는 열산화법에 계속하여 열질화(熱窒化)를 행하는 방법으로 처리하여, 게이트 절연막에 상당하는 막 두께 3~1.5nm의 절연막(12)을 반도체 기판(10) 의 표면에 형성한다. 다음에, 예를 들면 p형 불순물을 도핑한 실리콘 박막(13P)(폴리실리콘 박막이라도 되며, 비결정성(非結晶性) 실리콘 박막이라도 됨)을 전면(全面)에 CVD법으로 성막한 후, 최소한 제1 게이트부(13) 및 제1 게이트부의 연장부(13A)의 평면 형상과 동일 평면 형상이 남도록, 실리콘층(13P)을 패터닝한다. 그 후, 후술하는 유전체(18)의 막 두께보다도 두꺼운 SiO2등으로 이루어지는 에칭 스톱층(14)을 퇴적시킨다. 이어서, 후에 형성할 제1 게이트부의 연장부(13A)의 평면 형상과 동일 평면 형상이 남도록, 에칭 스톱층(14)을 패터닝한다(도 8 (B), 도 9 (A) 및 (B) 참조). 그리고, 패터닝된 실리콘 박막(13P) 및 에칭 스톱층(14)의 개략적 또한 부분적인 배치도를 도 8 (B)에 나타냈다. 여기에서, 도 8 (B)에서, 제1 게이트부(13)를 형성할 실리콘 박막(13P)의 영역에는 사선을 붙였다. 또한, 드레인 영역을 형성할 실리콘 박막(13P)의 영역, 채널 형성 영역을 형성할 실리콘 박막(13P)의 영역, 소스 영역을 형성할 실리콘 박막(13P)의 영역을 점선으로 에워쌌다.
[공정-110]
그 후, 유전체막(18)으로서 기능하는, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy로 이루어지는 층간 절연층을 CVD법, 열산화법, 열질화법 또는 플라즈마 질화법으로 전면에 성막한다. 다음에, 예를 들면 n형 불순물을 도핑한 폴리실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리실리콘층, 유전체막(18), 실리콘 박막(13P)을 하나의 에칭용 마스크(도시하지 않음)를 사용하여 점차 패터닝한다. 이에 따라, 제2 게이트부(19) 및 제1 게이트부(13)를 형성한다. 그리고, 제1 게이트부(13)는 실리콘 박막으로 형성되고, 제2 게이트부(19)는 폴리실리콘층으로 형성되어 있다. 또, 제1 게이트부(13)의 하방에는 채널 형성 영역(15)이 형성된다. 이 때, 패터닝된 에칭 스톱층(14)의 아래에, 제1 게이트부의 연장부(13A)를 구성하는 실리콘 박막(13P)이 남는다. 즉, 평면적으로 보아, 제2 게이트부(19)의 외측에도 제1 게이트부의 연장부(13A)가 형성된다(도 10 (A) 및 (B) 참조). 또한, 제2 게이트부(19)의 하방에는 제1 게이트부의 연장부(13A)의 일부분이 형성된다. 그리고, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
[공정-120]
그 후, 예를 들면 n형 불순물을 이온 주입법으로 반도체 기판(10) 및 제1 게이트부의 연장부(13A)의 일부분에 이온 주입한다. 이에 따라, 드레인 영역(16) 및 소스 영역(17)을 형성하고, 아울러 제1 게이트부(13)의 연장부(13A)의 일부분에 반도체 영역(31)을 형성한다(도 11 (A) 및 (B) 참조). 이렇게 하여, pn 접합 다이오드로 이루어지고, pn 접합 영역을 가지는 제1 비선형 저항 소자(30)를 형성할 수 있다. 또, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-130]
다음에, 예를 들면 SiO2로 이루어지는 층간 절연층(20)을 CVD법으로 전면에 성막한 후, 드레인 영역(16) 및 반도체 영역(31) 상방의 층간 절연층(20)에 개구부를 형성한다. 그리고, 이러한 개구부 내를 포함하는 층간 절연층(20) 상에, 예를 들면 알루미늄계 합금으로 이루어지는 배선층을 스퍼터법으로 성막하고, 이러한 배선층을 패터닝함으로써, 제1 비선형 저항 소자(30)의 타단인 반도체 영역(31)과 전기적으로 접속된 비트선(BL)(21), 및 드레인 영역(16)과 전기적으로 접속된 독출선(RL)(22)을 형성한다. 이렇게 하여, 도 7 및 도 8 (A)에 나타낸 구성의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
실시 형태 2
실시 형태 2는 실시 형태 1의 변형이다. 실시 형태 2가 실시 형태 1과 상위한 점은, 제1 비선형 저항 소자(30)인 pn 접합 다이오드의 pn 접합 영역(래터럴 pn 접합 영역)이 단결정 반도체로 형성되어 있는 점에 있다. 실시 형태 2의 게이트 전하 축적형 메모리 셀의 그 밖의 구성은, 실시 형태 1의 게이트 전하 축적형 메모리 셀의 구성과 동일하게 할 수 있다. 이하, 실시 형태 2의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명한다.
[공정-200]
먼저, 실시 형태 1의 [공정-100]과 동일하게 하여, 반도체 기판(10)에 LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(11), 반도체 기판(10)에의 p형 불순물의 이온 주입, 절연막(12)의 형성을 행한다. 다음에, 실리콘 박막을 반도체 기판(10)에 형성한다.
[공정-210]
그리고, 최소한 제1 게이트부(13) 및 제1 비선형 저항 소자(30)를 형성할 제1 게이트부의 연장부(13A)에 상당하는 실리콘 박막에, 예를 들면 Si을 이온 주입하여 비결정성화 한다. 그 후, 필요에 따라, SiO2나 SixNy로 이루어지는 보호막을 퇴적시키고, 이어서 불활성 가스 분위기 중에서 반도체 기판(10)을 600~800℃로 1~3 시간 가열한다. 이에 따라, 제1 게이트부(13) 및 비선형 저항 소자를 형성할 제1 게이트부의 연장부(13A)에 상당하는 실리콘 박막의 부분은 단결정화하고, 또는 대입경화(大粒徑化)하여 단결정 반도체 영역이 된다. 다음에, 이 단결정 반도체 영역에, 예를 들면 p형 불순물을 이온 주입한다. 그 후, 실시 형태 1의 [공정-100]과 동일하게 하여 단결정화된 실리콘 박막을 패터닝하고, 또한 후술하는 형성되는 유전체(18)의 막 두께보다도 두꺼운 SiO2등으로 이루어지는 에칭 스톱층(14)을 퇴적시킨다. 이어서, 나중에 형성할 제1 게이트부의 연장부(13A)의 평면 형상과 동일 평면 형상이 남도록, 에칭 스톱층(14)을 패터닝한다.
[공정-220]
이어서, 유전체막(18)으로서 기능하는, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy로 이루어지는 층간 절연층을 CVD법, 열산화법, 열질화법 또는 플라즈마 질화법으로 전면에 성막한다. 다음에, 예를 들면 n형 불순물을 도핑한 폴리실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리실리콘층, 유전체막(18), 실리콘 박막을 하나의 에칭용 마스크를 사용하여 점차 패터닝한다. 이에 따라, 제2 게이트부(19) 및 제1 게이트부(13)를 형성한다. 그리고, 제1 게이트부(13)는 단결정화된 실리콘 박막으로 형성되고, 제2 게이트부(19)는 폴리실리콘층으로 형성되어 있다. 또, 제1 게이트부(13)의 하방에는 채널 형성 영역(15)이 형성된다. 이 때, 패터닝된 에칭 스톱층(14)의 아래에, 제1 게이트부의 연장부(13A)를 구성하는 단결정화된 실리콘 박막(13P)이 남는다. 즉, 평면적으로 보아, 제2 게이트부(19)의 외측에, 단결정화 반도체 영역으로 구성된 제1 게이트부의 연장부(13A)가 형성된다. 또한, 제2 게이트부(19)의 하방에는 제1 게이트부의 연장부(13A)의 일부분이 형성된다. 그리고, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
[공정-230]
그 후, 예를 들면 n형 불순물을 이온 주입법으로 반도체 기판(10) 및 제1 게이트부의 연장부(13A)의 일부분에 이온 주입한다. 이에 따라, 드레인 영역(16) 및 소스 영역(17)을 형성하고, 아울러 제1 게이트부(13)의 연장부(13A)에 반도체 영역(31)을 형성한다. 이렇게 하여, 제1 비선형 저항 소자(30)인 pn 접합 다이오드가 형성되고, 나아가, pn 접합 영역(래터럴 pn 접합 영역)이 단결정 반도체로 형성된다. 또, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-240]
그 후, 실시 형태 1의 [공정-130]을 실행하고, 도 7 및 도 8 (A)에 나타낸 구성의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
실시 형태 3
실시 형태 3도 실시 형태 1의 변형이다. 실시 형태 3이 실시 형태 1과 상위한 점은, 제1 비선형 저항 소자(30)가 헤테로 접합 다이오드(예를 들면, 쇼트키 장벽 다이오드(Schottky barrier diode)로 이루어지는 점에 있다. 실시 형태 3의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도를 도 12에 나타냈다. 그리고, 도 12는 도 8 (A)의 화살표 B-B에 따른 것과 동일한 개략적인 일부 단면도이다. 실시 형태 3에서는, 제1 게이트부의 연장부(13A)의 일부분의 표면에 실리사이드층(32)이 형성되어 있다. 실시 형태 3의 게이트 전하 축적형 메모리 셀의 그 밖의 구성은, 실시 형태 1의 게이트 전하 축적형 메모리 셀의 구성과 동일하게 할 수 있다. 이하, 실시 형태 3의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명한다. 그리고, 실시 형태 3에서는, 각종 영역에서의 도전형을 실시 형태 1과는 역으로 했다. 실시 형태 3에서는, 인접하는 2개의 게이트 전하 축적형 메모리 셀의 제1 게이트부의 연장부(13A)를 서로 분리할 필요가 있다.
[공정-300]
먼저, 실시 형태 1의 [공정-100]과 동일하게 하여, 반도체 기판(10)에 LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(11), n형 불순물의 반도체 기판(10)에의 이온 주입, 절연막(12)의 형성을 행한다. 다음에, 예를 들면 n형 불순물을 도핑한 실리콘 박막을 퇴적시킨 후, 실시 형태 1의 [공정-100]과 동일하게 하여 실리콘 박막을 패터닝한다. 그리고, 헤테로 접합의 역내압(逆耐壓)이 확보되기 위해서는, n형 불순물의 농도는 1019원자/㎤ 이하인 것이 바람직하다.
[공정-310]
그 후, 실시 형태 1의 [공정-110]과 동일하게 하여, 제1 게이트부(13), 제1 게이트부의 연장부(13A), 유전체막(18), 제2 게이트부(19)를 형성한다. 그리고, 인접하는 2개의 게이트 전하 축적형 메모리 셀의 제1 게이트부의 연장부(13A)가 서로 분리되도록, 제1 게이트부의 연장부(13A)의 패터닝을 행한다.
[공정-320]
그 후, p형 불순물을 이온 주입법으로 반도체 기판(10)에 이온 주입하고, 드레인 영역(16) 및 소스 영역(17)을 형성한다. 실시 형태 3에서는, 제1 게이트부(13)의 연장부(13A)에는 p형 불순물을 이온 주입하지 않고, n형 불순물을 함유한 그대로 한다. 이에 따라, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-330]
다음에, 예를 들면 SiO2로 이루어지는 층간 절연층(20)을 CVD법으로 전면에 성막한 후, 드레인 영역(16)의 상방 및 제1 게이트부의 연장부(13A)의 일부분 상방의 층간 절연층(20)에 개구부를 형성한다. 그리고, 이러한 개구부 내를 포함하는 층간 절연층(20) 상에, 예를 들면 티탄층(도시하지 않음)을 스퍼터법으로 성막한 후, 어닐(anneal) 처리를 실시한다. 이에 따라, 개구부의 저부(底部)에 퇴적된 티탄층 중의 Ti 원자는 폴리실리콘으로 이루어지는 제1 게이트부의 연장부(13A) 중의 Si 원자와 반응하고, 개구부의 저부에 위치하는 제1 게이트부의 연장부(13A) 표면에 티탄 실리사이드층(32)이 형성된다. 그 후, 미반응의 티탄층을 제거하고, 이어서 알루미늄계 합금으로 이루어지는 배선층을 스퍼터법으로 성막하고, 이러한 배선층을 패터닝함으로써, 제1 비선형 저항 소자(30)의 타단인 티탄 실리사이드층(32)과 전기적으로 접속된 비트선(BL)(21), 및 드레인 영역(16)과 전기적으로 접속된 독출선 RL(도 12에는 도시하지 않음)을 형성한다. 이와 같이 하여, 도 12에 나타낸 구성의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
그리고, 헤테로 접합 다이오드를 형성하기 위한 재료는 티탄 실리사이드에 한정되지 않고, 코발트 실리사이드, 텅스텐 실리사이드 등의 재료를 사용할 수도 있고, 또는 몰리브덴 등의 금속 재료를 사용할 수도 있다. 여기에서, 헤테로 접합 다이오드로 비선형 저항 소자를 구성하는 경우, VF1의 제어는, 예를 들면 어닐 온도 또는 실리사이드화하는 금속을 적당히 선택함으로써 행할 수 있다. 또, 실시 형태 3을 실시 형태 2와 조합하여, 헤테로 접합 다이오드로 이루어지는 비선형 저항 소자를 단결정 반도체로 형성할 수도 있다.
실시 형태 4
실시 형태 4는 본 발명의 제2 구성에 관한 게이트 전하 축적형 메모리 셀에 관한 것이다. 실시 형태 4의 게이트 전하 축적형 메모리 셀의 원리도를 도 4 (A)에 나타내고, 등가 회로를 도 4 (B) 및 도 5에 나타냈다. 또, 인접하는 2개의 게이트 전하 축적형 메모리 셀에서의 제1 게이트부(13), 제1 게이트부의 연장부(13A), 채널 형성 영역(15), 드레인 영역(16), 소스 영역(17), 제1 비선형 저항 소자(30)의 개략적인 배치도를 도 13에 나타냈다. 또한, 개략적인 일부 단면도를 도 14 (A) 및 (B), 및 도 15 (A) 및 (B)에 나타냈다. 그리고, 도 14 (A)는 도 13의 화살표 A-A에 따른 개략적인 일부 단면도이며, 도 14 (B)는 도 13의 화살표 B-B에 따른 개략적인 일부 단면도이다. 도 15 (A)는 도 13의 화살표 C-C에 따른 개략적인 일부 단면도(단, 콘택트 홀을 포함하는 부분)이다. 도 15 (B)는 도 13의 화살표 C-C에 따른 것과 동일한 개략적인 일부 단면도(단, 콘택트 홀을 포함하지 않은 부분)이다.
실시 형태 4의 게이트 전하 축적형 메모리 셀의 구성은, 제1 비선형 저항 소자(30)가 형성된 위치, 및 제1 비선형 저항 소자(30)의 타단인 반도체 영역(31)과 한쪽의 소스/드레인 영역(드레인 영역(16))이 이른바 셰어드 콘택트 홀(shared contact hole)을 통해 비트선(BL)(21)에 접속되어 있는 점을 제외하고, 실시 형태 1에서 설명한 게이트 전하 축적형 메모리 셀의 구성과 동일 구성으로 할 수 있다.
즉, 실시 형태 4의 게이트 전하 축적형 메모리 셀도, 채널 형성 영역(15)과, 제1 게이트부(13)와, 이 제1 게이트부(13)와 용량 결합된 제2 게이트부(19)와, 채널 형성 영역(15)과 접해 형성되고, 서로 이간되어 형성된 소스/드레인 영역(16, 17)(드레인 영역(16), 소스 영역(17))과, 2단을 가지는 제1 비선형 저항 소자(30)와, 제2 비선형 저항 소자(33)로 이루어진다. 제2 비선형 저항 소자(33)의 구성은, 실시 형태 1에서 설명한 제2 비선형 저항 소자(33)와 동일하게 할 수 있다. 제1 게이트부(13)는 절연막(12)(이른바 게이트 절연막)을 통해 채널 형성 영역(15)과 대향하여 형성되어 있다. 그리고, 용량 결합은 제1 게이트부(13)와 제2 게이트부(19)와의 사이에 유전체막(18)을 개재시킴으로써 형성되어 있다. 제2 게이트부(19)는 워드선 WL에 접속되어 있다. 제2 게이트부(19)는 구체적으로는 워드선 WL과 공통 영역을 가진다.
실시 형태 4에서도, 제1 비선형 저항 소자(30)는 실시 형태 1에서 설명한 것과 동일한 특성을 가지며, 보다 구체적으로는 래터럴 pn 접합을 가지는 pn 접합 다이오드로 구성되어 있다. 이 pn 접합 다이오드로 구성된 제1 비선형 저항 소자(30)는, 한쪽의 소스/드레인 영역(실시 형태 4에서는, 드레인 영역(16))의 위에 형성된 절연막(12) 상의 제1 게이트부의 연장부(13A)에 일부분이 형성되어 있다. 또, 제1 비선형 저항 소자(30)의 다른 부분은, 절연 영역(소자 분리 영역(11)) 상의 제1 게이트부의 연장부(13A)에도 형성되어 있다.
즉, 제1 비선형 저항 소자(30)를 구성하는 pn 접합 다이오드는, 소스/드레인 영역(16, 17)의 도전형(예를 들면, n형)과 동일 도전형의 반도체 영역(31), 및 소스/드레인 영역(16, 17)의 도전형과는 역의 도전형(예를 들면, p형) 반도체 영역(제1 게이트부의 연장부(13A))을 가진다. 그리고, 제1 게이트부의 연장부(13A)는 제1 비선형 저항 소자(30)의 일단에 상당한다. 한편, 반도체 영역(31)은 제1 비선형 저항 소자(30)의 타단에 상당한다. 또한, 제1 게이트부의 연장부(13A)와 반도체 영역(31)의 경계 영역에, 래터럴 pn 접합이 형성되어 있다. 또, 제1 비선형 저항 소자(30)의 타단에 상당하는 반도체 영역(31)(도전형은, 예를 들면 n형)과 한쪽의 소스/드레인 영역(실시 형태 4에서는, 드레인 영역(16))과는 셰어드 콘택트 홀을 통해 비트선(BL)(21)에 접속되어 있다.
실시 형태 4의 게이트 전하 축적형 메모리 셀의 제작 방법은, 실시 형태 1 또는 실시 형태 2의 게이트 전하 축적형 메모리 셀의 제작 방법과 기본적으로 동일 방법으로 할 수 있으므로, 상세한 설명은 생략한다.
또한, 도 16 (A) 및 (B) 및 도 17에 개략적인 일부 단면도를 나타낸 바와 같이, 셰어드 콘택트 홀의 저부에 상당하는 제1 게이트부의 연장부(13A)의 일부 표면 영역에, 예를 들면 실리사이드층(32)을 형성함으로써, 헤테로 접합 다이오드로 구성된 제1 비선형 저항 소자(30)를 형성할 수 있다. 그리고, 도 16 (A) 및 (B)에 나타낸 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도는, 도 15 (A) 및 (B)에 나타낸 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도와 동일한 도면이다. 또, 도 17에 나타낸 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도는, 도 14 (B)에 나타낸 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도와 동일한 도면이다.
실시 형태 5
실시 형태 5는 본 발명의 제3 구성에 관한 게이트 전하 축적형 메모리 셀에 관한 것이다. 실시 형태 5의 게이트 전하 축적형 메모리 셀의 개략적인 일부 단면도를 도 18 (A)에 나타내고, 원리도 및 등가 회로를 도 6 (A) 및 (B)에 나타냈다. 실시 형태 5의 게이트 전하 축적형 메모리 셀은, 채널 형성 영역(15)과, 제1 게이트부(13)와, 이 제1 게이트부와 용량 결합한 제2 게이트부(19)와, 채널 형성 영역(15)과 접하여 형성되고, 서로 이간되어 형성된 소스/드레인 영역(16, 17)(드레인 영역(16), 소스 영역(17))과, 2단을 가지는 제1 비선형 저항 소자(40)와, 제2 비선형 저항 소자(33)로 이루어진다. 실시 형태 5에서는, 제1 비선형 저항 소자(40)의 일단은 제1 게이트부(13)에 접속되고, 제1 비선형 저항 소자(40)의 타단은 한쪽의 소스/드레인 영역(드레인 영역(16))에 접속되어 있다. 제1 게이트부(13)는 막 두께 3~1.5nm의 절연막(12)(이른바, 게이트 절연막)을 통해 채널 형성 영역(15)과 대향하여 형성되어 있다. 제2 비선형 저항 소자(33)는 제1 게이트부(13), 절연막(12) 및 채널 형성 영역(15)으로 구성되어 있다. 그리고, 용량 결합은 제1 게이트부(13)와 제2 게이트부(19)와의 사이에 유전체막(18)을 개재시킴으로써 형성되어 있다. 제2 게이트부(19)는 워드선 WL에 접속되어 있다. 구체적으로는, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다. 또, 한쪽의 소스/드레인 영역(드레인 영역(16))은 비트선(BL)(21)에 접속되어 있다.
실시 형태 5의 게이트 전하 축적형 메모리 셀에서의 제1 비선형 저항 소자(40)도, 소정의 전압이 인가되면 저저항 상태로 되는 특성을 가진다. 즉, 제1 비선형 저항 소자(40)는 실시 형태 1에서 설명한 것과 동일한 특성을 가지며, 보다 구체적으로는, pn 접합 다이오드로 구성되어 있다. 그리고, 소스/드레인 영역의 도전형(예를 들면, n형)과 역의 도전형(예를 들면, p형)을 가지는 pn 접합 다이오드의 영역(역도전형 불순물 영역(41)이며, 제1 비선형 저항 소자(40)의 일단에 상당함)은, 한쪽의 소스/드레인 영역(드레인 영역(16))의 표면 영역에 형성되어 있다. 한편, 소스/드레인 영역(16, 17)의 도전형과 동일 도전형(예를 들면, n형)을 가지는 이 pn 접합 다이오드의 영역(제1 비선형 저항 소자(40)의 타단에 상당함)은, 한쪽의 소스/드레인 영역(드레인 영역(16))을 겸하고 있다. 즉, 드레인 영역(16)의 비교적 불순물 농도가 낮은 영역(16A)의 표면에, 이러한 드레인 영역(16)의 도전형(예를 들면, n형)과는 역의 도전형(예를 들면, p형) 영역(역도전형 불순물 영역)(41)이 형성되어 있다. 그리고, 제1 게이트부(13)의 연장부(13A)는 이러한 역도전형 불순물 영역(41)의 표면과 접해 있다.
이하, 도 18 (A)에 나타낸 실시 형태 5의 게이트 전하 축적형 메모리 셀의 제작 방법을, 반도체 기판 등의 개략적인 일부 단면도인 도 19를 참조하여 설명한다.
[공정-500]
먼저, 반도체 기판(10)에 LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(도시하지 않음)을 공지 방법에 따라 형성한다. 이어서, 채널 형성 영역(15)을 형성하기 위해, p형 불순물을 반도체 기판(10)에 이온 주입한다. 그 후, 반도체 기판(10)의 표면을 열산화법, 또는 열산화법에 계속하여 열질화를 행하는 방법으로 처리하여, 게이트 절연막에 상당하는 막 두께 3~1.5nm의 절연막(12)을 반도체 기판(10)의 표면에 형성한다. 다음에, 예를 들면 p형 불순물을 도핑한 제1 폴리실리콘층을 전면에 CVD법으로 성막한 후, 제1 게이트부(13)의 일부가 되는 제1 폴리실리콘층이 남도록, 제1 폴리실리콘층 및 절연막(12)을 패터닝한다. 다음에, 예를 들면 n형 불순물을 이온 주입법으로 반도체 기판(10)에 이온 주입하고, 비교적 불순물 농도가 낮은 영역(16A)을 노출된 반도체 기판(10)에 형성한다. 그 후, 재차, 예를 들면 p형 불순물을 도핑한 제2 폴리실리콘층을 전면에 CVD법으로 성막한 후, 제2 폴리실리콘층을 패터닝한다. 이에 따라, 제1 게이트부(13) 및 제1 게이트부의 연장부(13A)를 얻을 수 있다. 그리고, 이 제2 폴리실리콘층은, 다음의 n형 불순물의 이온 주입 공정에서 불순물 이온이 반도체 기판(10)의 표면에 도달하는 정도로 얇게 성막할 필요가 있다. 도면에서, 제1 게이트부(13)는 이들 2층의 폴리실리콘층으로 구성되어 있지만, 1층으로 나타냈다. 이렇게 하여, 절연막(12) 상에 제1 게이트부(13)를 형성하고, 이 제1 게이트부(13)로부터 반도체층(실시 형태 5에서는 반도체 기판(10))의 소스/드레인 영역 한쪽의 형성 예정 영역(구체적으로는, 드레인 형성 예정 영역)으로 연장되는 연장부(13A)를 반도체층(실시 형태 5에서는, 반도체 기판(10)) 상에 형성할 수 있다. 이러한 연장부(13A)는 제1 게이트부(13)로부터 역도전형 불순물 영역(41)을 형성할 반도체층(실시 형태 5에서는, 반도체 기판(10))의 영역으로 연장된다. 또, 제1 게이트부(13)의 하방에는 채널 형성 영역(15)이 형성된다. 또한, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)을 얻을 수 있다.
[공정-510]
그 후, 예를 들면 n형 불순물을 이온 주입법으로 반도체 기판(10)에 이온 주입하여, 드레인 영역(16) 및 소스 영역(17)을 형성한다(도 19 (A) 참조).
[공정-520]
이어서, pn 접합 다이오드로 이루어지는 제1 비선형 저항 소자(40)를 형성한다. 이를 위해, 제1 게이트부(13)의 연장부(13A) 하방의 드레인 영역(16)의 표면 영역에, 예를 들면 연장부(13A)를 구성하는 제2 폴리실리콘층으로부터의 불순물 확산, 또는 p형 불순물의 이온 주입을 행한다. 이에 따라, 역도전형 불순물 영역(41)을 형성할 수 있다(도 19 (B) 참조). 그 후, 이온 주입된 불순물의 활성화 어닐 처리를 행한다. 그리고, [공정-510]과 [공정-520]의 순서는 역으로 해도 된다. 경우에 따라서는, 역도전형 불순물 영역(41)의 형성, 또는 드레인 영역(16) 및 소스 영역(17)의 형성은 제1 게이트부(13) 및 연장부(13A)의 형성 전에 행해도 된다.
[공정-530]
그 후, 유전체막(18)으로서 기능하는, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy로 이루어지는 층간 절연층을 CVD법, 열산화법, 열질화법 또는 플라즈마 질화법으로 전면에 성막한다. 다음에, 예를 들면 n형 불순물을 도핑한 폴리실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리실리콘층을 패터닝함으로써, 제2 게이트부(19)를 형성한다(도 19 (C) 참조). 그리고, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
[공정-540]
다음에, 예를 들면 SiO2로 이루어지는 층간 절연층(20)을 CVD법으로 전면에 성막한 후, 드레인 영역(16) 상방의 층간 절연층(20)에 개구부를 형성한다. 그리고, 이러한 개구부 내를 포함하는 층간 절연층(20) 상에, 예를 들면 알루미늄계 합금으로 이루어지는 배선층을 스퍼터법으로 성막하고, 이러한 배선층을 패터닝함으로써, 드레인 영역(16)과 전기적으로 접속된 비트선(BL)(21)을 형성한다. 이렇게 하여, 도 18 (A)에 나타낸 구조의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
실시 형태 6
실시 형태 6의 게이트 전하 축적형 메모리 셀은, 실시 형태 5의 게이트 전하 축적형 메모리 셀의 변형이다. 실시 형태 6의 게이트 전하 축적형 메모리 셀이 실시 형태 5와 상위한 점은, 도 20 (A)에 개략적인 일부 단면도를 나타낸 바와 같이, 게이트 전하 축적형 메모리 셀이 이른바 SOI 구조를 가지고 있는 점, 및 제1 비선형 저항 소자(40)가 실리콘층(44)의 두께 방향 전체에 걸쳐 형성된 역도전형 불순물 영역(45)(예를 들면, p형 불순물을 함유함)과 드레인 영역(16)(예를 들면, n형 불순물을 함유함)으로 구성되어 있는 점에 있다. 즉, 소스/드레인 영역(16, 17)의 도전형(예를 들면, n형)과 역의 도전형(예를 들면, p형)을 가지는 pn 접합 다이오드의 영역(역도전형 불순물 영역(45)이며, 제1 비선형 저항 소자(40)의 일단에 상당함)은, 한쪽의 소스/드레인 영역(드레인 영역(16))의 일부분 영역에 형성되어 있다. 그리고, 제1 비선형 저항 소자(40)의 타단에 상당하는 pn 접합 다이오드의 영역은, 한쪽의 소스/드레인 영역(실시 형태 6에서는, 드레인 영역(16))을 겸하고 있다. 제1 비선형 저항 소자(40)를 구성하는 pn 접합 다이오드는 래터럴 pn 접합을 가지며, 나아가, 단결정 반도체 영역인 실리콘층(44)에 형성되어 있다. 제1 게이트부(13), 제1 게이트부의 연장부(13A), 드레인 영역(16) 및 소스 영역(17)의 개략적인 배치도를 도 20 (B)에 나타냈다. 도 20 (A)는 도 20 (B)의 선 A-A에 따른 개략적인 일부 단면도이다. 역도전형 불순물 영역(45)은 연장부(13A)의 아래에 형성되어 있고, 역도전형 불순물 영역(45)은 드레인 영역(16)의 폭 방향 일부분만을 차지하고 있다. 제1 비선형 저항 소자(40)를 이와 같은 구성으로 함으로써, pn 접합 면적을 감소시킬 수 있어, IRI의 값을 작게 할 수 있다. 그 결과, 제1 게이트부(13)에 축적된 정보를 한층 긴 시간 동안 독출할 수 있다.
다음에, 도 20에 나타낸 실시 형태 6의 게이트 전하 축적형 메모리 셀의 제작 방법을 반도체 기판 등의 개략적인 일부 단면도인 도 21을 참조하여 설명한다.
[공정-600]
먼저, 기판 접합에 이어 연삭(硏削)·연마를 행하는, 이른바 접합법, 또는 SIMOX법 등에 따라, 박막 단결정의 실리콘층(44)을 SiO2등으로 이루어지는 절연층(43)을 통해, 예를 들면 실리콘 반도체 기판으로 이루어지는 지지 기판(42) 상에 형성한다. 이어서, 실리콘층(44)에 선택 산화 처리를 실행하고, 게이트 전하 축적형 메모리 셀을 형성할 영역을 남겨, 이른바 필드(field) 산화막(절연 영역)을 형성한다. 그 후, 반도체층(실시 형태 6에서는 실리콘층(44))의 표면을 열산화법, 또는 열산화에 계속하여 열질화를 행하는 방법으로 처리하고, 게이트 절연막에 상당하는 막 두께 3~1.5nm의 절연막(12)을 실리콘층(44)의 표면에 형성한다. 다음에, 예를 들면 p형 불순물을 도핑한 제1 폴리실리콘층을 전면에 CVD법으로 성막한 후, 제1 게이트부(13)의 일부가 되는 제1 폴리실리콘층이 남도록 제1 폴리실리콘층 및 절연막(12)을 패터닝한다. 그 후, 재차 예를 들면 p형 불순물을 도핑한 제2 폴리실리콘층을 전면에 CVD법으로 성막한 후, 제2 폴리실리콘층을 패터닝한다. 이에 따라, 제1 게이트부(13) 및 제1 게이트부의 연장부(13A)를 얻을 수 있다. 그리고, 이 제2 폴리실리콘층은, 다음의 n형 불순물 이온 주입 공정으로 불순물 이온이 실리콘층(44)에 도달하는 정도로 얇게 성막할 필요가 있다. 도면에서, 제1 게이트부(13)는 이들의 2층의 폴리실리콘층으로 구성되어 있지만, 1층으로 나타냈다. 이렇게 하여, 절연막(12) 상에 제1 게이트부(13)를 형성하고, 나아가, 이 제1 게이트부(13)로부터 반도체층(실시 형태 6에서는 실리콘층(44))의 소스/드레인 영역 한쪽의 형성 예정 영역으로 연장되는 연장부(13A)를 반도체층(실리콘층(44)) 상에 형성할 수 있다(도 21 (A) 참조). 이러한 연장부(13A)는 제1 게이트부(13)로부터 역도전형 불순물 영역(45)을 형성할 반도체층(실시 형태 6에서는, 실리콘층(44))의 영역으로 연장된다. 또, 제1 게이트부(13)의 연장부(13A)의 평면 형상은, 예를 들면 도 20 (B)에 나타낸 형상으로 하는 것이 바람직하지만, 이러한 평면 형상에 한정되는 것은 아니다.
[공정-610]
그 후, 예를 들면 n형 불순물을 이온 주입법으로 실리콘층(44)에 이온 주입하여, 드레인 영역(16) 및 소스 영역(17)을 형성한다(도 21 (B) 참조). 또, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-620]
이어서, pn 접합 다이오드로 이루어지는 제1 비선형 저항 소자(40)을 형성하기 위해, 제1 게이트부(13)의 연장부(13A) 하방의 실리콘층(44)의 두께 방향 전체에, 예를 들면 p형 불순물을 이온 주입하고, 역도전형 불순물 영역(45)을 형성한다(도 21 (C) 참조). 그 후, 이온 주입된 불순물의 활성화 어닐 처리를 행한다. 그리고, [공정-610]과 [공정-620]의 순서는 역으로 해도 된다. 경우에 따라서는, 역도전형 불순물 영역(45)의 형성은 제1 게이트부(13) 및 연장부(13A)의 형성 전에 행해도 된다.
[공정-630]
그 후, 유전체막(18)으로서 기능하는, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy로 이루어지는 층간 절연층을 CVD법, 열산화법, 열질화법 또는 플라즈마 질화법으로 전면에 성막한다. 다음에, 예를 들면 n형 불순물을 도핑한 폴리실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리실리콘층을 패터닝함으로써, 제2 게이트부(19)를 형성한다. 그리고, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
[공정-640]
다음에, 예를 들면 SiO2로 이루어지는 층간 절연층(20)을 CVD법으로 전면에 성막한 후, 드레인 영역(16) 상방의 층간 절연층(20)에 개구부를 형성한다. 그리고, 이러한 개구부 내를 포함하는 층간 절연층(20) 상에, 예를 들면 알루미늄계 합금으로 이루어지는 배선층을 스퍼터법으로 성막하고, 이러한 배선층을 패터닝함으로써, 드레인 영역(16)과 전기적으로 접속된 비트선(BL)(21)을 형성한다. 이렇게 하여, 도 20에 나타낸 구조의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
실시 형태 7
실시 형태 7의 게이트 전하 축적형 메모리 셀은, 실시 형태 5의 게이트 전하 축적형 메모리 셀의 변형이다. 실시 형태 7의 게이트 전하 축적형 메모리 셀이 실시 형태 5와 상위한 점은 다음과 같다. 즉, 도 22에 개략적인 일부 단면도를 나타낸 바와 같이, 제1 비선형 저항 소자(40)가 pn 접합 다이오드로 이루어지고, 제1 비선형 저항 소자(40)의 일단에 상당하는 pn 접합 다이오드의 영역 [소스/드레인 영역(16, 17)의 도전형(예를 들면, n형)과 역의 도전형(예를 들면, p형)을 가지는 pn 접합 다이오드의 영역]은 제1 게이트부(13)를 겸하고 있다. 한편, 제1 비선형 저항 소자(40)의 타단에 상당하는 pn 접합 다이오드의 영역[소스/드레인 영역(16, 17)의 도전형(예를 들면, n형)과 동일 도전형(예를 들면, n형)을 가지는 pn 접합 다이오드의 영역]은, 제1 게이트부(13)로부터 한쪽의 소스/드레인 영역(드레인 영역(16))으로 연장되는 제1 게이트부의 연장부(13A)에 형성되어 있다. 즉, pn 접합 다이오드는, 예를 들면 p형 불순물을 함유하는 제1 게이트부(13)와, 이러한 제1 게이트부(13)로부터 드레인 영역(16)으로 연장되는 연장부(13A)(예를 들면, n형 불순물을 함유함)로 구성되어 있다. 제1 비선형 저항 소자(40)를 이와 같은 구성으로 함에 따라서도, pn 접합 면적을 감소시킬 수 있어, IRI의 값을 작게 할 수 있다. 그 결과, 제1 게이트부(13)에 축적된 정보를 한층 긴 시간 동안 독출할 수 있다.
다음에, 도 22에 나타낸 실시 형태 7의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명한다.
[공정-700]
먼저, 실시 형태 5의 [공정-500]과 마찬가지로, 반도체 기판(10)에 LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(도시하지 않음)을 공지의 방법에 따라 형성한다. 그 후, 반도체 기판(10)의 표면을 열산화법, 또는 열산화에 계속하여 열질화를 행하는 방법으로 처리하고, 게이트 절연막에 상당하는 막 두께 3~1.5nm의 절연막(12)을 반도체 기판(10)의 표면에 형성한다. 다음에, 예를 들면 p형 불순물을 도핑한 제1 비결정성 실리콘층을 전면에 CVD법으로 성막한 후, 제1 게이트부(13)의 일부가 되는 제1 비결정성 실리콘층이 남도록, 제1 비결정성 실리콘층 및 절연막(12)을 패터닝한다. 그 후, 자연 산화막이나 표면의 오염을 의도적으로 제거하여, 청정화한 후, 재차 예를 들면 p형 불순물을 도핑한 제2 비결정성 실리콘층을 전면에 얇게 CVD법으로 성막한다. 이어서, 비결정성 실리콘층을 불활성 가스 분위기 중에서 700℃ 정도로 가열하면, 반도체 기판(10) 상의 제2 비결정성 실리콘층은, 반도체 기판(10)과 접하는 부분으로부터 단결정으로 변환되어, 횡 방향으로 성장해 간다. 그 후, 단결정화된 실리콘층을 패터닝한다. 이에 따라, 제1 게이트부(13) 및 제1 게이트부의 연장부(13A)를 얻을 수 있다. 이 제2 비결정성 실리콘층은 다음의 n형 불순물의 이온 주입 공정에서 불순물 이온이 반도체 기판(10)의 표면에 도달하는 정도로 얇게 성막할 필요가 있다. 그리고, 도면에서, 제1 게이트부(13)는 이들 2층의 폴리실리콘층으로 구성되어 있지만, 1층으로 나타냈다. 이렇게 하여, 절연막(12) 상에 제1 게이트부(13)를 형성하고, 이 제1 게이트부(13)로부터 반도체층(실시 형태 7에서는 반도체 기판(10))의 소스/드레인 영역 한쪽의 형성 예정 영역으로 연장되는 연장부(13A)를 반도체층(반도체 기판(10)) 상에 형성할 수 있다.
[공정-710]
그 후, 예를 들면 n형 불순물을 이온 주입법으로 반도체 기판(10)에 이온 주입하여, 드레인 영역(16) 및 소스 영역(17)을 형성한다. 이 때, 제1 게이트부(13)의 연장부(13A)에는 n형 불순물이 이온 주입된다. 그리고, 제1 게이트부(13)의 부분을 레지스트 재료로 선택적으로 덮어 둠으로써, 그 부분은 p형 불순물을 함유한 영역으로서 남아, 제1 비선택 저항 소자(40)의 역도전형 불순물 영역(46)으로서도 기능한다. 또한, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-720]
그 후, 실시 형태 5의 [공정-530] 및 [공정-540]과 동일한 공정을 거쳐, 도 22에 나타낸 구조의 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
실시 형태 7에서는, [공정-700]에서, 단결정화된 실리콘층에, 래터럴 pn 접합을 가지는 pn 접합을 형성할 수 있다. 이와 같이, 단결정화 실리콘층에 pn 접합을 형성함으로써, 제1 비선형 저항 소자(40)의 비도통 시의 누설 전류(IR1)의 감소를 확실하게 도모할 수 있다.
실시 형태 8
실시 형태 8의 게이트 전하 축적형 메모리 셀도, 실시 형태 5의 게이트 전하 축적형 메모리 셀의 변형이다. 실시 형태 8의 게이트 전하 축적형 메모리 셀의 구조는, 실질적으로 실시 형태 5의 게이트 전하 축적 메모리 셀의 구조와 동일하지만, 그 제작 방법은 실시 형태 5에서의 제작 방법과 약간 상이하다. 특히, 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법에 의해, 셀 면적의 축소화를 도모하는 것이 가능하다. 이하, 도 23~도 26을 참조하여, 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법을 설명한다.
[공정-800]
먼저, 반도체 기판(10)에, LOCOS 구조 또는 트렌치 구조를 가지는 소자 분리 영역(도시하지 않음)을 공지의 방법에 따라 형성한다. 그리고, 필요에 따라, 반도체 기판(10)의 표면에 웰(도시하지 않음)을 형성해도 된다. 그 후, 반도체 기판(10)의 표면에 열산화법, 또는 열산화에 계속하여 열질화를 행하는 방법으로 처리하고, 게이트 절연막에 상당하는 막 두께 3~1.5nm의 절연막(12)을 반도체 기판(10)의 표면에 형성한다. 다음에, 예를 들면 p형 불순물을 도핑한 제1 폴리실리콘층(113A)을 전면에 CVD법으로 성막한 후, 최소한 제1게이트부(13)의 일부 및 연장부(13A)의 일부가 되는 제1 폴리실리콘층(113A)이 남도록, 제1 폴리실리콘층(113A) 및 절연막(12)을 리소그래피 기술에 따라 패터닝한다(도 23 (A) 참조).
[공정-810]
그 후, 재차, 예를 들면 p형 불순물을 도핑한 제2 폴리실리콘층(113B)을 전면에 CVD법으로 성막한다(도 23 (B) 참조). 그리고, 제2 폴리실리콘층(113B)의 두께는, 제1 폴리실리콘층(113A)의 두께보다 얇은 것이, 프로세스 마진의 관점에서 바람직하다. 그리고, 제2 폴리실리콘층(113B) 이상의 두께로서, 제1 폴리실리콘층(113A)과 제2 폴리실리콘층(113B)과의 두께 합계 미만의 두께만큼, 제2 폴리실리콘층(113B) 및 제1 폴리실리콘층(113A)을 동일하게 에칭한다. 이에 따라, 제1 폴리실리콘층(113A)이 남고, 또한 제1 폴리실리콘층(113A) 및 절연막(12)의 측벽 부분에 제2 폴리실리콘층(113B)이 남는다(도 23 (C) 참조). 그리고, 남은 제1 폴리실리콘층(113A)의 일부는, 제1 게이트부(13) 및 그 연장부(13A)에 상당한다. 또한, 남은 제2 폴리실리콘층(113B)은, 제1 게이트부의 연장부(13A)에 상당한다. 그리고, 이 공정으로, 전술한 실시 형태 7에서의 [공정-700]을 실행하면, 제1 게이트부(13)의 연장부(13A)는 단결정화된다. 그 결과, 단결정화된 실리콘층에 pn 접합을 형성할 수 있어, 제1 비선형 저항 소자(30)의 비도통 시의 누설 전류(IR1)의 감소를 확실하게 도모하는 것이 가능하게 된다.
[공정-820]
그 후, 예를 들면 SiO2, SiO2/SixNy, SiO2/SixNy/SiO2또는 Ta2O5/SixNy로 이루어지는 유전체막을 CVD법, 열산화법, 열질화법 또는 플라즈마 질화법으로 전면에 성막한다. 그리고, 다시, 그 위에 제2 게이트부로 되는, 예를 들면 n형 불순물을 도핑한 제3 폴리실리콘층(19A) 또는 폴리실리콘층과 텅스텐 실리사이드층의 적층 구조를 형성한다. 다시, 에칭 마스크로서 기능하는 산화막(60)을 그 위에 성막한다(도 24 (A) 참조).
[공정-830]
다음에, 리소그래피 기술에 따라 제2 게이트부의 형상을 가지는 레지스트 재료(61)를 형성하고, 이러한 레지스트 재료(61)를 마스크로 하여, 산화막(60) 및 제3 폴리실리콘층(19A)을 에칭하고, 유전체막(18)이 노출된 시점에서 에칭을 정지한다(도 24 (B) 참조). 이에 따라, 제2 게이트부(19)가 형성된다. 그리고, 제2 게이트부(19)는 워드선 WL과 공통 영역을 가진다.
[공정-840]
그 후, 레지스트 재료(61)를 제거하고, 이어서, 재차 리소그래피 기술에 따라 레지스트 재료(62)를 형성한다. 그리고, 제1 게이트부의 소스 영역측의 단부를 형성하기 위해, 산화막(60)과 레지스트 재료(62)를 마스크로 하여, 유전체막(18), 제1 폴리실리콘층(113A) 및 절연막(12)을 에칭한다(도 25 (A) 참조). 그리고, 제1 게이트부의 소스 영역측의 단부는, 산화막(60) 측면의 존재에 의해 셀프 얼라인 (self-alignment) 에칭된다. 이렇게 하여, 절연막(12) 상에 제1 폴리실리콘층(113A)으로 이루어지는 제1 게이트부(13)를 형성하고, 아울러, 이 제1 게이트부(13)로부터 반도체층(실시 형태 8에서는 반도체 기판(10))의 소스/드레인 영역 한쪽의 형성 예정 영역으로 연장되는 제1 게이트부의 연장부(13A)를 반도체층(반도체 기판(10)) 상에 형성할 수 있다. 이러한 제1 게이트부의 연장부(13A)는 제1 게이트부(13)로부터 역도전형 불순물 영역(47)을 형성할 영역으로 연장되어, 제1 폴리실리콘층(113A) 및 제2 폴리실리콘층(113B)으로로 구성되어 있다.
[공정-850]
다음에, 레지스트 재료(62)를 제거하고, 표면을 청정화한 후, 제2 게이트부(19)를 마스크로 하여 n형 불순물을 선택적으로 이온 주입하고, 저농도 드레인 영역 및 저농도 소스 영역을 형성한다. 여기에서, 절연막(12) 및 제1 폴리실리콘층(113A)의 합계 두께가, 이 이온 주입 공정에서의 레인지(range)보다도 작아지도록 설계해 둔다. 그 후, 열처리를 행하여, 제2 폴리실리콘층(113B) 중에 함유된 p형 불순물을 저농도 드레인 영역의 표면으로 열확산시킨다. 이에 따라, pn 접합 다이오드로 이루어지는 제1 비선형 저항 소자(40)를 구성하는 역도전형 불순물 영역(47)(p형 불순물 영역)이 반도체층(실시 형태 8에서는, 반도체 기판(10))의 표면에 형성된다(도 25 (B) 참조).
[공정-860]
그 후, 공지의 LDD 프로세스에 의해 스페이서 절연막(63)을 형성하고, 고농도의 드레인 영역(16) 및 소스 영역(17)을 형성하기 위한 n형 불순물의 이온 주입을 행한다(도 26 참조). 또, 이에 따라, 제1 게이트부(13)와, 절연막(12)과, 채널 형성 영역(15)으로 구성된 제2 비선형 저항 소자(33)를 얻을 수 있다.
[공정-870]
이어서, 예를 들면 SiO2로 이루어지는 층간 절연층을 CVD법으로 전면에 성막한 후, 드레인 영역(16) 상방의 층간 절연층에 개구부를 형성한다. 그리고, 이러한 개구부 내를 포함하는 층간 절연층 상에, 예를 들면 알루미늄계 합금으로 이루어지는 배선층을 스퍼터법으로 성막하고, 이러한 배선층을 패터닝함으로써, 드레인 영역(16)과 전기적으로 접속된 비트선(BL)을 형성한다. 이와 같이 하여, 게이트 전하 축적형 메모리 셀을 얻을 수 있다.
이상 설명한 실시 형태 8의 게이트 전하 축적형 메모리 셀의 제작 방법에 의하면, 리소그래피 기술에서의 해상도에 따르지 않고, 소면적의 비선형 저항 소자를 형성하는 것이 가능하게 되어, 최소 에칭 가공 치수(선폭(線幅))를 F로 했을 때, 6F2에 가까운 면적의 게이트 전하 축적형 메모리 셀을 제작할 수 있다.
그리고, pn 접합 다이오드로 이루어지는 비선형 저항 소자 대신에, 도 27에 개략적인 일부 단면도를 나타낸 바와 같이, 헤테로 접합 다이오드(예를 들면, 쇼트키 장벽 다이오드)로부터 비선형 저항 소자를 구성할 수도 있다. 이 경우에는, 예를 들면, 실시 형태 5에서, 제2 폴리실리콘층을 형성하는 대신에, 예를 들면 티탄 실리사이드층을 드레인 영역(16)의 표면에 형성하면 된다. 이에 따라, 헤테로 접합 다이오드를 한쪽의 소스/드레인 영역(드레인 영역(16))의 표면 영역에 형성된 도체 영역(연장부(13A)가 상당되고, 제1 비선형 저항 소자(30)의 일단에 상당함)과, 한쪽의 소스/드레인 영역(드레인 영역(16)이며, 제1 비선형 저항 소자(30)의 타단에 상당함)으로 구성할 수 있다. 즉, 예를 들면, 제1 게이트부(13)를 폴리실리콘층과 티탄 실리사이드층의 2층 구조로 하고, 제1 게이트부(13)로부터의 연장부(13A)를 티탄 실리사이드층으로 구성해도 된다. 이 경우, 드레인 영역(16), 및 드레인 영역(16)과 접하는 티탄 실리사이드층으로 이루어지는 연장부(13A)의 부분(도체 영역)에 의해 헤테로 접합 다이오드가 구성된다. 그리고, 헤테로 접합 다이오드를 구성하기 위한 재료는 티탄 실리사이드에 한정되지 않고, 코발트 실리사이드, 텅스텐 실리사이드 등의 재료, 또는 몰리브덴 등의 금속 재료를 사용할 수도 있다. 여기에서, 헤테로 접합 다이오드로 비선형 저항소자를 구성하는 경우, VF1의 제어는, 예를 들면 어닐 온도 또는 실리사이드화하는 금속을 적당히 선택함으로써 행할 수 있다.
이상, 본 발명을 발명의 실시 형태에 따라 설명했지만, 본 발명은 이들에 한정되지 않는다. 발명의 실시 형태에서 설명한 게이트 전하 축적형 메모리 셀의 구조는 예시이며, 적당히 설계 변경할 수 있다. 또, 발명의 실시 형태에서는, 주로 n형의 게이트 전하 축적형 메모리 셀을 예로 들어 설명했지만, 본 발명의 게이트 전하 축적형 메모리 셀을 p형의 게이트 전하 축적형 메모리 셀에 적용할 수 있음은 물론이다. 그리고, 이 경우에는, 도 1 (B), 도 4 (B) 또는 도 6 (B)에 나타낸 게이트 전하 축적형 메모리 셀의 등가 회로에서의 제1 비선형 저항 소자(30) 및 제2 비선형 저항 소자(33)의 극성은 역으로 된다. 또한, 이 경우, 제1 비선형 저항 소자의 V-I 특성은 도 3에 예시한 V-I 특성을, 원점을 중심으로 하여 180°회전하여 얻어지는 V-I 특성으로 하면 된다. 또, 예를 들면, 실시 형태 1~실시 형태 5, 실시 형태7, 실시 형태 8에서 설명한 게이트 전하 축적형 메모리 셀을, SOI 구조를 가지는 게이트 전하 축적형 메모리 셀에 적용할 수 있다. 일예로서, 도 18 (A)에 나타낸 실시 형태 5의 게이트 전하 축적형 메모리 셀에 SOI 구조를 적용한 경우의 게이트 전하 축적형 메모리 셀의 구조를 도 18 (B)에 나타냈다. 경우에 따라서는, 제1 게이트부로부터 연장되는 연장부를 형성하는 대신에, 제1 게이트부와 비선형 저항 소자의 일단을 접속하는 배선을 형성해도 된다. 또, 실시 형태에서는, 한쪽의 소스/드레인 영역을 오로지 드레인 영역으로서 설명했지만, 그 대신에, 한쪽의 소스/드레인 영역을 소스 영역으로 해도 된다. 또, 본 발명의 게이트 전하 축적형 메모리 셀은, 이른바 TFT 구조를 가지고 있어도 된다. 또한, 실리콘 반도체뿐만 아니라, 예를 들면 GaAs계 등의 화합물 반도체로 구성된 게이트 전하 축적형 메모리 셀로 할 수도 있다. 또, 실시 형태1, 실시 형태 2 및 실시 형태 4에서 설명한 게이트 전하 축적형 메모리 셀(n 채널형 게이트 전하 축적형 메모리 셀)에서, 제1 게이트부의 도전형과 반도체 영역(31)의 도전형을 역으로 함으로써, 제1 비선형 저항 소자의 극성을 역으로 할 수도 있다. 또, 실시 형태 5~실시 형태 8에서 설명한 게이트 전하 축적형 메모리 셀(n 채널형 게이트 전하 축적형 메모리 셀)에서, 제1 게이트부의 도전형의 도전형을 역으로 함으로써, 제1 비선형 저항 소자의 극성을 역으로 할 수도 있다.
본 발명의 게이트 전하 축적형 메모리 셀 또는 그 제작 방법에서는, 간단한 구조의 DRAM 게인 셀을 얻을 수 있고, 나아가, 그 제조 프로세스가 그다지 복잡하게 되지 않아, 종래의 플래시 메모리의 제조 프로세스의 약간의 연장에서 제조할 수 있고, 나아가, 외부 배선수나 단자부(콘택트부)의 면적 증가를 억제할 수 있다. 또, 종래의 DRAM과 같은 복잡한 구조의 커패시터가 불필요하고, 종래의 DRAM에 필요했던 큰 커패시터가 원리적으로는 불필요하다. 따라서, 본 발명의 게이트 전하 축적형 메모리 셀에서는, 셀 면적이 대폭 증가하지도 않는다. 또, DRAM 포함 로직 회로의 제조가 용이하게 된다.
터널 전류에 따른 메모리 셀에의 정보의 기입 및 소거는, 예를 들면, 전기적 재기입이 가능한 메모리 소자(EEPROM : Electrically Erasable and Programmable ROM)로부터 주지의 기술이다. 그러나, 이러한 메모리 소자에서는, 정보의 기입 속도가 늦다고 하는 난점이 있다. 본 발명의 게이트 전하 축적형 메모리 셀에서는, 예를 들면 pn 접합 다이오드로 이루어지는 제1 비선형 저항 소자가 형성되어 있으므로, 고속으로 정보의 기입을 행할 수 있다. 한편, 제2 비선형 저항 소자가 형성되어 있으므로, 예를 들면 복수의 게이트 전하 축적형 메모리 셀에 대하여 정보의 소거를 일괄하여 행할 수 있다.

Claims (72)

  1. (A) 채널 형성 영역,
    (B) 절연막을 통해 상기 채널 형성 영역과 대향하여 형성된 제1 게이트부,
    (C) 상기 제1 게이트부와 용량 결합된 제2 게이트부,
    (D) 상기 채널 형성 영역과 접하여 형성되고, 서로 이간(離間)되어 형성된 소스/드레인 영역,
    (E) 2단(端)을 가지고, 그 중의 일단이 제1 게이트부에 접속된 제1 비선형(非線型) 저항 소자, 및
    (F) 제1 게이트부와, 절연막과, 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역으로 구성된 제2 비선형 저항 소자
    로 이루어지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  2. 제1항에 있어서,
    절연막은 두께 3nm 이하의 실리콘 산화막으로 이루어지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  3. 제2항에 있어서,
    제2 비선형 저항 소자는 MIS형 또는 MOS형 터널 다이오드(tunnel diode)인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  4. 제1항에 있어서,
    제1 비선형 저항 소자는 2단자 동작 특성을 가지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  5. 제1항에 있어서,
    제1 비선형 저항 소자는 순방향(順方向) 도통 전압과 동일 극성으로서, 절대치가 순방향 도통 전압의 절대치 이상인 제1 전압이 2단 사이에 인가되면 저(低)저항 상태로 되고, 순방향 도통 전압과 동일 극성으로서 절대치가 상기 순방향 도통 전압의 절대치 미만인 제2 전압, 또는 순방향 도통 전압과 역극성의 전압이 2단 사이에 인가되면 고(高)저항 상태로 되는 특성을 가지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  6. 제5항에 있어서,
    제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  7. 제6항에 있어서,
    pn 접합 다이오드는, 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역(逆)의 도전형 반도체 영역을 가지고,
    소스/드레인 영역의 도전형과는 역의 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고,
    소스/드레인 영역의 도전형과 동일 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  8. 제6항에 있어서,
    상기 pn 접합 다이오드의 pn 접합 영역은, 단결정(單結晶) 반도체로 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  9. 제6항에 있어서,
    상기 pn 접합 다이오드는 래터럴(lateral) pn 접합을 가지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  10. 제5항에 있어서,
    제1 비선형 저항 소자는 헤테로(hetero) 접합 다이오드로 이루어지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  11. 제1항에 있어서,
    상기 용량 결합은 제1 게이트부와 제2 게이트부와의 사이에 유전체막을 개재(介在)시킴으로써 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  12. 제5항에 있어서,
    제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단은 비트선에 접속되고, 한쪽의 소스/드레인 영역은 독출선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선(消去線)에 접속되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  13. 제12항에 있어서,
    비트선을 제1 비트선 전위로 하고, 또한 독출선을 제1 독출선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서, 비트선으로부터 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  14. 제12항에 있어서,
    비트선을 제2 비트선 전위로 하고, 또한 독출선을 제1 독출선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서, 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  15. 제13항 또는 제14항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 역바이어스하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  16. 제13항 또는 제14항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 부유(浮遊) 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  17. 제12항에 있어서,
    소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트부로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  18. 제13항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제1 비트선 전위의 수준수(水準數)에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  19. 제18항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 1이고, 기억된 정보는 2치(値) 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  20. 제18항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 2 이상이고, 기억된 정보는 다치(多値) 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  21. 제13항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  22. 제21항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  23. 제21항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  24. 제13항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  25. 제24항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  26. 제24항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  27. 제12항에 있어서,
    제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  28. 제27항에 있어서,
    pn 접합 다이오드는 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역의 도전형 반도체 영역을 가지고,
    소스/드레인 영역의 도전형과는 역의 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고,
    소스/드레인 영역의 도전형과 동일 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  29. 제27항에 있어서,
    pn 접합 다이오드는 래터럴 pn 접합을 가지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  30. 제29항에 있어서,
    pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  31. 제12항에 있어서,
    제1 비선형 저항 소자는 헤테로 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  32. 제5항에 있어서,
    제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단 및 한쪽의 소스/드레인 영역은 비트선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선에 접속되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  33. 제32항에 있어서,
    비트선을 제1 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서 비트선으로부터 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  34. 제32항에 있어서,
    비트선을 제2 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 제1 비선형 저항 소자의 타단과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  35. 제33항 또는 제34항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 역바이어스하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  36. 제33항 또는 제34항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 부유 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  37. 제32항에 있어서,
    소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트부로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  38. 제33항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제1 비트선 전위의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  39. 제38항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  40. 제38항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  41. 제33항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  42. 제41항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  43. 제41항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  44. 제33항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  45. 제44항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  46. 제44항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  47. 제32항에 있어서,
    제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  48. 제47항에 있어서,
    pn 접합 다이오드는 소스/드레인 영역의 도전형과 동일 도전형의 반도체 영역, 및 소스/드레인 영역의 도전형과는 역의 도전형 반도체 영역을 가지고,
    소스/드레인 영역의 도전형과는 역의 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 일단에 상당하고,
    소스/드레인 영역의 도전형과 동일 도전형의 상기 반도체 영역은 제1 비선형 저항 소자의 타단에 상당하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  49. 제47항에 있어서,
    pn 접합 다이오드는 래터럴 pn 접합을 가지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  50. 제49항에 있어서,
    pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  51. 제32항에 있어서,
    제1 비선형 저항 소자는 헤테로 접합 다이오드로 이루어지고, 상기 제1 비선형 저항 소자는 제1 게이트부 또는 제1 게이트부의 연장부에 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  52. 제5항에 있어서,
    제2 게이트부는 워드선에 접속되고, 제1 비선형 저항 소자의 타단은 한쪽의 소스/드레인 영역에 접속되고, 상기 한쪽의 소스/드레인 영역은 비트선에 접속되고, 제2 비선형 저항 소자를 구성하는 채널 형성 영역 또는 최소한 한쪽의 소스/드레인 영역은 소거선에 접속되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  53. 제52항에 있어서,
    비트선을 제1 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 한쪽의 소스/드레인 영역과의 사이를 상기 제1 전압으로 함으로써, 제1 비선형 저항 소자를 저저항 상태로 하고, 따라서 비트선으로부터 한쪽의 소스/드레인 영역 및 제1 비선형 저항 소자를 통해 제1 극성의 전하를 제1 게이트부로 이동시키고, 이러한 제1 극성의 전하를 제1 게이트부에 축적하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  54. 제52항에 있어서,
    비트선을 제2 비트선 전위로 하고, 이어서, 워드선을 제1 워드선 전위로부터 제2 워드선 전위로 함으로써, 제1 게이트부와 제2 게이트부와의 용량 결합에 따라 제1 게이트부와 한쪽의 소스/드레인 영역과의 사이를, 상기 제2 전압 또는 순방향 도통 전압과 역극성의 전압으로 함으로써, 제1 비선형 저항 소자를 고저항 상태대로 하고, 따라서 제1 게이트부에 축적된 전하 상태의 변화를 저지하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  55. 제53항 또는 제54항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 역바이어스하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  56. 제53항 또는 제54항에 있어서,
    워드선에 제2 워드선 전위를 인가할 때, 다른 쪽의 소스/드레인 영역을 채널 형성 영역에 대하여 부유 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  57. 제52항에 있어서,
    소거선에 소거선 전위를 인가함으로써, 제2 비선형 저항 소자를 통해 소거선으로부터 제1 극성과는 역극성인 제2 극성의 전하를 제1 게이트부로 이동시키고, 또는 제1 극성의 전하를 제1 게이트부로부터 제2 비선형 저항 소자를 통해 소거선으로 방전시키고, 따라서, 제1 게이트부의 전하 축적 상태를 제2 전하 축적 상태로 하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  58. 제53항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제1 비트선 전위의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  59. 제58항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  60. 제58항에 있어서,
    비트선에 인가되는 제1 비트선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  61. 제53항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀
  62. 제61항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  63. 제61항에 있어서,
    워드선에 인가되는 제2 워드선 전위의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  64. 제53항에 있어서,
    제1 게이트부에 축적될 전하가 기억된 정보에 상당하고, 기억된 정보는 제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수에 대응하는 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  65. 제64항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 1이고, 기억된 정보는 2치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  66. 제64항에 있어서,
    제2 워드선 전위와 제1 비트선 전위와의 사이의 전압의 수준수는 2 이상이고, 기억된 정보는 다치 정보인 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  67. 제52항에 있어서,
    제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고,
    제1 비선형 저항 소자의 일단에 상당하는 상기 pn 접합 다이오드의 영역은, 한쪽의 소스/드레인 영역에 형성되고,
    제1 비선형 저항 소자의 타단에 상당하는 상기 pn 접합 다이오드의 영역은, 한쪽의 소스/드레인 영역을 겸하는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  68. 제52항에 있어서,
    제1 비선형 저항 소자는 pn 접합 다이오드로 이루어지고,
    제1 비선형 저항 소자의 일단에 상당하는 상기 pn 접합 다이오드의 영역은 제1 게이트부를 겸하고,
    제1 비선형 저항 소자의 타단에 상당하는 상기 pn 접합 다이오드의 영역은 한쪽의 소스/드레인 영역으로 연장되는 제1 게이트부의 연장부에 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  69. 제52항에 있어서,
    제1 비선형 저항 소자는 래터럴 pn 접합을 가지는 pn 접합 다이오드로 이루어지는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
  70. 제69항에 있어서,
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  71. 제52항에 있어서,
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    상기 pn 접합 다이오드의 pn 접합 영역은 단결정 반도체로 형성되는 것을 특징으로 하는 게이트 전하 축적형 메모리 셀.
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