KR101932909B1 - 반도체 메모리 장치 및 반도체 장치 - Google Patents

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Abstract

매트릭스가 복수의 메모리 셀들을 이용하여 형성되고, 그 복수의 메모리 셀들 각각에서, 기록 트랜지스터의 드레인은 판독 트랜지스터의 게이트 및 용량소자의 일 전극에 접속된다. 기록 트랜지스터의 게이트, 기록 트랜지스터의 소스, 판독 트랜지스터의 소스, 및 판독 트랜지스터의 드레인은 각각, 기록 워드선, 기록 비트선, 판독 비트선 및 바이어스선에 접속된다. 배선의 수를 감소시키기 위해, 기록 트랜지스터의 게이트가 접속되지 않은 기록 워드선은 판독 워드선으로 대체된다. 또한, 기록 비트선이 판독 비트선으로 대체된다.

Description

반도체 메모리 장치 및 반도체 장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체를 사용한 메모리 장치에 관한 것이다.
반도체를 사용한 다수 종류의 메모리 장치들이 존재한다. 예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 전자적 소거가능 및 프로그래머블 판독 전용 메모리(EEPROM), 플래쉬 메모리 등이 주어질 수 있다.
DRAM에 있어서, 메모리 셀에 제공된 용량소자에 전하를 보유함으로써 데이터가 저장된다. 하지만, 스위칭에 사용되는 트랜지스터가 오프 상태에 있더라도, 소량의 리크 전류가 소스와 드레인 사이에 발생되고; 따라서, 데이터는 비교적 단시간(길어도 수십초) 내에 손실된다. 따라서, 데이터가 일정 주기(일반적으로는 수십 밀리초)로 재기록(리프레쉬)될 필요가 있다.
SRAM에 있어서는, 플립 플롭 회로의 쌍안정 상태를 활용함으로써 데이터가 유지된다. CMOS 인버터가 SRAM의 플립 플롭 회로에 일반적으로 사용되지만, 하나의 메모리 셀에 6개의 트랜지스터들이 사용되기 때문에, SRAM의 집적도는 DRAM의 집적도보다 더 낮다. 부가적으로, 전원이 공급되지 않을 경우, 데이터는 손실된다.
한편, EEPROM 또는 플래쉬 메모리에 있어서는, 소위 플로팅 게이트가 채널과 게이트의 사이에 제공되고, 플로팅 게이트에 전하가 저장됨으로써, 데이터가 유지된다. 플로팅 게이트에 저장된 전하는 트랜지스터에 대한 전원 공급이 중지된 후에도 보유되고, 이는, 이들 메모리들이 비휘발성 메모리로 지칭되는 이유이다. 플래쉬 메모리에 관해서는, 예를 들어, 특허문헌 1이 참조될 수도 있다.
본 명세서에 있어서, 이들 메모리들은 이하 특히 플로팅 게이트형 비휘발성 메모리(FGNVM)라고 칭한다. FGNVM에서는 다단계의 데이터(다치 데이터)가 하나의 메모리 셀에 저장될 수 있으므로, 저장용량을 크게 할 수 있다. 또한, NAND형 플래쉬 메모리에서는 콘택트 홀의 수가 현저히 감소될 수 있기 때문에, 집적도가 어느 정도까지 증가될 수 있다.
하지만, 종래의 FGNVM에 있어서는, 플로팅 게이트에 대한 전하의 주입 또는 전하의 제거 시에 고 전압이 요구된다. 이 때문에, 게이트 절연막의 열화가 회피될 수 없고, 기록 및 소거가 제한없이 반복될 수 없다. 또한, 고 전압의 인가에 의해, 특정한 집적도가 달성될 경우에 인접한 메모리 셀들 간의 간섭이 발생하고; 따라서, 메모리 셀들 간에 일정한 거리가 유지될 필요가 있다.
일본 공개특허공보 S57-105889호 일본 공개특허공보 제2001-53164호
상기 서술된 바와 같이, 종래의 반도체 메모리 장치는 일장일단을 가지며, 모든 필요한 조건들을 충족시키는 반도체 장치들은 존재하지 않았다. 메모리 장치에 있어서, 제 1 우선순위는 저 전력 소비이다. 이는, 전력 소비가 클 경우에 전원을 공급하기 위한 장치의 사이즈가 더 커져야 하고 또는 배터리에서의 구동 시간이 단축된다는 문제가 존재하기 때문이다. 또다른 이유는, 어떤 경우, 반도체 소자가 열을 발생하고 따라서 소자의 특성이 열화되고 또한 회로가 손상되기 때문이다. 부가적으로, 기록 횟수에 대한 제한이 없는 것이 바람직하고, 기록이 10억 회 이상 수행될 수 있는 것이 바람직하다.
이러한 관점에서, DRAM에서는 항상 리크 전류가 발생하고 리프레쉬 동작이 수행될 필요가 있으며 따라서 많은 전력이 소비되기 때문에, DRAM은 바람직하지 않다. 반면, SRAM에서는, 전력 소비의 문제가 어느 정도 해소될 수 있지만, 하나의 메모리 셀에 6개의 트랜지스터들이 포함되기 때문에 집적도가 증가될 수 없다. 더욱이, FGNVM에 있어서는, 전력 소비 및 집적도는 문제가 없지만, 기록 횟수가 10만회 이하이다.
상기를 감안하여, 다음의 3가지 조건들을 달성하는 것이 본 발명의 일 실시형태의 제 1 목적이다: 메모리를 유지하기 위해 메모리 셀에 의해 소비되는 전력이 DRAM에서 보다 더 낮을 것; 메모리 셀에서 사용하는 트랜지스터들의 수가 5개 이하일 것; 및 기록 횟수가 100만회 이상일 것. 또한, 다음의 2가지 조건들을 달성하는 것이 제 2 목적이다: 데이터가 전력 공급없이 10시간 이상, 바람직하게는, 100시간 이상 유지될 것: 및 기록 횟수가 100만회 이상일 것. 본 발명의 일 실시형태에 따르면, 상기 서술된 제 1 및 제 2 목적이 달성된다. 본 명세서에서, 데이터 유지 시간은 메모리 셀에 보유된 전하량이 초기량의 90%로 저감되는데 필요한 시간임을 유의한다.
본 발명의 일 실시형태에 있어서, 상기 목적들에 부가하여, 신규의 반도체 장치, 특히, 신규의 반도체 메모리 장치를 제공하는 것이 또다른 목적이다. 신규의 반도체 장치, 특히, 신규의 반도체 메모리 장치의 구동 방법을 제공하는 것이 또다른 목적이다. 또한, 신규의 반도체 장치, 특히, 신규의 반도체 메모리 장치의 제작 방법을 제공하는 것이 또다른 목적이다.
이하, 본 발명이 설명될 것이며; 본 명세서에서 사용하는 용어가 간략히 설명된다. 본 명세서에 있어서, 트랜지스터의 소스와 드레인 중 하나가 소스로 지칭될 경우, 다른 하나는 편의상 드레인으로 지칭되고, 이들은 다음과 같은 이유로 특히 구별되지 않는다: 소스 및 드레인은 동일하거나 실질적으로 동일한 구조 및 기능을 가지고, 그 구조들이 상이하더라도, 소스 및 드레인에 인가되는 전위는 일정하지 않고 전위의 극성이 항상 동일하지 않음. 따라서, 본 명세서에 있어서의 소스는 대안적으로 드레인으로서 지칭될 수 있다.
또한, 본 명세서에 있어서, "(매트릭스에 있어서) A가 B에 직교인" 경우, A와 B가 직각으로 교차할 수도 있고; 대안적으로, A와 B는 물리적으로 상이한 각도로 교차할 수도 있으며, 이는 가장 간단한 회로 다이어그램에서 직각으로의 교차로서 표현될 수 있다. "(매트릭스에 있어서) A는 B에 평행인" 경우, 2개의 배선이 물리적으로 교차하도록 제공될 수도 있으며, 이는 가장 간단한 회로 다이어그램에서 평행으로서 표현될 수 있다.
본 발명의 제 1 실시형태에 있어서, 하나의 메모리 셀은 소스와 드레인 간의 리크 전류가 낮은 기록 트랜지스터로서의 트랜지스터, 다른 트랜지스터(판독 트랜지스터), 및 용량소자를 포함한다. 또한, 이들에 접속된 배선으로서, 기록 워드선, 기록 비트선, 판독 워드선, 판독 비트선, 바이어스선인 5 종류의 배선이 준비된다.
기록 트랜지스터의 드레인은 판독 트랜지스터의 게이트 및 용량소자의 일 전극에 접속된다. 또한, 기록 트랜지스터의 게이트는 기록 워드선에 접속되고; 기록 트랜지스터의 소스는 기록 비트선에 접속되고; 판독 트랜지스터의 소스는 판독 비트선에 접속되고; 판독 트랜지스터의 드레인은 바이어스선에 접속되며; 그리고 용량소자의 다른 전극은 판독 워드선에 접속된다.
오프 상태(n 채널 트랜지스터의 경우, 게이트의 전위가 소스 및 드레인의 전위보다 낮은 상태)의 기록 트랜지스터에 있어서, 소스와 드레인 간의 리크 전류는 트랜지스터가 사용중인 경우의 온도(예를 들어, 25℃)에서 1×10-20A 이하, 바람직하게는, 1×10-21A 이하, 또는 85℃에서는 1×10-20A 이하인 것이 바람직하다. 통상적인 실리콘 반도체의 경우, 그렇게 낮은 값을 갖는 리크 전류를 실현하는 것은 곤란하지만; 그러한 값은, 밴드 갭이 실리콘 반도체의 밴드 갭보다 큰, 바람직하게는, 2.5 eV 이상인 산화물 반도체가 바람직한 조건에서 처리되고 채널에 사용되는 트랜지스터로 달성될 수 있다. 따라서, 산화물 반도체가 기록 트랜지스터에 사용되는 것이 바람직하다. 물론, 리크 전류가 다른 종류의 반도체의 사용으로 상기 서술된 값 이하의 값을 갖게 될 수 있다면, 그러한 반도체들의 사용이 배제되지 않는다.
다양한 공지된 재료들이 산화물 반도체로서 사용될 수 있지만, 3 전자 볼트 이상, 바람직하게는 3 전자 볼트 이상 3.6 전자 볼트 미만의 밴드 갭을 갖는 재료가 바람직하다. 부가적으로, 전자 친화력이 4 전자 볼트 이상, 더 바람직하게는 4 전자 볼트 이상 4.9 전자 볼트 미만인 재료를 사용하는 것이 바람직하다. 그러한 재료들 중에서, 캐리어 농도가 1×1014 cm-3 미만, 바람직하게는 1×1011 cm-3 미만인 재료가 바람직하다. 본 발명자들은, 이와 같은 조건들을 충족하는 산화물 반도체에 의해 나타내어지는 반도체 특성이, 예를 들어, 150℃에 있어서도 실온에서 관측된 반도체 특성과 거의 상이하지 않음을 알아냈다.
판독 트랜지스터로서, 오프 상태에서의 소스와 드레인 간의 리크 전류에 대한 제한은 없지만, 판독 속도를 증가시키기 위해 고속으로 동작하는 트랜지스터를 사용하는 것이 바람직하다. 10 나노초 이하의 스위칭 속도를 갖는 트랜지스터를 사용하는 것이 바람직하다. 또한, 기록 트랜지스터 및 판독 트랜지스터에 있어서, 게이트 리크 전류(게이트와 소스 간 또는 게이트와 드레인 간 리크 전류)는 매우 낮아질 필요가 있고; 또한, 용량소자에 있어서, 내부 리크 전류(전극들 간 리크 전류)가 낮아질 필요가 있다. 각각의 리크 전류는, 트랜지스터 또는 용량소자가 사용중일 경우의 온도(예를 들어, 25℃)에서, 1×10-20A 이하, 더 바람직하게는 1×10-21A이하이다.
판독 트랜지스터의 게이트에 인가되는 전압은 판독 워드선의 전압에 의존하여 변경되고, 기록 트랜지스터의 드레인 측에 전하가 존재하지 않는 상태에서 (용량소자의 용량)/(판독 트랜지스터의 게이트 용량＋용량소자의 용량)에 비례한다. 따라서, 용량소자의 용량이 판독 트랜지스터의 게이트 용량보다 클 경우, 판독 워드선의 비교적 낮은 전압으로, 판독 트랜지스터의 게이트에 적절한 전압이 인가될 수 있다. 한편, 용량소자의 용량이 게이트 용량보다 작을 경우, 동일한 전압이 판독 트랜지스터의 게이트에 인가되기 위해, 보다 높은 전압이 판독 워드선에 인가되는 것이 필요하다.
따라서, 용량소자의 용량은 판독 트랜지스터의 게이트 용량 이상이 바람직하고, 판독 트랜지스터의 게이트 용량의 2배 이상만큼 큰 것이 더 바람직하다. 반도체 메모리 장치가 고속으로 동작하도록, 용량소자의 용량은 10 fF이하인 것이 바람직하다.
기록 워드선, 기록 비트선, 판독 비트선, 바이어스선 및 판독 워드선은 매트릭스로 배열되고; 매트릭스 구동이 수행되기 위하여, 기록 워드선은 기록 비트선에 직교하는 것이 바람직하고 판독 비트선은 바이어스선에 평행한 것이 바람직하다. 부가적으로, 기록 워드선은 판독 워드선에 평행한 것이 바람직하다.
상기 서술된 구조를 갖는 메모리 셀이 도 1a에 도시된다. 여기서는, 제n행 및 제m열의 메모리 셀이 일 예로서 설명된다. 도 1a에 있어서, 기록 트랜지스터 (Tr1(n,m)), 판독 트랜지스터(Tr2(n,m)), 및 용량소자(C(n,m))를 포함하는 메모리 셀이 도시된다. 여기서, 기록 트랜지스터(Tr1(n,m))의 드레인은 판독 트랜지스터(Tr2(n,m))의 게이트 및 용량소자(C(n,m))의 일 전극에 접속된다.
또한, 기록 트랜지스터(Tr1(n,m))의 게이트는 기록 워드선(Qn)에 접속되고; 기록 트랜지스터(Tr1(n,m))의 소스는 기록 비트선(Rm)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 소스는 판독 비트선(Om)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 드레인은 바이어스선(Sm)에 접속되며; 그리고, 용량소자(C(n,m))의 다른 전극은 판독 워드선(Pn)에 접속된다.
도 1a에 있어서, 기록 워드선(Qn)은 판독 워드선(Pn)에 평행하며, 기록 비트선(Rm), 판독 비트선(Om), 및 바이어스선(Sm)은 서로 평행하다. 또한, 기록 워드선(Qn) 및 판독 워드선(Pn)는 기록 비트선(Rm), 판독 비트선(Om), 및 바이어스선(Sm)에 직교한다.
도 1b에 있어서, 제n행 및 제m열의 메모리 셀 그리고 메모리 셀의 주변부가 도시된다. 도면으로부터 명백한 바와 같이, 행 당 2개의 배선, 및 열 당 3개의 배선이 필요하며; 따라서, N행 및 M열의 매트릭스에 있어서 (2N＋3M)개의 배선이 필요하다.
도 1a는, 특허문헌 2에 게인 셀로서 설명된 메모리 셀의 회로를 도시한 것이다. 이러한 종류의 메모리 셀들은, 그 내부의 용량소자의 용량이 DRAMs에서의 용량소자에 비해 충분히 작게 할 수 있으므로 개발되었다. 즉, 게인 셀에 있어서, 용량소자의 필요한 용량은 판독 트랜지스터의 게이트 용량에 대해 결정되지만, DRAM에 있어서는 용량소자의 필요한 용량이 비트선의 기생 용량에 대해 결정된다.
용량소자의 용량이 작게 될 수 있을 경우, 용량소자의 충전 및 방전에 요구되는 시간, 즉, 스위칭 주기는 단축할 수 있다. DRAM에 있어서, 용량소자의 충전 및 방전은, 동작 속도에 대한 제한을 야기하는 레이트 제한 팩터이다. 한편, 게인 셀에 있어서는, 디자인 룰이 축소됨에 따라, 판독 트랜지스터의 게이트 용량 및 용량소자의 용량이 감소되고; 따라서, 매우 신속한 응답이 가능한 메모리가 제작될 수 있다.
구체적으로, 디자인 룰이 1/10로 감소될 경우, 용량소자의 용량은 1/10로 저감되고, 트랜지스터의 온 저항이 1/10로 저감되며; 결과적으로, 스위칭에 요구되는 시간은 1/100로 단축된다. 하지만, 트랜지스터의 온 저항이 1/10로 저감되는 경우에도 DRAM의 용량소자의 용량은 변경되지 않기 때문에, 스위칭 시간은 오직 1/10로만 저감된다. 즉, 게인 셀의 동작 속도가 증가되는 레이트는 DRAM의 동작 속도가 증가되는 레이트의 대략 10배만큼 높을 수 있다.
상기 서술된 바와 같이, 게인 셀들은 우수한 특성을 가질 것으로 기대되지만; 트랜지스터에서의 소스와 드레인 간의 리크 전류가 게인 셀들에서 충분히 억제될 수 없기 때문에, 게인 셀들은 실용화되지 않았다. 일반적으로, 디자인 룰이 1/10로 감소되는 경우에도, 리크 전류는 1/10로 저감될 수는 없다. 실제로, 미세화에 의해 야기되는 다양한 요인으로 인해 어떤 경우 리크 전류는 오히려 증가된다.
예를 들어, P-N 접합이 절연에 사용되는 트랜지스터에 있어서, 트랜지스터가 미세화됨에 따라, P-N 접합에서의 밴드들 간 터널링 전류에 기인한 리크 전류는 증가된다. 또한, 작은 밴드 갭(2.5 전자 볼트 미만)을 갖는 반도체의 경우, 열적 여기 캐리어에 기인한 리크 전류 또한 상당하다. 리크 전류가 억제될 수 없으면, 용량소자의 용량을 저감시키는 것은 여전히 어렵다.
실리콘을 사용한 공지된 절연 게이트형 트랜지스터를 게인 셀의 기록 트랜지스터로서 형성하는 경우, 2개의 트랜지스터를 사용함으로써 획득된 이점은 무의미하게 된다. 예를 들어, 용량소자의 용량이 통상적인 DRAM과 유사하게 대략 10 fF이면, 오프 상태에 있어서 실리콘을 사용한 트랜지스터에서의 리크 전류는 최저 대략 10-14A이며; 따라서, 용량소자에 저장된 전하는 1초 정도로 소실된다. 따라서, 리프레쉬는 통상적인 DRAM과 유사하게 초 당 10회 이상 수행되는 것이 필요하다.
우선, DRAM에서보다 하나 이상의 트랜지스터가 제공되는 게인 셀에서 동일한 용량을 갖는 용량소자가 사용되는 경우에 비용이 알맞지 않을 수 있기 때문에, 게인 셀에서의 용량소자의 용량은 저감될 필요가 있다. 게인 셀들은, 예를 들어, 용량소자의 용량을 1/10로 저감할 경우에도 데이터가 판독될 수 있는 특성을 가진다.
하지만, 용량소자의 용량이 1/10로 저감될 경우, 리프레쉬 동작들 간의 간격이 또한 1/10로 저감된다. 따라서, 전력 소비가 증가하고 메모리로의 액세스가 제한된다. 유사하게, 용량소자의 용량이 1/100로 저감될 경우, 리프레쉬 동작들 간의 간격이 1/100로 저감되고, 이 경우, 게인 셀은 전혀 실용적이지 않다. 종래, 기록 트랜지스터에서의 리크 전류는 충분히 저감될 수 없고, 따라서, 그러한 게인 셀은 실용화되지 않았다.
기록 트랜지스터가, 상기 서술된 바와 같은 와이드 밴드 갭 반도체를 그 채널에 사용한 절연 게이트형 트랜지스터인 경우에 있어서, 기록 트랜지스터의 소스와 드레인 간의 리크 전류는 통상적인 방법에 의해 측정될 수 없을 정도로 매우 낮아질 수 있다. 이러한 사실을 활용함으로써, 본 발명의 일 실시형태에 따르면, 게인 셀은 실용적인 메모리 셀일 수 있다.
트랜지스터에서의 리크 전류가 충분히 낮을 경우, 게인 셀은 매우 유망한 메모리 셀일 수 있다. 즉, 용량소자의 용량이 기록 트랜지스터 또는 판독 트랜지스터의 게이트 용량만큼 작게 될 수 있으므로, DRAM에서 사용되는 특수한 형상의 용량소자(스택형 용량소자 또는 트랜치형 용량소자)가 제공될 필요가 없고, 이에 의해, 설계의 자유도가 증가되고 공정도 더 단순화된다. 부가적으로, 동작 속도가 상기 서술된 바와 같이 증가된 메모리가 제작될 수 있다.
예를 들어, 리크 전류가 실리콘 트랜지스터의 리크 전류의 1/10만(대략 10-20A)인 경우, 용량소자의 용량이 DRAM의 1/1000이더라도, 리프레쉬 동작들 간의 간격은 DRAM의 1000배일 수 있다(즉, 리프레쉬가 분당 1회 수행됨). 리크 전류가 더 낮을 경우, 예를 들어, 10-24A이하일 경우, 리프레쉬는 수일마다 1회 수행될 수도 있다.
그러한 게인 셀에서의 기록은 상기 서술된 바와 같이 DRAM에서보다 훨씬 적은 용량을 갖는 용량소자의 충전을 의미하고; 따라서, 온-상태 전류, 이동도 등을 의미하는 기록 트랜지스터의 특성이 그렇게 우수하지 않더라도, 기록은 기존의 DRAM에서 수행된 것만큼 신속히 수행될 수 있다. 예를 들어, 도 1a에 도시된 용량소자의 용량이 DRAM의 용량소자의 용량의 1/1000인 경우, 기록 트랜지스터에서의 온-상태 전류(또는 이동도)는 DRAM의 트랜지스터의 1/1000일 수도 있다.
기록 트랜지스터의 이동도가 실리콘을 사용한 트랜지스터의 1/100이더라도, 기록은 통상적인 DRAM의 10배의 속도만큼 고속으로 수행될 수 있다. 상기 서술된 바와 같이, 디자인 룰이 축소됨에 따라, 더 고속성이 실현될 수 있다.
도 1a에 도시된 회로의 동작의 일 예가 이하 설명된다. 도 1a에 도시된 메모리 셀에 데이터를 기록하기 위해, 기록 워드선(Qn)에 적절한 전위를 인가함으로써, 기록 트랜지스터(Tr1(n,m))가 턴온된다. 그 때의 기록 비트선(Rm)의 전위에 의해, 기록 트랜지스터(Tr1(n,m))의 드레인 측에 전하가 주입된다. 그 때에 주입된 전하량은, 기록 비트선(Rm)의 전위, 판독 트랜지스터(Tr2(n,m))의 게이트 용량, 용량소자(C(n,m))의 용량 등에 의존하여 결정되며, 따라서, 조건들이 동일한 경우에 그 결과가 항상 거의 동일하고 편차가 작다. 이러한 방식으로, 데이터가 기록된다.
그 후, 기록 워드선(Qn)에 상이한 적절한 전위를 인가함으로써, 기록 트랜지스터(Tr1(n,m))가 턴오프된다. 이 상태에서도, 기록 트랜지스터(Tr1(n,m))의 드레인 측의 전하는 보유된다. 전하는, 매트릭스에 대한 전원 공급이 중단된 후에도 보유된다.
데이터가 판독될 경우, 판독 워드선(Pn)에 적절한 전위가 인가되고, 판독 트랜지스터(Tr2(n,m))의 상태가 모니터링된다. 예를 들어, 다음의 2가지 상태들이 데이터로서 고려된다: 기록 트랜지스터(Tr1(n,m))의 드레인 측에 전하가 없는 상태; 및 기록 트랜지스터(Tr1(n,m))의 드레인 측에 포지티브 전하가 있는 상태.
판독 트랜지스터(Tr2(n,m))가 n채널 트랜지스터이고; 바이어스선(Sm)이 적절한 포지티브 전위로 유지되고; 또한, 판독 트랜지스터(Tr2(n,m))의 임계값 이하의 적절한 전위가 판독 워드선(Pn)에 인가된다고 또한 가정한다.
전하가 없는 상태에서, 판독 트랜지스터(Tr2(n,m))의 게이트의 전위는 임계값 이하이므로, 판독 트랜지스터(Tr2(n,m))는 오프 상태이다. 따라서, 소스와 드레인 간의 저항은 매우 높다. 따라서, 판독 비트선(Om)의 전위는 바이어스선(Sm)의 전위와는 매우 상이하다. 하지만, 기록 트랜지스터(Tr1(n,m))의 드레인 측에 포지티브 전하가 존재할 경우, 판독 워드선(Pn)의 전위가 임계값 미만인 경우에도 어떤 경우에 판독 트랜지스터(Tr2(n,m))는 턴온될 수 있고; 이에 따라, 판독 비트선(Om)의 전위는 어떤 경우 바이어스선(Sm)의 전위와 동일하거나 매우 근접하게 된다. 이러한 방식으로, 어떤 데이터가 유지되는지를 알 수 있다.
동일한 원리를 이용하여, 하나의 메모리 셀에 저장된 전하량이 대응하는 단계를 알 수 있다. 판독 시의 회로가 도 4a에 등가적으로 도시된다. 기록 시의 기록 비트선(Rm)의 전위를 변경함으로써, 전하(Q)의 값은 4개 단계(Q0, Q1, Q2, 및 Q3, 여기서, Q0＜Q1＜Q2＜Q3)가 된다. 판독 시, 기록 트랜지스터(Tr1(n,m))는 절연체로서 간주될 수 있고, 따라서, 기록 워드선(Qn) 및 기록 비트선(Rm)과 함께 도면으로부터 생략된다.
전하(Q)의 값에 따라, 판독 트랜지스터(Tr2(n,m))의 명백한 특성이 변경된다. 판독 비트선(Om)의 전위가 0이고 바이어스선(Sm)의 전위는 VSH(＞0)이며 판독 워드선(Pn)의 전위가 변경될 경우, 판독 트랜지스터(Tr2(n,m))에서 흐르는 전류량이 변경된다. 그 상태는 도 4b에 도시된다.
다량의 전하가 보유되는 경우(Q=Q3), Vg가 네거티브인 경우에도, 충분히 다량의 전류가 흐르고, 판독 트랜지스터(Tr2)는 턴온된다. 예를 들어, Vg=VP1인 경우에 판독 트랜지스터(Tr2)는 턴온된다. 판독 트랜지스터(Tr2)를 턴오프하기 위해, Vg는 충분히 큰 네거티브 값(예를 들어, VPL)으로 할 필요가 있다. 좌측으로부터 2번째 곡선은, 전하량이 2번째로 최대인 경우(Q=Q2)를 나타낸다. 이 때, 판독 트랜지스터(Tr2)는 Vg=VP1인 경우에 오프 상태이다. 한편, 판독 트랜지스터(Tr2)는 Vg=VP2인 경우에 턴온된다. 좌측으로부터 3번째 곡선은, 전하량이 3번째로 최대인 경우(Q=Q1)를 나타낸다. 이 때, 판독 트랜지스터(Tr2)는 Vg=VP2인 경우에 오프 상태이지만, Vg=VP3인 경우에는 턴온된다. Q=Q0인 경우, 판독 트랜지스터(Tr2)는 Vg=VP3인 경우에도 오프 상태이다.
즉, 판독 워드선(Pn)에 어떤 레벨의 전위를 인가함으로써, 보유되고 있는 전하량을 알 수 있다. 처음, Vg=VPL이다. 이 경우, 보유되고 있는 전하량에 관계없이 판독 트랜지스터(Tr2)는 오프 상태이다. 그 후, Vg=VP1인 경우, 보유되고 있는 전하량이 Q3일 때에만 판독 트랜지스터(Tr2)는 턴온된다. 이 단계에서 판독 트랜지스터(Tr2)가 턴온되면, 보유되고 있는 전하량은 Q3이라고 판단될 수 있다.
Vg=VP2인 경우, 보유되고 있는 전하량이 Q3 또는 Q2일 때에만 판독 트랜지스터(Tr2)는 턴온된다. 이 단계에서 판독 트랜지스터(Tr2)가 처음 턴온되면, 보유되고 있는 전하량은 Q2라고 판단될 수 있다.
Vg=VP3인 경우, 보유되고 있는 전하량이 Q3, Q2, 또는 Q1일 때에만 판독 트랜지스터(Tr2)는 턴온된다. 이 단계에서 판독 트랜지스터(Tr2)가 처음 턴온되면, 보유되고 있는 전하량은 Q1이라고 판단될 수 있다. 이 단계에서도 판독 트랜지스터(Tr2)가 턴온되지 않으면, 전하량은 Q0이라고 판단될 수 있다. 이러한 방식으로, 4개 단계의 데이터(2비트)가 기록 및 판독될 수 있다. 물론, 유사한 방식으로, 8개 단계의 데이터(3비트) 또는 16개 단계의 데이터(4비트)와 같은 훨씬 더 많은 데이터가 기록 및 판독될 수 있다.
상기 서술된 바와 같이, 메모리 셀에 보유된 전하량을 복수 단계로 함으로써 많은 데이터를 저장하기 위해, 보유되는 전하량의 변동이 적을 필요가 있다. 이는, 전하량의 변동이 클 경우 도 4b에서 VPL, VP1, VP2, 및 VP3 간의 각각의 갭을 크게 할 필요가 있기 때문이다. 본 발명의 제 1 실시형태에 따른 매트릭스 형태의 반도체 메모리 장치는, 보유되는 전하량의 변동이 작기 때문에 이러한 목적에 적합하다.
본 발명의 제 2 실시형태에 있어서, 상기 서술된 본 발명의 제 1 실시형태에 있어서의 판독 워드선은 다른 행의 기록 워드선으로 대체된다. 그러한 구조를 갖는 메모리 셀이 도 5a에 도시된다. 여기서, 제n행 및 제m열의 메모리 셀이 예로써 설명된다. 도 5a에서, 기록 트랜지스터(Tr1(n,m)), 판독 트랜지스터(Tr2(n,m)), 및 용량소자(C(n,m))를 포함하는 메모리 셀이 도시된다. 기록 트랜지스터(Tr1(n,m))의 드레인은 판독 트랜지스터(Tr2(n,m))의 게이트 및 용량소자(C(n,m))의 일 전극에 접속된다.
또한, 기록 트랜지스터(Tr1(n,m))의 게이트는 기록 워드선(Qn)에 접속되고; 기록 트랜지스터(Tr1(n,m))의 소스는 기록 비트선(Rm)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 소스는 판독 비트선(Om)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 드레인은 바이어스선(Sm)에 접속되며; 용량소자(C(n,m))의 다른 전극은 제n행 전의 하나의 행의 기록 워드선(Qn-1)에 접속된다.
도 5b에서, 제n행 및 제m열의 메모리 셀, 및 메모리 셀 주변부가 도시된다. 도면으로부터 명백한 바와 같이, 행 당 1개의 배선, 및 열 당 3개의 배선이 필요하고; 따라서, N행 및 M열의 매트릭스에서는 (N＋3M＋1)개의 배선이 필요하다. 본 발명의 제 1 실시형태의 판독 워드선이 다른 행의 기록 워드선으로 대체되고, 이에 의해, 배선의 수가 본 발명의 제 1 실시형태보다 더 적게 될 수 있다.
본 발명의 제 3 실시형태에 있어서, 기록 비트선은 상기 설명된 본 발명의 제 2 실시형태에 있어서의 판독 비트선으로 대체된다. 그러한 구조를 갖는 메모리 셀이 도 10a에 도시된다. 여기서, 제n행 및 제m열의 메모리 셀이 예로써 설명된다. 도 10a에서, 기록 트랜지스터(Tr1(n,m)), 판독 트랜지스터(Tr2(n,m)), 및 용량소자(C(n,m))를 포함하는 메모리 셀이 도시된다. 기록 트랜지스터(Tr1(n,m))의 드레인은 판독 트랜지스터(Tr2(n,m))의 게이트 및 용량소자(C(n,m))의 일 전극에 접속된다.
또한, 기록 트랜지스터(Tr1(n,m))의 게이트는 기록 워드선(Qn)에 접속되고; 기록 트랜지스터(Tr1(n,m))의 소스는 기록 비트선(Rm)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 소스는 또한 기록 비트선(Rm)에 접속되고; 판독 트랜지스터(Tr2(n,m))의 드레인은 바이어스선(Sm)에 접속되며; 용량소자(C(n,m))의 다른 전극은 제n행 전의 하나의 행의 기록 워드선(Qn-1)에 접속된다.
도 10b에서, 제n행 및 제m열의 메모리 셀, 및 메모리 셀의 주변부가 도시된다. 도면으로부터 명백한 바와 같이, 행 당 1개의 배선, 및 열 당 2개의 배선이 필요하고; 따라서, N행 및 M열의 매트릭스에서는 (N＋2M＋1)개의 배선이 필요하다. 기록 비트선이 본 발명의 제 1 실시형태의 판독 비트선으로 대체되고, 이에 의해, 배선의 수가 본 발명의 제 1 실시형태보다 더 적게 될 수 있다.
3개의 구조들이 본 목적을 달성하기 위한 수단으로서 상기 설명되었지만, 상이한 솔루션이 또한 본 명세서에서 개시된다. 또한, 상기 3개의 구조들 또는 본 명세서에서 개시된 목적들을 달성하기 위한 임의의 수단에 대해 당업자에게 자명한 변경을 실시함으로써, 그 목적들이 또한 달성될 수 있다. 따라서, 그 목적들을 달성하기 위한 수단은 상기 3개의 구조들에 한정되지 않는다.
상기 설명된 구조들 중 어느 하나를 채용함으로써, 상기 설명된 목적들 중 적어도 하나가 달성될 수 있다. 상기 구조들 각각에 있어서, 트랜지스터를 통상적으로 턴온 또는 턴오프함으로써 기록이 수행되기 때문에, 절연막의 열화의 문제점은 발생할 수 없다. 따라서, 상기 구조들에 있어서의 기록 횟수를 크게 할 수 있다. 조건들을 최적화함으로써, 10억 회의 기록을 수행한 이후에도, 측정되는 트랜지스터의 주요 특성(임계 전압, 온-상태 전류, 및 S값)에서의 변경은 측정 오차 범위 내 또는 오직 1% 미만이다.
도 14는, 종래의 FGNVM의 메모리 셀 및 본 발명의 제 1 실시형태의 메모리 셀에서의 재기록으로 인한 트랜지스터의 임계값의 변화를 나타낸 그래프이다. FGNVM의 메모리 셀에 있어서, 재기록 횟수가 1000회를 초과할 경우, 데이터 "0"이 기록되거나(즉, 전자가 플로팅 게이트에 주입되지 않음), 데이터 "1"이 기록(즉, 전자가 플로팅 게이트에 주입됨)되는지에 무관하게, 임계값은 명백하게 변화하기 시작한다. 재기록 횟수가 10000회일 경우, 데이터 "0"이 기록될 경우의 임계값과 데이터 "1"이 기록될 경우의 임계값 간의 차이는 3볼트 이하이다. 한편, 본 발명의 제 1 양태의 메모리 셀에 있어서는, 재기록이 10억 회 수행된 이후에도, 개시부터 명백한 변경이 보여질 수 없을 수 있다.
도 15는, 종래의 FGNVM의 메모리 셀과 본 발명의 제 1 실시형태의 메모리 셀에서의 재기록으로 인한 트랜지스터의 도전성의 변화를 나타낸 그래프이다. FGNVM의 메모리 셀에 있어서, 재기록 횟수가 100회를 초과할 경우, 도전성은 명백하게 감소하기 시작한다. 재기록 횟수가 10000회일 경우, 도전성은 개시 시의 20%이하이다. 이는, 트랜지스터의 온 저항이 증가됨을 의미한다. 즉, 재기록 횟수가 증가함에 따라, 메모리 셀의 응답 속도가 감소한다. 한편, 본 발명의 제 1 실시형태의 메모리 셀에 있어서는, 재기록이 10억 회 수행된 이후에도, 개시로부터 명백한 변화가 없다. 따라서, 본 발명의 일 실시형태에 따른 반도체 메모리 장치는 재기록 횟수에 대해 실질적으로 제한이 존재하지 않는다.
본 발명의 일 실시형태는 또한, 데이터가 저장될 수 있는 기간에 관련된 우수한 특성을 나타낸다. 사용되는 오프 상태에서의 트랜지스터의 소스와 드레인 간의 리크 전류, 게이트 리크 전류, 및 용량소자에서의 내부 리크 전류가 상기 서술된 조건들을 충족하게 함으로써, 전하가 10시간 이상, 바람직하게는 100시간 이상 보유될 수 있다. 더욱이, 조건들을 최적화함으로써, 전하는 1개월 이상, 또는 1년 이상 보유될 수 있다.
전하가 리크 전류로 인해 감소되는 경우, 종래의 DRAM과 유사하게 리프레쉬가 수행될 수도 있고; 리프레쉬 동작들 간의 간격은 전하가 보유될 수 있는 기간에 의존하여 결정된다. 전하가 상기 설명된 바와 같이 그렇게 장기간 보유되는 경우, 리프레쉬는, 예를 들어, 1개월에 1회 또는 1년에 1회만 필요하다. 종래의 DRAM에서 요구된 빈번한 리프레쉬는 불필요하고, 따라서, 반도체 메모리 장치의 전력 소비가 감소된다.
본 발명의 일 실시형태의 반도체 메모리 장치에 있어서는, 데이터의 판독이 수행되는 경우에도 데이터가 손실되지 않는다. 그러한 특징은 SRAM에서만 실현될 수 있지만; 본 발명의 일 실시형태에 따른 반도체 메모리 장치에 있어서, 하나의 메모리 셀에서 사용되는 트랜지스터의 수는 5개 이하, 통상적으로는 2개이며, 이는 종래의 SRAM보다 적다. 또한, 트랜지스터 중 하나가 박막 형상의 산화물 반도체를 이용하여 형성될 경우, 그 트랜지스터가 종래의 실리콘 반도체 위에 적층될 수 있기 때문에, 증가된 집적도가 획득될 수 있다.
본 발명의 일 실시형태에 있어서, 메모리 셀에 대해 필요한 용량의 절대값이 감소될 수 있다. DRAM에 있어서, 예를 들어, 용량소자의 용량은, 그 용량이 배선 용량 이하이면 동작이 간섭받기 때문에 적어도 30fF일 것이 요구된다. 하지만, 용량은 면적에 비례한다. 집적도가 증가되는 경우, 하나의 메모리 셀의 면적은 감소하고; 따라서, 필요한 용량이 확보될 수 없다.
한편, 본 발명의 일 실시형태에서의 용량소자의 용량은 판독 트랜지스터의 게이트 용량에 대해 결정될 수 있다. 즉, 집적도가 증가됨에 따라, 판독 트랜지스터의 게이트 용량이 감소되고; 따라서, 용량소자에 필요한 용량 또한 동일한 비율로 감소된다. 따라서, 집적도가 증가된 경우에도, 기본적으로 동일한 구조를 갖는 용량소자가 사용될 수 있다.
또한, 상기 설명된 구조를 갖는 반도체 메모리 장치에 있어서, FGNVM으로 기록 및 소거하는데 필요한 고전압이 요구되지 않는다. FGNVMs 중에서, 소위 플래쉬 메모리(특히 NAND형 플래쉬 메모리)는 집적도의 관점에서 SRAM 및 DRAM보다 더 우수하지만; 하나의 메모리 셀에라도 데이터를 재기록하기 위해, 소정 영역에서의 데이터가 고전압을 이용하여 일괄 소거될 필요가 있다. 이러한 점에서, 본 발명의 일 실시형태에 따른 반도체 메모리 장치에 있어서, 재기록은 행마다 수행되고, 따라서, 최소한의 필요 동작을 통해 완료한다.
또한, 기록 시, 전하는 FGNVM에 있어서 열적 비평형 상태로 일 방향으로 플로팅 게이트에 주입되기 때문에, 전하량의 변동이 크다. 플로팅 게이트에서 보유된 전하량에 의존하는 복수의 단계들에서의 데이터가 저장될 수 있다. 하지만, 전하량의 변동이 고려될 경우, 4개 단계(2비트) 정도의 데이터가 일반적이다. 더 많은 수의 비트의 데이터를 저장하기 위해, 더 높은 전압이 사용될 필요가 있다.
한편, 본 발명의 일 실시형태에 있어서 전하가 가역적으로 주입되고 따라서 변동이 적으며; 예를 들어, 도 4b에 도시된 트랜지스터 특성 중 임계값의 변동은 0.5볼트 이하일 수 있다. 따라서, 더 많은 단계들의 데이터가 더 좁은 전압 범위 내에서 하나의 메모리 셀에 유지될 수 있고; 따라서, 기록 또는 판독을 위한 전압이 더 낮아질 수 있다. 예를 들어, 4비트(16개 단계)의 데이터를 기록 또는 판독하는데 사용되는 전압은 10볼트 이하일 수 있다.
사용된 전압이 본 발명의 일 실시형태에서 비교적 낮기 때문에, 인접한 소자와의 간섭 또는 인접한 소자에 대한 신호의 누설과 같은 현상은 FGNVM에서보다 발생할 가능성이 적고, 부가적으로, 하나의 메모리 셀의 1변의 길이는 시뮬레이션에 있어서 10nm만큼 작게 할 수 있다.
그러한 효과를 더 증가시키기 위해, 사용된 트랜지스터의 S값은, 트랜지스터가 사용 중일 경우의 온도에서, 59mV/dec 이상 70mV/dec 이하, 바람직하게는, 59mV/dec 이상 63mV/dec 이하일 수도 있다. 이러한 방식으로, 전체 반도체 메모리 장치에서의 임계값의 변동이 감소될 수 있으며, 이는 필연적이다.
특히, 기록 트랜지스터가 상기 범위의 S값을 가질 경우, 데이터를 기록할 시의 전하량의 변동이 작아지게 된다. 부가적으로, 판독 트랜지스터가 상기 범위의 S값을 가질 경우, 판독 시에 판독 워드선에 인가될 전위는 짧은 간격으로 설정될 수 있다. 이들 특징들은, 반도체 메모리 장치에서의 다치의 데이터를 취급하는 경우에 유리하다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치를 도시한 도면.
도 2a 및 도 2b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 구동 방법(기록)을 도시한 도면.
도 3a 및 도 3b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 복수 단계들에서 데이터를 판독하는 원리를 도시한 도면.
도 5a 및 도 5b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치를 도시한 도면.
도 6a 및 도 6b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면.
도 7a 내지 도 7c는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 배선의 레이아웃 등을 각각 도시한 도면.
도 8a 내지 도 8d는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 제작 단계들을 도시한 도면.
도 9a 내지 도 9c는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 제작 단계들을 도시한 도면.
도 10a 및 도 10b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 회로 도면.
도 11a 내지 도 11d는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 제작 단계들을 도시한 도면.
도 12a 및 도 12b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 제작 단계들을 도시한 도면.
도 13a 및 도 13b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치를 도시한 회로 도면.
도 14는 본 발명의 일 실시형태의 메모리 셀 및 종래의 FGNVM의 메모리 셀에서의 재기록으로 인한 열화(임계값 변화)를 나타낸 그래프.
도 15는 본 발명의 일 실시형태의 메모리 셀 및 종래의 FGNVM의 메모리 셀에서의 재기록으로 인한 도전성의 열화를 나타낸 그래프.
도 16a 및 도 16b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 회로 도면.
도 17a 및 도 17b는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면.
도 18a 내지 도 18e는 본 발명의 일 실시형태에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면.
이하, 실시형태들이 도면을 참조하여 설명될 것이다. 하지만, 실시형태들은 다양한 상이한 방식들로 구현될 수 있다. 본 발명의 사상 및 범위로부터 일탈하지 않고 형태들 및 상세들이 다양한 방식들로 변경될 수 있음은 당업자에 의해 용이하게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태들의 설명에 한정되는 것으로서 해석되지 않는다. 이하 설명되는 본 발명의 구조들에 있어서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 동일한 참조부호에 의해 표시되며, 그 설명은 반복하지 않음을 유의한다.
또한, 이하 설명되는 실시형태들에 있어서, 용이한 이해를 위해, 펄스의 타이밍, 폭, 높이 등은 일정한 값을 갖도록 설명되지만; 본 발명의 사상을 고려하여, 펄스의 타이밍은 반드시 동기화될 필요가 없고 또는 펄스의 폭이나 높이가 반드시 일정할 필요가 없음을 용이하게 이해할 수 있다.
(실시형태 1)
본 실시형태에 있어서, 도 1a 및 도 1b에 도시된 반도체 메모리 회로의 동작이 설명된다. 여기서, 기록 트랜지스터(Tr1) 및 판독 트랜지스터(Tr2) 양자는 n채널 트랜지스터이다. 먼저, 기록 방법이 도 2a 및 도 2b를 참조하여 설명된다. 기록 시, 판독 비트선(…, Om-1, Om, Om＋1,…), 바이어스선(…, Sm-1, Sm, Sm＋1,…), 및 판독 워드선(…, Pn-1, Pn, Pn＋1,…)은 일정한 전위로 유지된다. 전위는 배선의 종류에 의존하여 상이할 수도 있지만, 여기서, 임의의 배선의 전위는 0볼트로 설정한다.
이 상태로, 펄스가 기록 워드선(…, Qn-1, Qn, Qn＋1,…)에 순차적으로 인가되어, 기록 트랜지스터가 턴온/턴오프된다. 여기서, 펄스가 인가되지 않는 경우의 기록 워드선의 전위는 VQL이고, 펄스의 전위는 VQH이다. 도 2a에 도시된 바와 같이, 각각의 행에 펄스를 순차적으로 인가함으로써, 기록 트랜지스터가 행마다 턴온/턴오프된다. 펄스가 지속되는 시간은 기록 트랜지스터의 특성을 고려하여 결정될 수도 있다.
펄스가 인가되는 기간들은 도면에서 서로 중첩하는 것이 방지되지만, 예를 들어, 펄스가 Qn-1에 인가되는 기간은 펄스가 Qn에 인가되는 기간과 부분적으로 중첩할 수도 있다. 부가적으로, VQL은 기록 트랜지스터(Tr1)의 임계값 이하일 필요가 있고, 예를 들어, -2볼트로 설정될 수 있다. 또한, VQH는 기록 트랜지스터(Tr1)의 임계값 이상일 필요가 있고, 예를 들어, ＋2볼트로 설정될 수 있다.
동시에, 신호가 기록 비트선(…, Rm-1, Rm, Rm＋1,…)에 인가된다. 기록 비트선에 인가되는 신호는 복수의 펄스들을 포함하고, 펄스들의 높이는 다양할 수 있다. 여기서, 펄스들은 4레벨의 높이들(VRL, VRL ＋α, VRL ＋2α, 및 VRL ＋3α(α＞0))을 가진다. 이들 펄스들은 기록 워드선에 인가된 펄스들과 항상 완전히 동기화되는 것은 아니다. 예를 들어, 기록 워드선으로의 펄스들의 인가 이후 소정 기간(τ1) 이후에, 기록 비트선으로의 펄스가 인가되는 것이 바람직하다. 또한, 기록 워드선으로의 펄스들의 인가가 중지된 이후 소정 기간(τ2) 이후에, 기록 비트선으로의 펄스들의 인가가 중지되는 것이 바람직하다. 여기서, τ1 및 τ2는 τ1＜τ2 또는τ1＞τ2가 되도록 설정될 수도 있지만; 회로의 설계상, τ1=τ2가 되도록 설정하는 것이 바람직하다.
제n행 및 제m열에서의 메모리 셀의 상태가 도 2b에 도시된다. 여기서, 기록 워드선(Qn)의 전위는 VQH이고, 따라서, 기록 트랜지스터(Tr1(n,m))는 온 상태가 된다. 따라서, 기록 트랜지스터(Tr1(n,m))의 드레인(즉, 판독 트랜지스터(Tr2(n,m))의 게이트)는, 그때의 기록 비트선(Rm)의 전위 VRL ＋3α이거나, 또는 이 전위에 근접한 전위가 된다.
이러한 방식으로, 각 메모리 셀 내의 전위가 결정된다. 각 메모리 셀 내의 전위에 기초하여, 기록 트랜지스터(Tr1) 각각의 드레인 측에서 발생하는 전하량이 결정된다. 여기서, 전위 VRL에 대응하는 전하량은 Q0이고 전위 VRL ＋α에 대응하는 전하량은 Q1이고 전위 VRL ＋2α에 대응하는 전하량은 Q2이고 전위 VRL ＋3α에 대응하는 전하량은 Q3일 경우, 메모리 셀 각각의 전하량이 표 1에 도시된다.
Figure 112012080132933-pct00001
전하량 Q0, 전하량 Q1, 전하량 Q2, 및 전하량 Q3은 도 4b를 참조하여 이미 설명된 전하량들에 대응한다. 상기 전하는, 반도체 메모리 장치로의 전원 공급이 정지된 이후에도 극히 장시간(10시간 이상) 동안 보유될 수 있다.
다음으로, 판독 방법이 도 3a 및 도 3b를 참조하여 설명된다. 도 3b에 도시된 바와 같이, 판독 시, 기록 워드선(…, Qn-1, Qn, Qn＋1,…) 및 기록 비트선(…, Rm-1, Rm, Rm＋1,…)에 일정한 전위가 인가된다. 기록 트랜지스터의 임계값 이하의 전위를 기록 워드선에 인가할 필요가 있다. 여기서, 기록 워드선의 전위가 VQL로 유지되고 기록 비트선의 전위가 VRL로 유지되지만, 그 선들은 다른 전위로 유지될 수도 있다. 또한, 바이어스선(…, Sm-1, Sm, Sm＋1,…) 또한 일정한 전위 VSH로 유지된다. 전위 VSH는, 예를 들어,＋2볼트로 설정될 수 있다. 부가적으로, 적절한 크기를 갖는 부하(저항기)가 판독 비트선(…, Om-1, Om, Om＋1,…)의 단부에 접속되고, 부하의 단부는 일정한 전위(여기서는 0 V)로 유지된다.
판독 워드선의 전위는, 펄스가 인가될 경우를 제외하고 VPL로 유지된다. 그 후, 도 3a에 도시된 바와 같이, 펄스들이 판독 워드선(…, Pn-1, Pn, Pn＋1,…)에 순차적으로 인가된다. 먼저, 펄스의 높이는 VP1이고, 판독 워드선(…, Pn-1, Pn, Pn＋1,…)의 전위는 소정 기간 이후에 초기 전위 VPL로 순차적으로 설정된다. 펄스가 모든 행들에 인가된 후, VP2인 높이의 펄스가 판독 워드선에 순차적으로 인가된다. 그 후, VP3인 높이의 펄스가 판독 워드선에 순차적으로 인가된다. 이러한 방식으로, 판독이 수행된다. 상기 설명에서, VPL, VP1, VP2, 및 VP3은 도 4b를 참조하여 이미 설명된 것에 대응한다.
상기 단계들을 통해, 펄스의 인가에 의한 어떤 경우에, 판독 트랜지스터(Tr2)가 턴온된다. 예를 들어, 도 4b를 참조하여 이미 설명된 바와 같이, 가장 낮은 VP1인 높이의 펄스로 턴온되는 것은 전하량이 Q3인 메모리 셀의 판독 트랜지스터(Tr2)이고, 따라서, 판독 비트선(…, Om-1, Om, Om＋1,…)의 전위를 관측함으로써, 메모리 셀들 중 어느 셀이 전하량 Q3을 갖는지가 특정될 수 있다. 이는, 판독 트랜지스터(Tr2)가 턴온될 경우에 판독 비트선의 전위가 바이어스선의 전위와 동일하거나 그에 근접하게 되기 때문이다.
도 3a에 있어서, 펄스가 판독 워드선(Pn-1)에 인가될 때, 판독 비트선(Om＋1)의 전위는 증가되고(펄스가 발생); 펄스가 판독 워드선(Pn)에 인가될 때, 판독 비트선(Om)의 전위가 증가된다. 이러한 사실로부터, 제(n-1)행 및 제(m＋1)열의 메모리 셀에서의 전하량 그리고 제n행 및 제m열의 메모리 셀에서의 전하량이 Q3이라고 특정될 수 있다.
그 후, VP2인 높이의 펄스가 판독 워드선에 인가된 경우, 전하량이 Q3 이거나 Q2인 메모리 셀의 판독 트랜지스터가 턴온되고; 따라서, 유사한 방식으로, 메모리 셀들 중 어느 셀이 전하량 Q3 또는 Q2를 갖는지를 알 수 있다. 유사하게, VP3인 높이의 펄스가 판독 워드선에 인가된 경우 또한, 판독 비트선의 전위는 전하량에 의존하여 변경된다.
이와 같이 판독은 완료된다. 각각의 메모리 셀에서 펄스를 발생시키는 횟수가 기록되고, 이에 의해, 메모리 셀에 기록된 데이터를 알 수 있다. 예를 들어, 도 3a에 따르면, 제n행 및 제m열의 메모리 셀에 있어서, 펄스는 하나의 판독 동작에 대해 3회 발생된다. 이는, 보유된 전하가 Q3이어서 판독 트랜지스터(Tr2)는 판독 워드선(Pn)에 인가된 펄스들 모두에 응답하여 턴온되고 판독 비트선(Om)은 바이어스선(Sm)과 동일한 전위를 갖거나 판독 비트선(Om)의 전위가 바이어스선(Sm)의 전위에 근접하게 되기 때문이다.
한편, 제(n＋1)행 및 제(m-1)열의 메모리 셀에 있어서는, 어떠한 펄스도 발생되지 않는다. 이는, 그 메모리 셀에서의 전하량이 최소인 Q0이고 판독 트랜지스터(Tr2)가 최대 펄스인 VP3인 높이의 펄스로도 턴온되지 않기 때문이다. 이러한 방식으로 메모리 셀 각각에서 발생된 펄스의 수를 집계한 결과가 표 2에 도시된다. 이러한 방식으로, 각각의 메모리 셀에 저장된 데이터가 판독될 수 있다. 상기 예에서 데이터는 행마다 순차적으로 판독되지만, 유사한 방식으로 특정 메모리 셀에서의 데이터만을 또한 판독하는 것이 가능하다.
Figure 112012080132933-pct00002
(실시형태 2)
본 실시형태에 있어서는, 도 5a 및 도 5b에 도시된 반도체 메모리 회로의 동작이 설명된다. 여기서, 기록 트랜지스터(Tr1) 및 판독 트랜지스터(Tr2) 양자는 n채널 트랜지스터이다. 본 실시형태에 있어서는, 판독 워드선이 실시형태 1에서의 다른 행의 기록 워드선으로 대체된다. 상기 설명된 바와 같이, 이러한 구조를 채용함으로써, 반도체 메모리 장치의 배선의 수는 실시형태 1보다 적게 될 수 있다. 본 실시형태에 있어서, 제(n-1)행의 기록 워드선이 제n행의 판독 워드선으로 대체된다.
기록 방법은 실시형태 1에서의 기록 방법과 기본적으로 동일하다. 판독 비트선(…, Om-1, Om, Om＋1,…), 및 바이어스선(…, Sm-1, Sm, Sm＋1,…)은 일정한 전위로 유지된다. 전위가 배선의 종류들 간에 상이할 수도 있지만, 전류가 판독 트랜지스터의 소스와 드레인 간에 흐르는 것을 방지하기 위해, 판독 비트선의 전위는 각각의 열에서 바이어스선의 전위와 동일한 것이 바람직하다. 여기서, 각각의 선의 전위는 ＋3볼트로 설정된다.
그러한 조건 하에서, 기록 트랜지스터(Tr1)의 드레인의 전위(즉, 판독 트랜지스터(Tr2)의 게이트의 전위)에 의존하여, 판독 트랜지스터(Tr2)가 항상 오프 상태가 됨을 유의한다. 예를 들어, VRL ＋3α가 ＋3볼트 이하인 경우, 판독 트랜지스터(Tr2)가 오프 상태인 시간은 길게 된다.
그 후, 도 2a에 도시된 바와 같이 기록 워드선(…, Qn-1, Qn, Qn＋1,…)에 펄스가 순차적으로 인가되어, 기록 트랜지스터가 턴온/턴오프된다. 동시에, 신호가 기록 비트선(…, Rm-1, Rm, Rm＋1,…)에 인가되어, 데이터가 메모리 셀에 기록된다. 기록 워드선에 인가된 펄스의 파고 VQH는, 예를 들어, ＋3볼트로 설정되고, VQL은 -3볼트로 설정된다. VRL은 0볼트로 설정된다. 각각의 메모리 셀에 보유된 전하량은 실시형태 1에 설명된 바와 유사하고, 이는 표 1에 도시된다.
다음으로, 판독 방법이 도 6a 및 도 6b를 참조하여 설명된다. 이하의 예에서 데이터는 행마다 순차적으로 판독되지만, 유사한 방식으로 특정 메모리 셀에서의 데이터만이 판독되는 것이 또한 가능하다. 도 6b에 도시된 바와 같이, 판독 시, 일정한 전위 VRL이 기록 비트선(…, Rm-1, Rm, Rm＋1,…)에 인가된다. 또한, 바이어스선(…, Sm-1, Sm, Sm＋1,…) 또한 일정한 전위 VSH로 유지한다. 전위 VRL 및 전위 VSH 각각은, 예를 들어, 0볼트로 설정될 수 있다.
펄스들이 기록 워드선(…, Qn-1, Qn, Qn＋1,…)에 인가된다. 펄스들은 VP1, VP2, 및 VP3(VP1＜VP2＜VP3)로서 도 4b에 도시된 3 단계의 파고를 가지며, VP3은 기록 비트선(…, Rm-1, Rm, Rm＋1,…)의 전위보다 낮은 것이 바람직하다. 또한, 기록 워드선의 전위는, 펄스가 인가되지 않을 경우 VPL인 것이 바람직하다. 예를 들어, 각각의 높이는 VPL=-6(볼트), VP1=-5(볼트), VP2=-4(볼트), 및 VP3=-3(볼트)와 같이 설정될 수 있다.
단계별 방식으로 설정되는 전위인 3개 펄스들의 그룹은 기록 워드선에 순차적으로 인가된다. 여기서, 기록 워드선은 기록 트랜지스터의 게이트에 접속되지만, 다음의 조건들을 충족할 경우에 기록 트랜지스터가 턴온되지 않음을 유의해야 한다. 따라서, 용량소자에 보유된 전하는 판독 시에 누설되지 않는다.
상기 설명된 바와 같이, 기록 워드선에 인가된 펄스의 최대 전위는 -3볼트이고, 기록 트랜지스터의 소스에 접속된 기록 비트선의 전위는 0볼트이며; 따라서, 기록 트랜지스터의 게이트의 전위와 소스의 전위가 비교될 경우에, 기록 트랜지스터의 게이트의 전위가 소스의 전위보다 낮다.
한편, 기록 트랜지스터의 게이트의 전위가 드레인의 전위보다 높을 경우, 기록 트랜지스터는 턴온되고 용량소자에 보유된 전하는 누설된다. 기록 트랜지스터의 드레인의 전위는 용량소자를 통하여, 선행하는 행의 기록 워드선의 전위의 변화에 의해 영향을 받아 기록 시의 전위와는 상이함을 유의해야 한다. 그러한 전위 변화를 고려하여, 기록 트랜지스터의 드레인의 전위가 기록 트랜지스터의 게이트의 전위보다 항상 낮아지는 방식으로, 기록 시 또는 판독 시의 조건들이 설정될 필요가 있다.
기록 트랜지스터 및 판독 트랜지스터에서 기생 용량이 존재하지 않는다는 조건에서, (VRL-VQL-VP3＋VPL)은 0 이상일 수도 있다. 이 조건은 상기 설명된 바와 같이VRL=0(볼트), VQL=-3(볼트), VPL=-6(볼트), 및 VP3=-3(볼트)일 경우에 충족되므로, 메모리 셀에 보유된 전하는 기록 워드선에 인가된 펄스로 인해 기록 트랜지스터로부터 누설되지 않는다.
도 6a에 도시된 바와 같이, 펄스들은 기록 워드선(…, Qn-2, Qn-1, Qn,…)에 순차적으로 인가된다. 제n행의 메모리 셀에 저장된 데이터는 제(n-1)행의 기록 워드선에 펄스를 인가할 때에 획득됨을 유의한다. 실시형태 1과 유사하게, 판독 트랜지스터(Tr2)의 상태(온 상태 또는 오프 상태)는 기록 트랜지스터(Tr1)의 드레인 측에 보유된 전하량에 의존하여 변경된다.
실시형태 1과 유사하게, 판독 비트선의 전위를 모니터함으로써, 선행하는 행의 기록 워드선에 인가된 펄스에 응답한 판독 트랜지스터의 상태(온 상태 또는 오프 상태)를 알 수 있다. 예를 들어, 제n행 및 제m열의 메모리 셀의 판독 트랜지스터의 상태를 알기 위해, 도 5a 또는 도 5b에 있어서 기록 워드선(Qn-1)에 펄스를 인가할 때의 판독 비트선(Om)의 전위가 모니터링될 수도 있다.
이 메모리 셀에서의 전하량이 최대인 Q3인 경우, 판독 트랜지스터는 최저 펄스로도 턴온된다. 3개의 펄스가 인가되는 동안에 판독 비트선의 전위는 3회 변하고; 따라서, 3개의 펄스가 관측될 수 있다. 한편, 전하량이 최소인 Q0인 경우에는, 판독 트랜지스터는 최고 펄스로도 턴온되지 않고; 따라서, 어떠한 펄스도 관측되지 않는다. 이러한 방식으로, 펄스의 수가 카운트되고, 이에 의해, 각각의 메모리 셀에 보유된 전하량, 즉, 데이터를 알 수 있다.
(실시형태 3)
본 실시형태에 있어서는, 실시형태 2에서 설명된 반도체 메모리 장치의 형상 및 제작 방법이 설명된다. 본 실시형태에 있어서, 아연 및 인듐을 함유한 산화물 반도체가 기록 트랜지스터에 사용되고, 단결정 실리콘 반도체는 판독 트랜지스터에 사용된다. 따라서, 기록 트랜지스터는 판독 트랜지스터 위에 적층된다.
즉, 단결정 실리콘 기판 위에 제공된 단결정 실리콘 반도체를 사용한 절연 게이트형 트랜지스터는 판독 트랜지스터로서 사용되고, 산화물 반도체가 반도체층에 사용된 트랜지스터는 그 위에 기록 트랜지스터로서 형성된다. 본 실시형태에서는 단결정 실리콘 기판 위에 반도체 메모리 장치가 형성되는 예가 설명되지만, 대안적으로, 다른 종류의 반도체 기판 또는 절연 기판 위에 반도체 메모리 장치가 제공될 수 있음을 유의한다.
본 실시형태의 반도체 메모리 장치의 메모리 셀의 레이아웃의 예가 도 7a 내지 도 7c에 도시된다. 도 7a에 있어서, 단결정 실리콘 기판 위에 제공된 주요 배선, 주요 전극 등이 도시된다. 소자 분리 영역(102)이 기판 위에 형성된다. 도전성 재료, 도핑된 실리콘 등을 포함한 배선(106c) 및 배선(106d)은 소자 분리 영역(102) 이외의 영역에 형성되고, 각각, 판독 트랜지스터의 소스(106a) 및 드레인(106b)으로서 부분적으로 기능한다. 배선(106c 및 106d)은, 각각, 판독 비트선 및 바이어스선으로서 기능한다. 소스(106a) 및 드레인(106b)은 판독 트랜지스터의 게이트 전극(109)으로 서로 분리된다.
도 7a의 회로 위에 형성된 산화물 반도체를 사용한 트랜지스터를 중심으로 한 주요 배선, 주요 전극 등이 도 7b에 도시된다. 섬 형상을 갖는 산화물 반도체 영역(110), 기록 워드선(112a), 및 판독 워드선(112b)이 형성된다. 기록 워드선(112a)의 일부는 산화물 반도체 영역(110)과 중첩하고, 기록 트랜지스터의 게이트 전극으로서 기능한다. 또한, 판독 워드선(112b)이 게이트 전극(109)과 중첩하는 부분에 용량소자가 형성된다.
도 7c는, 도 7a에 도시된 구조가 도 7b에 도시된 구조와 중첩하고 배선(116)이 그 위에 더 중첩하는 구조를 도시한다. 도 7c에 있어서, 그 구조들 및 배선은 중첩하여 보이도록 서로 조금씩 시프트된다. 점(A 및 B)은 도 7a 내지 도 7c에서 동일한 위치를 나타냄을 유의한다. 그러한 소자들의 디자인 룰이 적절히 선택될 수 있지만, 집적도의 증가를 위해, 각 트랜지스터의 채널 폭은 10nm 이상 0.4μm 이하이고, 그 채널 길이는 10nm 이상 0.4μm 이하인 것이 바람직하다.
이하, 상기 설명된 구조를 갖는 반도체 메모리 장치의 제작 방법이 설명된다. 도 8a 내지 도 8d 그리고 도 9a 내지 도 9c는 도 7a 내지 도 7c에서의 점(A)을 점(B)과 연결하는 선을 따라 절취된 단면도이다. 먼저, 공지된 반도체 제작 기술을 이용하여, 도 8a에 도시된 바와 같이, 소자 분리 영역(102), 도핑된 실리콘 영역(불순물 영역)(105a 및 105b), 게이트 절연막(103), 및 더미 게이트(104)가 단결정 실리콘 기판(101) 위에 형성된다. 도 8a에 도시된 바와 같이, 측벽이 더미 게이트(104)의 측면에 제공될 수도 있다.
게이트 절연막의 두께는, 리크 전류의 발생을 억제하도록 10nm 이상인 것이 바람직하다. 게이트 용량을 추후에 형성될 용량소자의 용량보다 작게 하기 위해, 산화 실리콘과 같이 비교적 낮은 유전상수를 갖는 재료가 게이트 절연막의 재료로서 사용되는 것이 바람직하다.
실리사이드 영역이 불순물 영역(105a 및 105b) 위에 제공될 수도 있어서 도전성이 증가된다. 본 명세서에 있어서, 상기 설명된 방식으로 형성된 실리사이드 영역 및 불순물 영역은 소스(106a) 및 드레인(106b)으로서 지칭된다. 도 7a를 참조하여 설명된 바와 같이, 그 영역들은 판독 비트선(즉, 배선(106c)) 및 바이어스선(즉, 배선(106d))으로서 부분적으로 기능한다.
다음으로, 층간 절연체(107)가 도 8b에 도시된 바와 같이 형성된다. 층간 절연체(107)는 단층 또는 다층으로서 형성될 수도 있으며, 트랜지스터의 채널에 왜곡을 야기하는 스트레스 라이너를 포함할 수도 있다. 그 후, 층간 절연체(107)는 에칭되고 화학적 기계적 연마(CMP)법에 의해 평탄화되며; 더미 게이트(104)의 노출 시에 에칭이 정지된다. 그 후, 도 8c에 도시된 바와 같이, 더미 게이트를 선택적으로 제거함으로써, 홀 부분(108)이 형성된다.
그 후, 도전성 재료를 포함하는 단층막 또는 적층막이 퇴적 및 평탄화되고, 이에 의해, 도 8d에 도시된 바와 같이, 게이트 전극(109)이 홀 부분(108)에 형성된다. 그 후, 층간 절연체(107)의 표면에서의 수소 농도를 감소시키기 위해 아르곤 이온과 같은 희가스 이온을 사용한 표면 처리가 수행될 수도 있다. 추후에 형성될 산화물 반도체막과의 오믹 컨택트를 형성하는 재료가 게이트 전극(109)의 재료로서 바람직하다.
그러한 재료의 예로는, 그 일함수 W가 산화물 반도체의 전자 친화력φ(산화물 반도체의 도전대의 최하단과 진공 레벨 간의 에너지 갭)과 거의 동일하거나 작은 재료가 있다. 즉, W＜φ＋0.3(전자볼트)가 만족될 수도 있다. 예를 들어, 티탄, 몰리브덴, 및 질화 티탄이 주어질 수 있다.
그 후, 3nm 내지 10nm의 두께를 갖는 산화물 반도체막이 스퍼터링법에 의해 형성된다. 산화물 반도체막을 형성하는 방법으로서, 스퍼터링법 이외의 방법이 채용될 수도 있다. 산화물 반도체는 In, Ga, Sn 및 Zn으로부터 선택된 하나 이상의 원소를 포함한다.
예를 들어, In-Sn-Ga-Zn계 산화물과 같은 4원계 산화물(4 종류의 원소를 포함하는 산화물), In-Ga-Zn계 산화물, In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, 또는 Sn-Al-Zn계 산화물과 같은 3원계 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물과 같은 2원계 금속 산화물, 인듐 산화물, 주석 산화물, 아연 산화물 등과 같은 1원계 금속 산화물이 사용될 수 있다. 또한, 상기 산화물 반도체에, 예를 들어 Si이 포함될 수도 있다.
여기서, 예를 들어, In-Ga-Zn계 산화물은 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 산화물을 의미하며, 그 조성비에 대한 제한은 없다.
산화물 반도체로서는, 화학식 InMO3(ZnO)m(m＞0)로 표현되는 재료가 사용될 수 있다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
In-Zn계 산화물이 산화물 반도체로서 사용되는 경우, 사용될 타겟은, 원자비에 있어서 In/Zn=0.5 내지 50, 바람직하게는 In/Zn=1 내지 20, 더 바람직하게는 In/Zn=1.5 내지 15의 조성비를 가진다. 예를 들어, In-Zn계 산화물의 형성에 사용된 타겟은 In：Zn：O=1：1：X의 원자비를 가지며, 여기서, X＞1이고 바람직하게는 X＞1.5이다.
도 9a에 도시된 바와 같이, 상기 설명된 방식으로 형성된 산화물 반도체막을 에칭함으로써, 섬 형상을 갖는 산화물 반도체 영역(110)이 형성된다. 반도체 특성이 개선되도록 산화물 반도체 영역(110)은 열처리될 수도 있다. 따라서, 게이트 전극(109)과 산화물 반도체 영역(110)이 서로 접촉된 구조가 획득될 수 있다.
그 후, 도 9a에 도시된 바와 같이, 게이트 절연막(111)이 스퍼터링법과 같은 공지된 성막 방법에 의해 형성된다. 리크 전류의 발생을 감소시키기 위해, 게이트 절연막(111)의 두께는 20nm 이상이 바람직하고, 게이트 절연막에서의 수소 농도는 1×10-19cm-3 이하가 바람직하다. 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 란탄, 질화 알루미늄 등이 게이트 절연막으로 사용될 수도 있다.
게이트 절연막(111)은, 용량소자의 용량이 판독 트랜지스터의 게이트 용량보다 더 크도록 10이상의 비유전율을 갖는 재료를 사용하여 형성되는 것이 바람직한 용량소자의 유전체이다. 게이트 절연막이 형성된 이후 열처리가 수행되어 반도체 특성을 개선시킬 수도 있다.
그 후, 기록 워드선(112a) 및 판독 워드선(112b)이 도전성 재료를 사용하여 형성된다. 도 9b에 도시된 바와 같이, 기록 워드선(112a)의 일부는 산화물 반도체를 사용한 트랜지스터의 게이트 전극으로서 기능한다. 또한, 판독 워드선(112b)의 일부 및 게이트 전극(109)을 사용하여 용량소자가 형성된다. 기록 워드선(112a)의 재료로서는, 그 일함수가 산화물 반도체의 전자 친화력보다 0.5 전자 볼트 이상만큼 더 높은 재료가 바람직하다. 예로서, 텅스텐, 금, 백금, p형 실리콘 등이 주어질 수 있다.
그 후, 도 9b에 도시된 바와 같이, 산화물 반도체보다 더 용이하게 산화되는 원소의 이온들이, 이온들을 주입하는 공지된 방법에 의해 산화물 반도체 영역에 주입된다. 그러한 원소의 예로는 티탄, 아연, 마그네슘, 실리콘, 인, 붕소 등이 있다. 일반적으로, 붕소 및 인은 종래의 반도체 프로세스에서 사용되고, 따라서 이용하기 용이하며; 특히, 상기 설명된 얇은 게이트 절연막(111) 또는 산화물 반도체 영역(110)에 주입될 이온으로서는, 원자량이 붕소의 원자량보다 더 큰 인 이온이 바람직하다.
그 이온들은 가능한 적게 수소를 포함하는 것이 바람직하다. 이온들 내의 수소 농도는 0.1% 이하가 바람직하다. 수소는 산화물 반도체에서 도너인 것이 알려져 있으며; 수소가 이온에 포함될 경우에는, 산화물 반도체에 주입된 수소가 산화물 반도체 내로 이동하여 소자의 신뢰성에서의 저하를 야기한다.
산화물 반도체에 있어서, 상기 설명된 이온 주입에 의해 산소 결손이 야기되고, n형 도전성이 나타난다. 다수의 산화물 반도체들은, 이온 주입 이후에 결정성의 회복을 위해 실리콘 반도체의 경우에 필요한 그러한 열처리없이 높은 도전성을 획득할 수 있다는 점에 있어서, 산화물 반도체는 실리콘 반도체와 상이하다. 물론, 이온 주입 이후 산화물 반도체에 대해서 열처리가 수행될 수도 있다. 이러한 방식으로, n형의 도전성을 나타내는 영역(113)이 산화물 반도체 영역(110)에 형성된다. 이 영역에서의 캐리어(전자) 농도가 1×10-19cm- 3이상이 되도록 이온 주입의 조건들을 설정하는 것이 바람직하다.
기본적인 소자 구조가 상기 단계들을 통해 완성된다. 그 후, 단층 박막 또는 다층 박막의 층간 절연체(114)가 형성된다. 층간 절연체(114)의 표면이 평탄화되고, 산화물 반도체 영역(110)에 이르는 콘택트 홀이 형성되며, 접속 전극(115)이 매립된다. 그 후, 배선(116)이 형성된다. 배선(116)은 기록 비트선이다. 유사한 배선이 기록 워드선(112a) 및 판독 워드선(112b)에 평행으로 제공될 수도 있다. 이러한 방식으로, 도 9c에 도시된 반도체 메모리 장치의 메모리 셀이 제작된다.
(실시형태 4)
본 실시형태에 있어서는, 배선의 수가 실시형태 2에서 설명된 반도체 메모리 장치보다 더 적은 반도체 메모리 장치가 설명된다. 도 10a 및 도 10b는 본 실시형태의 반도체 메모리 장치의 회로도이다. 본 실시형태에 있어서는, 기록 비트선이 실시형태 2에서의 판독 비트선으로 대체된다. 따라서, 배선의 수가 실시형태 2에서보다 더 적다. 예를 들어, N행 및 M열의 매트릭스를 갖는 반도체 메모리 장치에 있어서, 배선의 수는 (N＋2M＋1)이 된다.
도 10a 및 도 10b에 도시된 반도체 메모리 회로의 동작이 설명된다. 여기서, 기록 트랜지스터(Tr1) 및 판독 트랜지스터(Tr2) 양자는 n채널 트랜지스터이다.
기록 방법은 실시형태 2에서의 기록 방법과 기본적으로 동일하다. 도 2a에 도시된 바와 같이, 펄스들이 기록 워드선(…, Qn-1, Qn, Qn＋1,…)에 순차적으로 인가되어, 기록 트랜지스터가 턴온/턴오프된다. 동시에, 신호가 기록 비트선(…, Rm-1, Rm, Rm＋1,…)에 인가되어, 데이터가 메모리 셀에 기록된다. 각각의 메모리 셀에 보유된 전하량은 실시형태 1에 설명된 바와 유사하고, 이는 표 1에 도시된다.
기록 비트선이 판독 비트선으로 대체된 본 구조에 의해 문제가 야기됨을 유의해야 한다. 예를 들어, 포지티브 전하가 제n행 및 제m열의 메모리 셀에 보유되고, 결과적으로, 메모리 셀의 판독 트랜지스터(Tr2(n,m))가 어떤 경우 기록 시에 턴온된다. 데이터가 동일 열의 다른 메모리 셀에 기록되기 때문에 기록 비트선(Rm)의 전위는 항상 변경된다. 바이어스선(Sm)이 일정한 전위로 유지되는 경우, 판독 트랜지스터(Tr2(n,m))의 소스와 드레인 사이에 전류가 흐른다.
그러한 전류를 방지하기 위하여, 기록 비트선(Rm)에 인가된 신호와 동일한 신호가 기록 비트선(Rm)에 인가된 신호와 동일한 위상으로 바이어스선에 인가될 수도 있어서, 바이어스선(Sm)의 전위가 기록 비트선(Rm)의 전위와 동일하게 한다. 대안적으로, 바이어스선(Sm)에 인가된 신호가 기록 비트선(Rm)에 인가된 신호와 동기될 수도 있다.
기록 비트선(Rm)의 전위와 바이어스선(Sm)의 전위는 서로 동일하게 설정되기 때문에, 이론적으로 판독 트랜지스터(Tr2(n,m))의 소스와 드레인 사이에는 전류가 흐르지 않는다. 기록 비트선(Rm)의 전위와 바이어스선(Sm)의 전위가 동일하지 않더라도, 실효 전위차가 충분히 작아지도록 바이어스선(Sm)의 전위를 기록 비트선(Rm)의 전위로 조정함으로써, 판독 트랜지스터(Tr2(n,m))의 소스와 드레인 사이에 흐르는 전류가 충분히 감소될 수 있다. 본 실시형태의 효과를 획득하기 위해, 바이어스선(Sm)의 전위의 위상은 기록 비트선(Rm)의 전위의 위상으로부터 5%이하로 벗어나는 것이 바람직하다.
다음으로, 판독 방법이 설명된다. 이하의 예에 있어서, 데이터는 행마다 순차적으로 판독되고; 특정 메모리 셀의 데이터만이 유사한 방식으로 판독되는 것이 또한 가능하다. 판독 방법은 실시형태 2와 유사하다. 판독 시, 바이어스선(…, Sm-1, Sm, Sm＋1,…)은 일정한 전위 VSH로 유지된다. 전위 VSH는, 예를 들어, 0볼트로 설정될 수 있다.
펄스들이 도 6a에 도시된 바와 같이 기록 워드선에 인가된다. 예를 들어, 각각의 높이는 VPL=-6(볼트), VP1=-5(볼트), VP2=-4(볼트), 및 VP3=-3(볼트)와 같이 설정될 수 있다.
실시형태 2와 유사하게, 기록 트랜지스터(Tr1)의 드레인 측에 보유된 전하량에 의존하여, 판독 트랜지스터(Tr2)의 상태(온 상태 또는 오프 상태)가 변경된다. 기록 비트선의 전위를 모니터링함으로써, 선행하는 행의 기록 워드선에 인가된 펄스에 응답한 판독 트랜지스터의 상태(온 상태 또는 오프 상태)를 알 수 있다. 또한, 실시형태 2와 유사하게, 펄스의 수를 카운트함으로써, 각각의 메모리 셀에 보유된 전하량, 즉, 데이터를 알 수 있다.
(실시형태 5)
본 실시형태에 있어서, 기록 비트선이 또한 판독 비트선으로서 기능하는 실시형태 4에서 설명된 구조를 갖는 반도체 메모리 장치의 제작 방법이 도 11a 내지 도 11d 그리고 도 12a 및 도 12b를 참조하여 설명된다. 먼저, 공지된 반도체 제작 기술을 이용하여, 도 11a에 도시된 바와 같이, 단결정 실리콘 기판(201) 위에, 소자 분리 영역(202), 도핑된 실리콘 영역(불순물 영역)(205a 및 205b), 게이트 절연막(203), 및 더미 게이트(204)가 형성된다. 도 11a에 도시된 바와 같이, 측벽이 더미 게이트(204)의 측면에 제공될 수도 있다.
실리사이드 영역(206a) 및 실리사이드 영역(206b)이 각각 불순물 영역(205a) 및 불순물 영역(205b) 위에 제공되어, 도전성이 증가된다. 불순물 영역들(205a 및 205b) 및 실리사이드 영역(206a 및 206b)은 기록 비트선 및 바이어스선으로서 부분적으로 기능한다.
그 후, 층간 절연체(207)가 형성된다. 그 후, 실시형태 3에서 설명된 방법에서와 같이, 층간 절연체(207)가 에칭 및 평탄화되고; 더미 게이트(204)의 노출 시 에칭이 정지된다. 그 후, 도 11b에 도시된 바와 같이, 더미 게이트(204)를 선택적으로 제거함으로써, 홀 부분(208)이 형성된다. 또한, 도 11c에 도시된 바와 같이, 실리사이드 영역(206a)에 이르는 콘택트 홀(209)이 층간 절연체(207)에 형성된다.
그 후, 도전성 재료를 포함한 단층막 또는 적층막이 퇴적 및 평탄화되고, 이에 의해, 도 11d에 도시된 바와 같이, 게이트 전극(211) 및 접속 전극(210)이 각각 홀 부분(208) 및 콘택트 홀(209)에 형성된다.
다음으로, 섬 형상을 갖는 산화물 반도체 영역(212)이 3nm 내지 10nm의 두께로 형성되고, 그 후, 도 12a에 도시된 바와 같이 게이트 절연막(213)이 형성된다.
그 후, 기록 워드선(214a) 및 기록 워드선(214b)이 도전성 재료를 이용하여 형성된다. 도 12b에 도시된 바와 같이, 기록 워드선(214a)의 일부는 산화물 반도체를 사용한 트랜지스터의 게이트 전극으로서 기능한다. 용량소자가 기록 워드선(214b)의 일부 및 게이트 전극(211)을 이용하여 형성된다.
그 후, 산화물 반도체보다 더 용이하게 산화되는 원소의 이온들이 이온을 주입하는 공지된 방법에 의해 산화물 반도체 영역에 주입된다. 그 후, 단층 박막 또는 다층 박막의 층간 절연체(215)가 형성된다. 이러한 방식으로, 도 12b에 도시된 반도체 메모리 장치의 메모리 셀이 제작된다.
(실시형태 6)
본 실시형태에 있어서는, 배선의 수가 실시형태 4에서 설명된 반도체 메모리 장치에서보다 더 적은 반도체 메모리 장치가 설명된다. 도 13a 및 도 13b는 본 실시형태의 반도체 메모리 장치의 회로도이다. 본 실시형태에 있어서는, 실시형태 4에서 각각의 열에 제공된 바이어스선이 인접 메모리 셀에 의해 공유된다. 도 13a에 도시된 바와 같이, 제n행 및 제(2m-1)열의 메모리 셀의 바이어스선(Sm)은 또한 제n행 및 제2m열의 메모리 셀의 바이어스선으로서 기능한다.
따라서, 배선의 수가 실시형태 4에서보다 더 적다. 예를 들어, N행 및 2M열의 매트릭스를 갖는 반도체 메모리 장치에 있어서, 배선의 수는 (N＋3M＋1)이다. N행 및 2M열의 매트릭스를 갖는 반도체 메모리 장치에서의 배선의 수는, 실시형태 1에 따르면 (2N＋6M)이거나, 실시형태 2에 따르면 (1N＋6M＋1)이거나, 또는 실시형태 4에 따르면 (1N＋4M＋1)이다.
제n행 및 제2m열의 메모리 셀 및 그 메모리 셀의 주변부가 도 13b에 도시된다. 본 실시형태에서의 반도체 메모리 장치의 구동 방법은 실시형태 4에서와 기본적으로 동일하다.
(실시형태 7)
본 실시형태에 있어서는, 배선의 수가 실시형태 4에서 설명된 반도체 메모리 장치에서보다 더 적은 반도체 메모리 장치가 설명된다. 도 16a 및 도 16b는 본 실시형태의 반도체 메모리 장치의 회로도이다. 본 실시형태에 있어서, 인접한 열에서의 기록 비트선이 실시형태 4의 각각의 열에 제공된 바이어스선으로 대체된다. 도 16a에 도시된 바와 같이, 제(m＋1)열의 기록 비트선(Rm＋1)이 제m열의 메모리 셀의 바이어스선으로 대체된다.
따라서, 배선의 수가 실시형태 4에서보다 더 적다. 예를 들어, N행 및 M열의 매트릭스를 갖는 반도체 메모리 장치에 있어서, 배선의 수는 (N＋M＋2)이다.
제n행 및 제m열의 메모리 셀 및 그 메모리 셀의 주변부가 도 16b에 도시된다. 본 실시형태의 반도체 메모리 장치의 기록 방법은 실시형태 4에서와 기본적으로 동일하다.
다음으로, 판독 방법이 도 17a 및 도 17b 그리고 도 18a 내지 도 18e를 참조하여 설명된다. 실시형태 2 또는 실시형태 4와 유사하게, 판독 시, 펄스가 기록 워드선(…, Qn-1, Qn, Qn＋1,…)에 인가된다.
또한, 기록 비트선(…, Rm-1, Rm, Rm＋1,…)은, 판독이 수행되는 열에 의존하여, 전위 VSH 또는 전위 VSL(VSH＞VSL)로 유지되거나 전위 판정 회로에 접속된다. 전위 판정 회로는 전위를 공급하는 수단을 포함할 수도 있다. 전위 판정 회로는 각각의 열에 대해 제공되고, 판독이 제(m-1)열의 메모리 셀에서 수행될 경우에 제m열의 기록 비트선(Rm)에 전기적으로 접속된다.
전위 판정 회로는 기록 비트선에 접속가능한 배선의 단자, 전위측정 수단, 용량소자, 및 전위 측정수단과 단자 사이에서 용량소자의 접속을 스위칭하는 스위칭 메커니즘을 적어도 포함한다. 기록 비트선(Rm)은, 제(m-1)열의 데이터를 판독할 시에 스위칭 메커니즘에 의해, 용량소자 또는 전위 측정 수단에 접속된다.
도 17b에는, 전위 판정 회로, 및 기록 비트선(Rm)에 전위 VSL 또는 VSH를 공급하는 수단이 도시된다. 기록 비트선(Rm)은, 스위치(SW1m)에 의해, 전위 판정 회로와 상기 수단 중 하나에 접속될 수 있다. 제m열의 전위 판정 회로는, 도 17b에 도시된 바와 같이, 스위치(SW2m), 전위 측정 수단(Vm), 용량소자(Cm), 및 전위 VSL을 공급하는 수단에 접속된 단자를 포함한다. 스위치(SW2m)는 기록 비트선(Rm)측 상의 배선, 단자 및 전위 측정 수단(Vm) 중 어느 하나에 용량소자를 접속시킨다. 용량소자의 전위는, 데이터의 판독이 수행되는 경우를 제외하고, 용량소자를 단자에 접속함으로써 VSL로 설정하는 것이 바람직하다.
이하, 제n행 및 제(m-1)열에서 데이터를 판독하는 방법이 설명된다. 판독 시, 도 16a에 도시된 회로는 도 17a에 도시된 등가 회로에 의해 표현된다. 따라서, 제n행 및 제(m-1)열의 메모리 셀 및 그 메모리 셀 주변의 메모리 셀들은, 판독 시, 도 17b에 도시된 매트릭스로서 표현된다. 제(m-1)열의 메모리 셀에서의 데이터가 판독될 경우, 제(m-1)열 및 제(m-1)열의 좌측 상의 열들의 기록 비트선의 전위는 VSH로 설정되고, 제(m+1)열 및 제(m+1)열의 우측 상의 열들의 기록 비트선의 전위는 VSL로 설정된다.
기록 비트선(Rm)의 전위는, 기록 비트선(Rm)이 전위 판정 회로에 접속되기 전에는, 스위치(SW1m)에 의해 VSL로 설정된다. 그 후, 기록 비트선(Rm) 및 전위 판정 회로는 스위치(SW1m)에 의해 서로 접속된다. 이 때, 전위 판정 회로에 있어서, 기록 비트선(Rm) 및 용량소자(Cm)가 서로 접속된다. 전력이 용량소자(Cm)에 저장되어, 용량소자(Cm)의 기록 비트선(Rm) 측의 전위는 VSL이 된다.
기록 비트선(Rm-1)의 좌측 상의 메모리 셀들 및 기록 비트선(Rm＋1)의 우측 상의 메모리 셀들 각각에 있어서, 판독 트랜지스터의 소스와 드레인은 동일 전위에 있어 전류가 흐르지 않으며; 따라서, 메모리 셀들이 회로에 존재하지 않는 것으로 고려될 수 있다. 기록 워드선(Qn-1)에 접속된 메모리 셀 이외의 메모리 셀들 또한, 판독 트랜지스터들이 오프 상태가 되도록 설정되기 때문에, 회로에 존재하지 않는 것으로 고려될 수 있다.
결과적으로, 도 18a에 도시된 바와 같이, 회로의 일부로서 기능하는 것으로 고려될 수 있는 회로들은, 기록 비트선(Rm)을 사이에 제공한, 제n행 및 제(m-1)열의 메모리 셀과 제n행 및 제m열의 메모리 셀이고, 특히, 판독 트랜지스터(Tr2(n, m-1)) 및 판독 트랜지스터(Tr2(n, m))를 그 중심부에 포함하는 회로이다. 이들 트랜지스터는, 제(n-1)행의 기록 워드선(Qn-1)의 전위에 따라 턴온/턴오프된다.
오프 상태에 있어서의 트랜지스터는 극히 높은 저항이 되어, 회로를 차단한다고 고려된다. 이러한 상태는 극히 작은 용량을 갖는 용량소자로서 표현될 수 있다. 한편, 트랜지스터는 온 상태에서도 제한된 저항을 가진다. 따라서, 판독 트랜지스터(Tr2(n, m-1)) 및 판독 트랜지스터(Tr2(n, m))의 온 상태와 오프 상태의 조합(즉, 제n행 및 제(m-1) 열의 메모리 셀에서의 데이터와 제n행 및 제m열의 메모리 셀에서의 데이터의 조합)에 의존하여, 도 18b 내지 도 18e에 도시된 등가 회로들이 획득된다.
예를 들어, 판독 트랜지스터(Tr2(n, m-1))가 오프 상태가 되고 판독 트랜지스터(Tr2(n,m))가 온 상태가 될 경우, 도 18b에 도시된 회로가 실현된다. 유사하게, 판독 트랜지스터(Tr2(n, m-1))가 온 상태가 되고 판독 트랜지스터(Tr2(n,m))가 오프 상태가 될 경우는, 도 18c에 도시된 회로가 실현된다. 판독 트랜지스터(Tr2(n, m-1)) 및 판독 트랜지스터(Tr2(n, m)) 양자가 온 상태가 될 경우는, 도 18d에 도시된 회로가 실현된다. 판독 트랜지스터(Tr2(n, m-1)) 및 판독 트랜지스터(Tr2(n, m))가 오프 상태가 될 경우는, 도 18e에 도시된 회로가 실현된다.
트랜지스터들의 크기 및 형상이 더 균일할수록, 트랜지스터들의 저항이 서로 더 가까워진다. 정확히 동일한 크기의 트랜지스터들은 동일한 저항을 가진다. 메모리 셀에 사용된 판독 트랜지스터들은 동일한 용적, 크기, 재료 또는 형상을 갖도록 설계되므로, 판독 트랜지스터들은 거의 동일한 저항을 갖는다고 고려될 수 있다.
회로가 안정적으로 되고 전류가 흐르는 것을 중지할 경우(즉, 정상 상태가 실현될 경우; 즉, 그 상태에 대응하는 전하가 용량소자(Cm)에 저장될 경우) 용량소자(Cm)의 기록 비트선(Rm)측의 전위는, 이상적으로, 도 18b에서는 VSL, 도 18c에서는 VSH, 도 18d에서는 (VSL＋VSH)/2, 및 도 18e에서는 VSL이다. 도 18e에 있어서, 바이어스선의 상태가 초기 상태로부터 변경되지 않으므로, 용량소자(Cm)의 기록 비트선(Rm)측의 전위는 VSL이다.
여기서, 판독 트랜지스터(Tr2(n,m))의 상태에 관계없이, 판독 트랜지스터(Tr2(n, m-1))가 오프 상태(도 18b에 도시된 상태 및 도 18e에 도시된 상태)일 경우에, 용량소자(Cm)의 기록 비트선(Rm)측의 전위는 VSL이다. 대안적으로, 판독 트랜지스터(Tr2(n,m))의 상태에 관계없이, 판독 트랜지스터(Tr2(n, m-1))가 온 상태(도 18c에 도시된 상태 및 도 18d에 도시된 상태)일 경우에, 용량소자(Cm)의 기록 비트선(Rm)측의 전위는 VSL 이외의 값을 가진다. 따라서, 용량소자(Cm)의 기록 비트선(Rm)측의 전위를 관측함으로써, 판독 트랜지스터(Tr2(n, m-1))의 상태를 알 수 있다.
VSH의 값 및 VSL의 값은, 예를 들어, 각각,＋3볼트 및 0볼트일 수 있다. 용량소자(Cm)의 기록 비트선(Rm)측의 전위는 스위치(SW2m)에 의해, 용량소자(Cm)와 전위 측정 수단(Vm)을 접속함으로써 측정될 수 있다. 접지 전위가 0볼트이고 어떤 전하가 전위 측정 수단(Vm)에 의해 용량소자(Cm)에 저장됨이 관측되는 경우, 판독 트랜지스터(Tr2(n, m-1))는 온 상태임을 알 수 있다. 대안적으로, 어떤 전하도 용량소자에 저장되어 있지 않음이 관측된 경우, 판독 트랜지스터(Tr2(n, m-1))는 오프 상태임을 알 수 있다. 이러한 방식으로, 각 메모리 셀에서 판독이 수행될 수 있다.
상기 설명된 예에 있어서, 제(m-1)열 및 제(m-1)열의 좌측 상의 열들의 기록 비트선의 전위는 VSH로 설정되고, 제(m+1)열 및 제(m+1)열의 우측 상의 열들의 기록 비트선의 전위는 VSL로 설정되며; 대안적으로, 제(m-1)열 및 제(m-1)열의 좌측 상의 열들의 기록 비트선의 전위는 VSL로 설정되고, 제(m+1)열 및 제(m+1)열의 우측 상의 열들의 기록 비트선의 전위는 VSH로 설정될 수도 있다. 부가적으로, 상기 설명된 예에서 용량소자(Cm)의 전위는 VSL이지만, 용량소자(Cm)의 전위는 판독 시 VSH일 수도 있다. 상기 설명된 바와 같이 각각의 전위가 변경될 경우, 판독이 수행될 수 있는 셀은 상이함을 유의해야 한다.
본 출원은 2010년 3월 4일자로 일본 특허청에 제출된 일본 특허출원 제2010-047902호에 기초하여, 그 전체 내용이 본 명세서에 참조로 통합된다.
101: 단결정 실리콘 기판 102: 소자 분리 영역
103: 게이트 절연막 104: 더미 게이트
105a, 105b: 불순물 영역 106a: 소스
106b: 드레인 106c, 106d: 배선
107: 층간 절연체 108: 홀 부분
109: 게이트 전극 110: 산화물 반도체 영역
111: 게이트 절연막 112a: 기록 워드선
112b: 판독 워드선 113: n형의 도전성을 나타내는 영역
114: 층간 절연체 115: 접속 전극
116: 배선 201: 단결정 실리콘 기판
202: 소자 분리 영역 203: 게이트 절연막
204: 더미 게이트 205a, 205b: 불순물 영역
206a, 206b: 실리사이드 영역 207: 층간 절연체
208: 홀 부분 209: 콘택트 홀
210: 접속 전극 211: 게이트 전극
212: 산화물 반도체 영역 213: 게이트 절연막
214a, 214b: 기록 워드선 215: 층간 절연체

Claims (21)

  1. 반도체 메모리 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함하는 제 1 메모리 셀;
    제 3 트랜지스터를 포함하는 제 2 메모리 셀;
    제 1 기록 워드선;
    제 2 기록 워드선;
    기록 비트선;
    판독 비트선; 및
    바이어스선을 포함하고,
    상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 열에 인접한 열에 배열되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트 및 상기 용량소자의 제 1 전극에 전기적으로 접속되고,
    상기 용량소자의 제 2 전극 및 상기 제 3 트랜지스터의 게이트는 상기 제 2 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 기록 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 판독 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 바이어스선에 전기적으로 접속되는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기록 워드선 및 상기 제 2 기록 워드선은 서로 평행하고,
    상기 기록 비트선, 상기 판독 비트선 및 상기 바이어스선은 서로 평행한, 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함하는 제 1 메모리 셀;
    제 3 트랜지스터를 포함하는 제 2 메모리 셀;
    제 1 기록 워드선;
    제 2 기록 워드선;
    기록 비트선; 및
    바이어스선을 포함하고,
    상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 열에 인접한 열에 배열되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트 및 상기 용량소자의 제 1 전극에 전기적으로 접속되고,
    상기 용량소자의 제 2 전극 및 상기 제 3 트랜지스터의 게이트는 상기 제 2 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 하나는 상기 기록 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 바이어스선에 전기적으로 접속되는, 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량소자를 포함하는 제 1 메모리 셀;
    제 3 트랜지스터를 포함하는 제 2 메모리 셀;
    제 4 트랜지스터, 제 5 트랜지스터, 및 제 2 용량소자를 포함하는 제 3 메모리 셀;
    제 1 기록 워드선;
    제 2 기록 워드선;
    기록 비트선; 및
    바이어스선을 포함하고,
    상기 제 1 메모리 셀 및 상기 제 3 메모리 셀은 같은 열에 배열되고,
    상기 제 2 메모리 셀은 상기 제 1 메모리 셀 및 상기 제 3 메모리 셀의 상기 열에 인접한 열에 배열되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 1 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트 및 상기 제 1 용량소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 5 트랜지스터의 게이트 및 상기 제 2 용량소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 1 용량소자의 제 2 전극, 상기 제 2 용량소자의 제 2 전극 및 상기 제 3 트랜지스터의 게이트는 상기 제 2 기록 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 기록 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 바이어스선에 전기적으로 접속되는, 반도체 메모리 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 기록 워드선 및 상기 제 2 기록 워드선은 서로 평행하고,
    상기 기록 비트선 및 상기 바이어스선은 서로 평행한, 반도체 메모리 장치.
  6. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 기록 워드선 및 상기 기록 비트선은 서로 직교하는, 반도체 메모리 장치.
  7. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 기록 비트선에 전기적으로 접속되는, 반도체 메모리 장치.
  8. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체 메모리 장치.
  9. 제 1 항 또는 제 4 항에 있어서,
    상기 기록 비트선에 제 1 전위가 공급될 때, 상기 바이어스선에는 상기 제 1 전위와 실질적으로 동일한 전위인 제 2 전위가 공급되는, 반도체 메모리 장치.
  10. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 따른 상기 반도체 메모리 장치를 포함하는, 반도체 장치.
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