JP5651524B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭでは、多段階のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
特開昭５７−１０５８８９号公報 特開２００１−５３１６４号公報
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力が求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。
これらに関して、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。また、ＳＲＡＭでは、１つの記憶セルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が１０万回以下であった。
上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること、１つの記憶セルに用いるトランジスタの数を５つ以下とすること、書き換え回数を１００万回以上とすること、という３つの条件を同時に克服することが第一の課題となる。また、電力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持することと、書き換え回数を１００万回以上とすること、という２つの条件を同時に克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
本発明では、上記の課題に加えて、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
さらに、明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標をつけて、例えば、「読み出しトランジスタＲＴｒ（ｎ，ｍ）」、「バイアス線Ｓｍ」、「キャパシタＣ１（ｎ，ｍ）」、「ビット線Ｒ２ｎ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合には、「読み出しトランジスタＲＴｒ」、「バイアス線Ｓ」、「キャパシタＣ１」、「ビット線Ｒ２」、あるいは、単に「読み出しトランジスタ」、「バイアス線」、「キャパシタ」、「ビット線」というように表記することもある。
本発明の態様の第１は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と同じものあるいは異なるものとする。また、これらに接続する配線として、書き込みワード線、ビット線、読み出しワード線という３種類の配線を用意する。
「読み出しトランジスタの導電型が書き込みトランジスタの導電型と同じもの」とは、例えば、書き込みトランジスタがＮチャネル型であれば、読み出しトランジスタもＮチャネル型ということである。また、「読み出しトランジスタの導電型が書き込みトランジスタの導電型と異なるもの」とは、例えば、書き込みトランジスタがＮチャネル型であれば、読み出しトランジスタはＰチャネル型ということである。
また、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。
書き込みトランジスタのオフ状態（Ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下であることが必須であり、１×１０−２１Ａ以下、あるいは８５℃で１×１０−２０Ａ以下であることが望ましい。
通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、シリコンよりも大きなバンドギャップ、好ましくは、２．５電子ボルト以上のバンドギャップを有するワイドバンドギャップ半導体を好ましい条件で加工してチャネルに用いた絶縁ゲート型トランジスタにおいては達成しうる。ワイドバンドギャップ半導体としては、酸化物半導体、硫化物半導体、窒化物半導体等を用いることができる。特に、書き込みトランジスタの材料として、酸化物半導体を用いることが好ましい。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３ｅＶ以上、好ましくは、３ｅＶ以上３．６ｅＶ未満であるものが望ましい。また、電子親和力が４ｅＶ以上、好ましくは、４ｅＶ以上４．９ｅＶ未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。
このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が１×１０−１４ｃｍ−３未満、好ましくは、１×１０−１１ｃｍ−３未満であるものが望ましい。また、酸化物半導体以外に酸窒化物半導体（例えば、窒素が５〜２０原子％有する酸化ガリウムあるいは酸化ガリウム亜鉛等）を用いてもよい。
読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下であることが必須であり、１×１０−２１Ａ以下であることが望ましい。
また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動する。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量が大きくなる。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶セルを動作させる上で問題が生じる。
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１ｆＦ以下とすることが望ましい。
書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線は平行であることが望ましい。
図１（Ａ）に、上記の構造を有する記憶セルの回路の例を図示する。ここでは、ｎ、ｍを２以上の自然数とする。図１（Ａ）では、書き込みトランジスタＷＴｒ（ｎ，ｍ）と読み出しトランジスタＲＴｒ（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインは読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。この例では、書き込みワード線Ｑｎ、ビット線Ｒｍ、読み出しワード線Ｐｎに加えてバイアス線Ｓｍを示す。書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、ビット線Ｒｍとバイアス線Ｓｍは平行である。そして、書き込みワード線Ｑｎとビット線Ｒｍは直交する。
また、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ（ｎ，ｍ）のソースはビット線Ｒｍに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１（Ａ）に示す回路は、特許文献２にゲインセルとして記載されているメモリセルと同じものである。このようなメモリセルはキャパシタの容量をＤＲＡＭのキャパシタに比べて十分に小さくできるとして研究が進められた。すなわち、ＤＲＡＭでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセルでは、読み出しトランジスタのゲート容量との相対比で決定される。
キャパシタの容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。ＤＲＡＭではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセルではデザインルールの縮小と共に読み出しトランジスタのゲート容量とキャパシタの容量が小さくなるため、非常に高速で応答するメモリが作製できる。
具体的には、デザインルールが１／１０になれば、キャパシタの容量は１／１０となり、トランジスタのオン抵抗も１／１０となるため、スイッチングに要する時間は１／１００となる。一方、ＤＲＡＭではトランジスタのオン抵抗が１／１０となっても、キャパシタの容量は変わらないので、スイッチング時間は１／１０となるにとどまる。すなわち、ゲインセルではＤＲＡＭより１０倍の高速化が可能である。
このように優れた特性が期待されるゲインセルであるが、トランジスタのソースとドレイン間のリーク電流を十分に抑制できないために、実用にはいたらなかった。一般にデザインルールが１／１０となってもトランジスタのオフ時のリーク電流が１／１０となることはなく、むしろ、他のさまざまな要因によって、リーク電流は増加することがある。
例えば、ＰＮ接合を用いて絶縁するトランジスタであれば、トランジスタの微細化とともにＰＮ接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな（２．５電子ボルト未満）の半導体では、熱励起キャリアによるリークも無視できない。リーク電流を抑制できなければキャパシタの容量を減らすことは難しい。
ゲインセルの書き込みトランジスタを公知のシリコンを用いた絶縁ゲート型トランジスタで構成した場合にはトランジスタを２つ用いることの効果は消失する。例えば、キャパシタの容量が通常のＤＲＡＭのように１０ｆＦ程度であるとすると、シリコンを用いたトランジスタではオフ時のリーク電流は最低でも１０−１４Ａ程度であるため、１秒ほどでキャパシタに蓄積された電荷は消失する。そのため、通常のＤＲＡＭと同様に１秒間に数十回のリフレッシュ動作が必要となる。
もっとも、ＤＲＡＭより１つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。例えば、キャパシタの容量を１／１０にしても、データを読み出せることがゲインセルの特徴でもある。
しかしながら、キャパシタの容量が１／１０になると、リフレッシュの間隔も１／１０になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が１／１００になると、リフレッシュの間隔が１／１００となり、到底、実用的ではない。従来は、書き込みトランジスタのリーク電流を十分に低減する手段がなかったため、このようなゲインセルが実用化されることは無かった。
書き込みトランジスタＷＴｒ（ｎ，ｍ）を、上述のようなワイドバンドギャップ半導体をチャネルに用いた絶縁ゲート型トランジスタで形成すると、そのソースとドレイン間のリーク電流が通常の方法では測定できないほど極めて小さくなる。本発明ではそのことに着目することにより、ゲインセルを実用的なメモリセルとすることができる。
トランジスタのリーク電流が十分に小さくなると、ゲインセルは非常に有望なメモリセルとなる。すなわち、キャパシタの容量は、書き込みトランジスタや読み出しトランジスタのゲート容量と同程度まで小さくできるので、ＤＲＡＭのような特殊な形状（スタック型やトレンチ型）のキャパシタを設ける必要は無く、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。
例えば、リーク電流をシリコントランジスタの場合の１０万分の１（１０−２０Ａ程度）とすれば、仮にキャパシタがＤＲＡＭの千分の１であったとしても、リフレッシュの間隔はＤＲＡＭの千倍（すなわち、１分に１度）で済む。リーク電流がより小さく、例えば、１０−２４Ａ以下であれば、数日に一度のリフレッシュで済む。
書き込みに際しては、上記のようにＤＲＡＭに比べて格段に小さな容量のキャパシタへの充電であるから、書き込みトランジスタの特性はそれほど優れたものでなくとも現在のＤＲＡＭと同程度あるいはそれ以上のものとなる。例えば、図１（Ａ）のキャパシタの容量が、ＤＲＡＭのキャパシタの容量の千分の１であれば、書き込みトランジスタもオン電流（あるいは移動度）はＤＲＡＭのトランジスタの千分の１でよい。
仮に書き込みトランジスタの移動度がシリコンを用いたトランジスタの１／１００の移動度であっても、通常のＤＲＡＭの１０倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。
以下、図１（Ａ）に示す回路の動作の例について説明する。図１（Ａ）に示す記憶セルでは、書き込みワード線Ｑｎに適切な電位を与えることによって、書き込みトランジスタＷＴｒ（ｎ，ｍ）をオン状態とする。その際のビット線Ｒｍの電位により、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインに電荷が注入される。この際の電荷の注入量は、ビット線Ｒｍの電位、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑｎに別の適切な電位を与えることによって、書き込みトランジスタＷＴｒ（ｎ，ｍ）をオフ状態とする。この際、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＲＴｒ（ｎ，ｍ）がどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。
図１１（Ａ）に、上記の構造を有する記憶セルの別の例を図示する。ここでは、ｎ、ｍを２以上の自然数とする。図１１（Ａ）では、ｎチャネル型の書き込みトランジスタＷＴｒ（ｎ，ｍ）とｐチャネル型の読み出しトランジスタＲＴｒ（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインは読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
また、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ（ｎ，ｍ）のソースはビット線Ｒｍに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１（Ａ）あるいは図１１（Ａ）に示される記憶セルがマトリクス状に配置されてメモリ装置となるが、図から明らかなように、マトリクス１行につき、書き込みワード線、読み出しワード線がそれぞれ１本、マトリクス１列につき、ビット線、バイアス線がそれぞれ１本必要であるため、メモリ装置のマトリクスがＮ行Ｍ列（Ｎ、Ｍは２以上の自然数）であれば、（２Ｎ＋２Ｍ）本の配線が必要である。
本発明の態様の第２は、本発明の態様の第１に用いるものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ２個あるいはそれ以上用いて形成される記憶ユニットからなる半導体メモリ装置である。書き込みトランジスタと読み出しトランジスタの導電型は互いに同じものとしても、異なるものとしてもよい。
また、本態様では、本発明の態様の第１に用いられた書き込みワード線と読み出しワード線の代わりに２本のワード線を配置する。個々のワード線は、あるときは書き込みワード線として、またあるときは読み出しワード線として機能する。
さらに、本態様では、本発明の態様の第１に用いられたビット線とバイアス線の代わりに２本のビット線を配置する。個々のビット線は、あるときはビット線として、またあるときはバイアス線として機能する。
そして、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接続する。
また、第１の書き込みトランジスタのソースと第１の読み出しトランジスタのソースと第２の読み出しトランジスタのドレインは第１のビット線と接続し、第２の書き込みトランジスタのソースと第２の読み出しトランジスタのソースと第１の読み出しトランジスタのドレインは第２のビット線と接続する。
第１の書き込みトランジスタのゲートと第２のキャパシタの他方の電極は、第１のワード線に、第２の書き込みトランジスタのゲートと第１のキャパシタの他方の電極は、第２のワード線に、それぞれ接続する。
第１のワード線、第２のワード線は、互いに平行であり、また、第１のビット線、第２のビット線は、互いに平行である。また、第１のワード線と第１のビット線とは直交する。
図２（Ａ）および図１２（Ａ）に、上記の構造を有する記憶ユニットの例を図示する。ここでは、ｎ、ｍを２以上の自然数とする。すなわち、書き込みトランジスタＷＴｒ１（ｎ，ｍ）と読み出しトランジスタＲＴｒ１（ｎ，ｍ）とキャパシタＣ１（ｎ，ｍ）からなる第１の記憶セル、書き込みトランジスタＷＴｒ２（ｎ，ｍ）と読み出しトランジスタＲＴｒ２（ｎ，ｍ）とキャパシタＣ２（ｎ，ｍ）からなる第２の記憶セルという２つの記憶セルと、その２つの記憶セルよりなる記憶ユニットが示されている。
図２（Ａ）、図１２（Ａ）とも書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はｎチャネル型であり、また、図２（Ａ）では読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）はｎチャネル型であり、図１２（Ａ）では読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）はｐチャネル型である。
それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのゲートの電位と同じであり、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）という。
また、書き込みトランジスタＷＴｒ１（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ１（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ２（ｎ，ｍ）のドレインとは、ビット線Ｒ１ｍと接続し、書き込みトランジスタＷＴｒ２（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ２（ｎ，ｍ）のソースと読み出しトランジスタＲＴｒ１（ｎ，ｍ）のドレインとは、ビット線Ｒ２ｍと接続する。
さらに、書き込みトランジスタＷＴｒ１（ｎ，ｍ）のゲートとキャパシタＣ２（ｎ，ｍ）の他方の電極はワード線Ｑ１ｎと接続し、書き込みトランジスタＷＴｒ２（ｎ，ｍ）のゲートとキャパシタＣ１（ｎ，ｍ）の他方の電極はワード線Ｑ２ｎと接続する。ワード線Ｑ１ｎとＱ２ｎは平行であり、また、ビット線Ｒ１ｍとＲ２ｍは平行である。さらに、ワード線Ｑ１ｎとビット線Ｒ１ｍは直交する。
図２（Ａ）に示される記憶ユニットが図２（Ｂ）のように、あるいは図１２（Ａ）に示される記憶ユニットが図１２（Ｂ）のようにマトリクス状に配置されてメモリ装置となるが、図に示されるような記憶ユニットのマトリクス１行につきワード線が２本、マトリクス１列につきビット線が２本必要であるため、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスであれば、（２Ｎ＋２Ｍ）本の配線が必要である。
しかしながら、１つの記憶ユニットには２つの記憶セルが含まれているので、Ｎ行Ｍ列のマトリクスであっても実際には、図１（Ａ）あるいは図１１（Ａ）に示す記憶セルをマトリクスにした場合に比べて２倍の記憶セルがある。したがって、記憶セル数が同じ場合には、配線数は、図１（Ａ）あるいは図１１（Ａ）の記憶セルをマトリクスにした場合の半分である。このため、図１（Ａ）あるいは図１１（Ａ）に示す記憶セルよりも単位記憶セルあたりの面積を減らせる。
さらに、集積化するには、次行の記憶ユニットとコンタクト部分（コンタクトホール等）を共有すればよい。その例を図４（Ａ）に示す。なお、図４（Ａ）に点線の長方形で示される単位記憶ユニットの範囲は、配線との重なりを避けるため、実際よりもやや大きめに書かれている。図４（Ａ）では読み出しトランジスタはｐチャネル型であるが、ｎチャネル型であっても同様である。
ここでは、第ｎ行の記憶ユニットの内部の回路構成は、図２（Ａ）と同じであるが、第（ｎ＋１）行の記憶ユニットの内部の回路構成は、図２（Ａ）のものを反転させてある。その結果、例えば、第ｎ行第ｍ列の記憶ユニットがビット線Ｒ２ｍに接続するコンタクト部分を第（ｎ＋１）行第ｍ列の記憶ユニットがビット線Ｒ２ｍに接続するコンタクト部分と共有することができ、単位記憶ユニットおよび単位記憶セルあたりの面積を削減できる。
本発明の態様の第３は、本発明の態様の第２において、第２のビット線を隣接する列の第１のビット線で代用したものである。図４（Ｂ）に、上記の構造を有する記憶ユニットよりなるマトリクスの例を図示する。ここでは、ｎ、ｍを２以上の自然数とする。なお、図４（Ｂ）に点線の長方形で示される単位記憶ユニットの範囲は、配線との重なりを避けるため、実際よりもやや大きめに書かれている。
図４（Ｂ）に点線の長方形で示される第ｎ行第ｍ列の記憶ユニットは、導電型は互いに異なる書き込みトランジスタと読み出しトランジスタとキャパシタを各２つずつを有する。ここでは、書き込みトランジスタがＮチャネル型で、読み出しトランジスタはＰチャネル型である。この記憶ユニットの内部の回路構成は図１２（Ａ）に示すものと同じである。
そして、第１の書き込みトランジスタＷＴｒ１（ｎ，ｍ）のドレインは第１のキャパシタＣ１（ｎ，ｍ）の一方の電極、および第１の読み出しトランジスタＲＴｒ１（ｎ，ｍ）のゲートに接続し、第２の書き込みトランジスタＷＴｒ２（ｎ，ｍ）のドレインは第２のキャパシタＣ２（ｎ，ｍ）の一方の電極、および第２の読み出しトランジスタＲＴｒ２（ｎ，ｍ）のゲートに接続する。
第１の書き込みトランジスタＷＴｒ１（ｎ，ｍ）のゲートと第２のキャパシタＣ２（ｎ，ｍ）の他方の電極は、ワード線Ｑ１ｎに、第２の書き込みトランジスタＷＴｒ２（ｎ，ｍ）のゲートと第１のキャパシタＣ１（ｎ，ｍ）の他方の電極は、ワード線Ｑ２ｎに、それぞれ接続する。
また、第１の書き込みトランジスタＷＴｒ１（ｎ，ｍ）のソースと第１の読み出しトランジスタＲＴｒ１（ｎ，ｍ）のソースと第２の読み出しトランジスタＲＴｒ２（ｎ，ｍ）のドレインは第１のビット線であるビット線Ｒｍと接続し、第２の書き込みトランジスタＷＴｒ２（ｎ，ｍ）のソースと第２の読み出しトランジスタＲＴｒ２（ｎ，ｍ）のソースと第１の読み出しトランジスタＲＴｒ１（ｎ，ｍ）のドレインは第２のビット線であるビット線Ｒｍ＋１と接続する。
そして、ビット線Ｒｍ＋１は隣接する第ｎ行第（ｍ＋１）列の記憶ユニットの第１のビット線でもある。図４（Ｂ）から明らかなように、マトリクス１行に付き、ワード線が２本、１列につきビット線が１本必要であるため、メモリ装置のマトリクスがＮ行Ｍ列（Ｎ、Ｍは２以上の自然数）であれば、列の両端の部分を考慮して（２Ｎ＋Ｍ＋１）本の配線が必要である。
すなわち、上記で示した本発明の態様の第２よりも配線数を削減でき、記憶セルあたりの面積を低減できる。また、図４（Ａ）のようにコンタクト部分を共有することによりさらに集積度を高めることもできる。
以上、本発明の態様として、３つの例を示したが、本発明の技術思想によれば、上記の例に限られず、その他の態様も可能であることは、実施の形態に示される例を見れば明らかであろう。
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記に示された本発明の半導体メモリ装置は実質的に書き換えの制限がない。また、データの保存に関しては、リーク電流が著しく少ないため、従来のＤＲＡＭよりも消費電流は低減できる。さらに、上記の態様では、１つの記憶セルに使用されるトランジスタの数は２つである。
また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間以上、さらには１００時間以上保持できる。さらに条件を改善することにより、１ヶ月以上、あるいは１年以上保持できる。
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度や１年に１度となる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
なお、従来のＤＲＡＭでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、上記に示された本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭで実現できるものであったが、上記に示された本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうち、ひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
さらに上記酸化物半導体を用いたトランジスタを有する各記憶セルの読み出しトランジスタのゲートを互い違いに配置することにより、集積度を一層高めることができる。
集積度に関しては、本発明では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、少なくとも３０ｆＦの容量が必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、ＤＲＡＭでは特殊な形状や材料を用いて大きな容量を形成する必要があった。
これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは読み出しトランジスタのゲート容量が低くなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。また、ＦＧＮＶＭにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
これに対し、上記に示された本発明の構成では、キャパシタへの電荷の蓄積が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５Ｖ以下にできる。このため、より狭い電圧範囲において、より多くのデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０Ｖ以下とできる。
本発明の半導体メモリ装置と駆動方法の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。 本発明の半導体メモリ装置と駆動方法の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）の例を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）の例を説明する図である。 本発明の半導体メモリ装置の配線のレイアウト等の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。
（実施の形態１）
本実施の形態では、図１（Ａ）に示す半導体メモリ装置の動作の例について、図１（Ｂ）乃至図１（Ｅ）を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ（ｎ，ｍ）、読み出しトランジスタＲＴｒ（ｎ，ｍ）をＮチャネル型とする。書き込みトランジスタＷＴｒ（ｎ，ｍ）、読み出しトランジスタＲＴｒ（ｎ，ｍ）とも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。
また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ（ｎ，ｍ）の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図１（Ｂ）乃至図１（Ｅ）では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。
最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図１（Ｂ）に示すように、読み出しワード線Ｐｎの電位を０Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。また、バイアス線Ｓｍの電位は、ビット線Ｒｍの電位と等しくなるようにする。
バイアス線Ｓｍの電位をそのようにするために、半導体メモリ装置が必要な回路等を有することが好ましい。また、バイアス線Ｓｍの電位は、ビット線Ｒｍの電位と等しくなることが好ましいが、電位の差が０．２Ｖ以下であってもよい。あるいは、位相のずれがパルス幅の１０％以下であってもよい。
すなわち、バイアス線Ｓｍの電位をビット線Ｒｍの電位と等しくすることを目的とするための回路等や信号処理の手段等が設けられることが好ましい。あるいは信号処理の方法等が講じられることが好ましい。結果として、バイアス線Ｓｍの電位とビット線Ｒｍの電位との間に若干のずれがあったとしても、そのような手段を講じなかった場合に比べれば消費電力を低減できる。以下では、説明を簡単にするため、バイアス線Ｓｍの電位は、ビット線Ｒｍの電位と等しいものとする。
次に、書き込みワード線Ｑｎの電位を、＋４Ｖとすると、書き込みトランジスタＷＴｒ（ｎ，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近づく。ここでは、ビット線Ｒｍの電位と等しくなるものとする。
一方、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位と等しいが、それはまた、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位とも等しい。また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわち、バイアス線Ｓｍ）の電位はビット線Ｒｍの電位と等しい。すなわち、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート、ソース、ドレインは同電位である。このため、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフ状態である。
この状態で書き込みワード線Ｑｎの電位を０Ｖとすると、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインに注入された電荷はそのまま保持される。このようにして、データを書き込める。
次に、当該行以外の行の書き込みをおこなう場合には、図１（Ｃ）に示すように、書き込みワード線Ｑｎの電位、読み出しワード線Ｐｎの電位を０Ｖとする。一方、ビット線Ｒｍの電位は、当該行以外の行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとる。また、バイアス線Ｓｍの電位は、ビット線Ｒｍの電位と等しい。
書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、書き込まれたデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかの値となる。この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソース（ビット線Ｒ）の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位（０〜＋３Ｖ）よりも、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（０Ｖ）が低いため、書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフとなる。
一方、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位（０〜＋３Ｖ）は、ソース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）やドレイン（すなわち、バイアス線Ｓｍ）の電位（０〜＋３Ｖ）よりも高くなることがあり、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなることもある。しかしながら、ソース（すなわち、ビット線Ｒｍ）の電位とドレイン（すなわち、バイアス線Ｓｍ）の電位が等しいので、ソースとドレインの間に電流が流れることはない。すなわち、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオンとなることがあっても、そのために電力を消費することはない。
次に、読み出し方法について説明する。読み出し時には、バイアス線Ｓｍの電位は、ビット線と異なるものとする。すなわち、図１（Ｄ）に示すように、書き込みワード線Ｑｎの電位、読み出しワード線Ｐｎの電位をともに０Ｖとする。また、ビット線Ｒｍの電位を＋３Ｖ、バイアス線Ｓｍの電位を＋６Ｖとする。この状態では、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込まれたデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなり、ソース（すなわち、ビット線Ｒｍ）の電位やドレイン（すなわち、バイアス線Ｓｍ）の電位よりも低いので、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフである。
次に、図１（Ｅ）に示すように、読み出しワード線Ｐｎの電位を＋１Ｖに上昇させる。すると、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートは読み出しワード線ＰｎとキャパシタＣ（ｎ，ｍ）と介して接続しているため、読み出しワード線Ｐｎの電位の上昇分だけ、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が上昇する。すなわち、書き込まれたデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる。
そして、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋４Ｖであれば読み出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなる。それ以外の場合にはオフとなる。この段階で、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋４Ｖであるのは、書き込み時にビット線Ｒｍの電位が＋３Ｖであった場合である。すなわち、読み出しワード線Ｐｎの電位を＋１Ｖとしたときに読み出しトランジスタＲＴｒ（ｎ，ｍ）がオンであれば、書き込み時にビット線Ｒｍの電位が＋３Ｖであったとわかる。
読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態となると、ビット線Ｒｍに電流が流れるので、これを検知することによって、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態であることを知ることができる。あるいは、ビット線Ｒｍの一端がキャパシタであるならば、当初の電位（＋３Ｖ）は、バイアス線Ｓｍの電位（＋６Ｖ）に近づくので、やはり、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態であることを知ることができる。
同様に、読み出しワード線Ｐｎの電位が、＋２Ｖになれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖとなる。そして、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、＋４Ｖか＋５Ｖの場合のみ、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなり、それ以外の場合はオフとなる。
この段階で、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋４Ｖか＋５Ｖであるのは、書き込み時にビット線Ｒｍの電位が＋２Ｖか＋３Ｖであった場合である。そして、図１（Ｅ）の段階ではオフであったのに、読み出しワード線Ｐｎの電位を＋２Ｖに上昇させてオンとなるのは、書き込み時にビット線Ｒｍの電位が＋２Ｖであった場合である。
さらに、読み出しワード線Ｐｎの電位が、＋３Ｖになれば読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖとなる。そして、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、＋３Ｖの場合のみ、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなり、それ以外の場合はオンとなる。この段階で、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖであるのは、書き込み時にビット線Ｒｍの電位が０Ｖであった場合である。このようにして、書き込まれたデータを知ることができる。
なお、ビット線Ｒｍにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図１（Ｅ）において、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋５Ｖであるとすると、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなり、ビット線Ｒｍの電位は、バイアス線Ｓｍの電位に近づくが、ビット線Ｒｍの電位が＋５Ｖとなると、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位と等しいので読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなる。すなわち、ビット線Ｒｍの電位は、＋４Ｖ以上＋５Ｖ未満となる。
同様に、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋４Ｖであるとすると、ビット線Ｒｍの電位は、＋３Ｖ以上＋４Ｖ未満となり、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋６Ｖであるとすると、ビット線Ｒｍの電位は、＋５Ｖ以上＋６Ｖ未満となる。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖであると、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフであるため、ビット線Ｒｍの電位は初期の値（＋３Ｖ）から変わらない。
以上のようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量をキャパシタＣ（ｎ，ｍ）の容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のキャパシタＣ（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量の２倍以上とするとよい。
なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ（多値のデータ）を記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
（実施の形態２）
本実施の形態では、図１１（Ａ）に示す半導体メモリ装置の動作の例について、図１１（Ｂ）乃至図１１（Ｅ）を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１１（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ（ｎ，ｍ）をＮチャネル型、読み出しトランジスタＲＴｒ（ｎ，ｍ）をＰチャネル型とする。書き込みトランジスタＷＴｒ（ｎ，ｍ）は、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。また、読み出しトランジスタＲＴｒ（ｎ，ｍ）は、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。
また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ（ｎ，ｍ）の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図１１（Ｂ）乃至図１１（Ｅ）では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓｍの電位は常時０Ｖであるとする。
最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図１１（Ｂ）に示すように、読み出しワード線Ｐｎの電位を０Ｖとする。また、ビット線Ｒｍの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。そして、書き込みワード線Ｑｎの電位を、＋４Ｖとすると、書き込みトランジスタＷＴｒ（ｎ，ｍ）がオンとなり、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒｍ）の電位に近づく。ここでは、ビット線Ｒｍの電位と等しくなるものとする。
一方、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位と等しい。すなわち、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は０Ｖ以上であり、かつ、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位と同じである。
また、読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわち、バイアス線Ｓｍ）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフ状態である。このようにして、データを書き込むことができる。
なお、書き込み時を含めて、可能な限り、読み出しトランジスタＲＴｒ（ｎ，ｍ）をオフ状態とすることは、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートからソース、あるいはゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリーク電流は、オン状態では多いが、オフ状態では非常に少なくなる。
このようなリーク電流は、キャパシタＣ（ｎ，ｍ）に保持された電荷の漏れであるので、その量が多ければ、データの保持時間の減少につながる。本実施の形態では、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオンとなるのは、読み出し時のみであるため、データの保持の面で優れている。
次に、当該行以外の行の書き込みをおこなう場合には、図１１（Ｃ）に示すように、書き込みワード線Ｑｎの電位を０Ｖとする。また、読み出しワード線Ｐｎの電位を＋３Ｖとする。一方、ビット線Ｒｍの電位は、当該行以外の行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとる。
書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、読み出しワード線ＰｎとキャパシタＣ（ｎ，ｍ）を介して接続しているため、読み出しワード線Ｐｎの電位の変動（すなわち、図１１（Ｂ）の０Ｖから図１１（Ｃ）の＋３Ｖへの上昇）により、３Ｖ上昇する。すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかの値となる。
また、この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のソース（ビット線Ｒ）の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位（＋３〜＋６Ｖ）よりも、書き込みトランジスタＷＴｒ（ｎ，ｍ）のゲートの電位（０Ｖ）が低いため、書き込みトランジスタＷＴｒ（ｎ，ｍ）はオフとなる。
さらに、読み出しトランジスタＲＴｒ（ｎ，ｍ）のソース（すなわち、ビット線Ｒｍ）の電位（０〜＋３Ｖ）や読み出しトランジスタＲＴｒ（ｎ，ｍ）のドレイン（すなわち、バイアス線Ｓｍ）の電位（０Ｖ）よりも、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位（＋３〜＋６Ｖ）が高いため、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなる。
次に、読み出しについて説明する。図１１（Ｄ）に示すように、書き込みワード線Ｑｎの電位は０Ｖとする。また、読み出しワード線Ｐｎの電位を＋２Ｖとする。また、ビット線Ｒｍの電位を＋３Ｖとする。この状態では、書き込みトランジスタＷＴｒ（ｎ，ｍ）のドレインの電位は、書き込まれたデータに応じて、＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖのいずれかとなり、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋２Ｖであればオンとなるが、それ以外の場合にはオフとなる。
この段階で、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋２Ｖであるのは、書き込み時にビット線Ｒｍの電位が０Ｖであった場合である。すなわち、読み出しワード線Ｐｎの電位を＋２Ｖとしたときに読み出しトランジスタＲＴｒ（ｎ，ｍ）がオンであれば、書き込み時にビット線Ｒｍの電位が０Ｖであったとわかる。
読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態となると、ビット線Ｒｍに電流が流れるので、これを検知することによって、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態であることを知ることができる。あるいは、ビット線Ｒｍの一端がキャパシタであるならば、当初の電位（＋３Ｖ）は、バイアス線Ｓｍの電位（０Ｖ）に近づくので、やはり、読み出しトランジスタＲＴｒ（ｎ，ｍ）がオン状態であることを知ることができる。
同様に、図１１（Ｅ）に示すように、読み出しワード線Ｐｎの電位が、０Ｖになれば、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位は０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖとなる。そして、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が、＋３Ｖの場合のみ、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなり、それ以外の場合はオンとなる。
この段階で、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖであるのは、書き込み時にビット線Ｒｍの電位が＋３Ｖであった場合である。すなわち、読み出しワード線Ｐｎの電位を０Ｖとしたときに読み出しトランジスタＲＴｒ（ｎ，ｍ）がオフであれば、書き込み時にビット線Ｒｍの電位が＋３Ｖであったとわかる。このように、読み出しワード線Ｐｎの電位を変化させ、読み出しトランジスタＲＴｒ（ｎ，ｍ）の状態を検知することにより、記憶セルに保持されているデータの値を知ることができる。
なお、ビット線Ｒｍにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図１１（Ｅ）において、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋２Ｖであるとすると、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオンとなり、ビット線Ｒｍの電位は、バイアス線Ｓｍの電位に近づくが、ビット線Ｒｍの電位が＋２Ｖとなると、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位と同じなので読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフとなる。すなわち、ビット線Ｒｍの電位は、＋２Ｖ以上＋３Ｖ未満となる。
同様に、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋１Ｖであるとすると、ビット線Ｒｍの電位は、＋１Ｖ以上＋２Ｖ未満となり、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が０Ｖであるとすると、ビット線Ｒｍの電位は、０Ｖ以上＋１Ｖ未満となる。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位が＋３Ｖであると、読み出しトランジスタＲＴｒ（ｎ，ｍ）はオフであるため、ビット線Ｒｍの電位は初期の値（＋３Ｖ）から変わらない。
以上のようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量をキャパシタＣ（ｎ，ｍ）の容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量のキャパシタＣ（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ（ｎ，ｍ）のゲート容量の２倍以上とするとよい。
なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ（多値のデータ）を記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
（実施の形態３）
本実施の形態では、実施の形態１で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタは、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の基板上に設けることも可能である。
図５に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図５（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられている部分もある。導電性領域１０６の一部には第１接続電極１１０が設けられる。
図に示すように、第１接続電極１１０やバイアス線Ｓを隣接する記憶セルと共有することにより集積度を高められる。図５で示す半導体メモリ装置では、単位記憶セルあたりの面積は、最小加工線幅をＦとすると、１８Ｆ２である。なお、図５において単位記憶セルとして表示されている点線の長方形で示される部分は、他の線との重なりを避けるため、実際より大きめに書かれている。
ゲート電極１１１や第１接続電極１１０の材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［ｅＶ］の関係を満たせばよい。例えば、チタン、モリブテン、窒化チタン等である。
図５（Ｂ）は、図５（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の第１配線１１４を形成する。第１配線１１４は、書き込みワード線、あるいは読み出しワード線となる。
第１配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。第１配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２の一部には、上層（例えば、ビット線）への接続のための第２接続電極１１８が設けられている。
図５（Ａ）および図５（Ｂ）を重ね合わせ、さらに、酸化物半導体を用いたトランジスタの上に形成される第２配線１１９を図示すると、図５（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。第２配線１１９はビット線を構成する。また、さらなる上層（例えば、バイアス線）への接続のための第３接続電極１２１が、第２接続電極１１８に重なるように設けられている。
図５（Ｄ）は、第２配線１１９の上層に設けられる第３配線１２２を表示したものである。第３配線１２２はバイアス線を構成する。図５においては、導電性領域１０６の幅、第１配線１１４の幅等は最小加工線幅Ｆで加工する。すなわち、線幅および線間隔はＦである。その場合、単位記憶セルの大きさは１８Ｆ２となる。なお、図５（Ａ）乃至（Ｄ）の点Ａ、点Ｂは同じ位置を示すものである。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図６および図７は図５の点Ａと点Ｂを結ぶ工程断面を示す。本実施の形態では、基板として、ｐ型の単結晶シリコン基板を用いる。以下、図の番号にしたがって、作製工程を説明する。
＜図６（Ａ）＞
まず、公知の半導体製造技術を用いて、ｐ型の単結晶シリコン基板１０１上に素子分離領域１０２、ｎ型にドーピングされたシリコンによる導電性領域１０６、ゲート絶縁膜１０３、ダミーゲート１０４、第１層間絶縁物１０７を形成する。ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。
ダミーゲート１０４としては、多結晶シリコンを用いるとよい。ゲート絶縁膜１０３の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜１０３の誘電体として酸化珪素等の比誘電率の低い材料を用いることが好ましい。導電性領域１０６には、その表面にシリサイド領域１０５を設けて導電性を高める構造としてもよい。
第１層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。例えば、第１層間絶縁物１０７として、プラズマＣＶＤ法による窒化珪素膜を形成し、その上にスピンコーティング法により得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。
＜図６（Ｂ）＞
第１層間絶縁物１０７の表面が十分に平坦である場合には、ドライエッチング法により、第１層間絶縁物１０７をエッチングし、ダミーゲート１０４の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨（ＣＭＰ）法を用いてもよいし、最初にＣＭＰ法で第１層間絶縁物１０７の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、ＣＭＰ法で平坦化処理してもよい。かくして、第１層間絶縁物１０７を加工して、平坦な表面を有する第２層間絶縁物１０７ａを得るとともに、ダミーゲート１０４の表面を露出せしめる。
＜図６（Ｃ）＞
次に、ダミーゲート１０４を選択的にエッチングして、第１開口部１０８を形成する。ダミーゲート１０４の材料として多結晶シリコンを使用している場合には、２乃至４０％、好ましくは、２０乃至２５％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いればよい。さらに、フォトリソグラフィー法により第２層間絶縁物１０７ａを選択的にエッチングして、シリサイド領域１０５に達する第２開口部１０９も形成する。
＜図６（Ｄ）＞
第１開口部１０８及び第２開口部１０９に単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタ（ここではＮチャネル型）のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら２つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。
次に、導電性材料の膜をＣＭＰ法で平坦化しつつエッチングする。この作業は、第２層間絶縁物１０７ａが現れた時点、あるいは、しばらくしてから停止するとよい。かくして、図に示すように、第１接続電極１１０、読み出しトランジスタのゲート電極１１１が形成される。その後、第２層間絶縁物１０７ａの表面付近に含まれる水素を低減させるために、塩素を含むプラズマによる表面処理をおこなうとよい。第２層間絶縁物１０７ａの水素濃度が十分に低ければ、その処理は必要ない。第２層間絶縁物１０７ａの表面から１００ｎｍの領域における水素濃度は１×１０１８ｃｍ−３未満、好ましくは、１×１０１６ｃｍ−３未満とするとよい。
＜図７（Ａ）＞
厚さ３乃至２０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、１×１０１８ｃｍ−３未満、好ましくは１×１０１６ｃｍ−３未満とするとよい。組成比（ガリウム／インジウム）は、０．５以上２未満、好ましくは、０．９以上１．２未満とするとよい。ガリウム、インジウム以外に亜鉛を含んでもよい。
この酸化物半導体膜をエッチングして島状の酸化物半導体領域１１２を形成する。半導体特性を改善するため酸化物半導体領域１１２に熱処理を施すことは好ましい。あるいは、酸素プラズマ処理をおこなうことでも同等の効果が得られる。熱処理と酸素プラズマ処理をそれぞれおこなう、あるいは同時におこなってもよい。かくして、ゲート電極１１１と酸化物半導体領域１１２、第１接続電極１１０と酸化物半導体領域１１２が、それぞれ接触する構造が得られる。
その後、ゲート絶縁膜１１３をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１３の厚さは１０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０１８ｃｍ−３未満、好ましくは、１×１０１６ｃｍ−３未満とするとよい。そのためには、熱処理や塩素プラズマ処理、酸素プラズマ処理をおこなうとよい。
ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。あるいは、アルミニウムとガリウムの複合酸化物（好ましくは、アルミニウム／ガリウムが０．５以上３以下）のようなバンドギャップが６ｅＶ以上８ｅＶ以下の複合酸化物を用いてもよい。これらの単層膜のみならず多層膜を用いてもよい。
ゲート絶縁膜１１３は、後で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域１１２の特性を改善するため熱処理をしてもよい。
＜図７（Ｂ）＞
導電性材料により複数の第１配線１１４を形成する。第１配線１１４は、書き込みワード線や読み出しワード線となる。書き込みワード線の一部は酸化物半導体を用いたトランジスタのゲート電極となる。第１配線１１４としては、酸化物半導体に面している部分に用いられている材料の仕事関数が、酸化物半導体の電子親和力より０．５ｅＶ以上高い材料であることが好ましい。そのような材料としては、例えば、タングステン、金、白金、ｐ型シリコン等が挙げられる。
ゲート電極１１１と読み出しワード線の間には、ゲート絶縁膜１１３を誘電体とするキャパシタ１１６が形成される。キャパシタ１１６はゲート電極１１１と読み出しワード線の重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下とすることが好ましい。
次に、公知のイオン注入法を用いて、酸化物半導体よりも酸化されやすい元素のイオンを酸化物半導体領域１１２に注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜１１３、酸化物半導体領域１１２に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。
これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、０．１％以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。
酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、ｎ型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために高温での熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。
かくして、酸化物半導体領域１１２中にｎ型の導電性を示す領域１１５が形成される。これらの領域のキャリア（電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが好ましい。ｎ型の導電性を示す領域１１５は、第１配線１１４をマスクとして自己整合的に形成される。高温での熱処理が必要ないため、注入されたイオンの再拡散もほとんどおこらず、ｎ型の導電性を示す領域１１５と第１配線１１４との重なりは非常に小さい。また、イオンが注入されなかった領域はチャネルとなる。
なお、酸化物半導体は、キャリア濃度が極めて低い真性に近い状態であっても、オーミックコンタクトを形成するような金属材料と接した部分では、金属材料から電子が注入され、金属材料から数１０ｎｍ以内の部分では良好な導電性を示す。したがって、図７（Ｂ）のゲート電極１１１上の酸化物半導体領域は、ドーピングされていないが、導体と扱ってよい。
＜図７（Ｃ）＞
その後、単層もしくは多層の薄膜よりなる第３層間絶縁物１１７を形成する。そして、その表面を平坦化し、選択的にエッチングして、ｎ型の導電性を示す領域１１５に達するコンタクトホールを形成し、第２接続電極１１８を埋め込む。その後、第２配線１１９を形成する。第２配線１１９はビット線である。
さらに、その上に単層もしくは多層の薄膜よりなる第４層間絶縁物１２０を形成する。そして、その表面を平坦化し、選択的にエッチングして、一部の第２接続電極１１８に達するコンタクトホールを形成し、第３接続電極１２１を埋め込む。その後、第３配線１２２を形成する。第３配線１２２はバイアス線である。第２配線１１９や第３配線１２２と同様な配線を、読み出しワード線、書き込みワード線と平行に形成してもよい。かくして、図に示されるように、書き込みトランジスタ１２３、読み出しトランジスタ１２４を有する半導体メモリ装置の記憶セルおよびそれらを有する記憶ユニットが作製される。
（実施の形態４）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状の例について説明する。本実施の形態では、書き込みトランジスタには、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタには、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。なお、本実施の形態で説明する半導体メモリ装置の作製方法の詳細は実施の形態３を参照することができる。
図１７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図１７（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域１０６の一部はバイアス線Ｓｍの一部となる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられている部分もある。導電性領域１０６の一部には第１接続電極１１０が設けられる。ゲート電極１１１や第１接続電極１１０の材料としては、実施の形態３を参照すればよい。
図に示すように、第１接続電極１１０やバイアス線Ｓｍを隣接する記憶セルと共有することにより集積度を高められる。図１７で示す半導体メモリ装置では、単位記憶セルあたりの面積は、最小加工線幅をＦとすると、１６．５Ｆ２である。
図１７（Ｂ）は、図１７（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の第１配線１１４を形成する。第１配線１１４は、書き込みワード線Ｑｎ、あるいは読み出しワード線Ｐｎとなる。
第１配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。第１配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２の一部には、上層（例えば、ビット線Ｒｍ）への接続のための第２接続電極１１８が設けられている。
図１７（Ａ）および図１７（Ｂ）を重ね合わせると、図１７（Ｃ）に示すようになる。なお、図１７（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すものである。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第２配線１１９も図示してある。第２配線１１９はビット線Ｒｍを構成する。
図１７（Ｄ）においては、導電性領域１０６の幅、第１配線１１４の幅等は最小加工線幅Ｆで加工する。すなわち、線幅および線間隔はＦである。その場合、単位記憶セルの大きさは１６．５Ｆ２となる。
（実施の形態５）
本実施の形態では、図２（Ａ）に示す半導体メモリ装置の動作の例について、図３を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図２（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）をＮチャネル型とし、いずれも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図３では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。
最初に、書き込み方法について説明する。書き込み時には、ビット線Ｒ１ｍの電位とＲ２ｍの電位は等しくなるものとする。当該記憶ユニットの行以外の行の書き込みをおこなうには、図３（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を−３Ｖとする。ビット線Ｒ１ｍ、Ｒ２ｍの電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。
この状態で、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）の電位は−３Ｖ以上０Ｖ以下であるようにする。このような条件では、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）はいずれもオフである。
次に、当該記憶セルにデータを書き込む。まず、図３（Ｂ）に示すように、ビット線Ｒ１ｍの電位は書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなるようにする。ビット線Ｒ２ｍの電位はビット線Ｒ１ｍの電位と等しい。さらに、ワード線Ｑ１ｎの電位を＋４Ｖ、ワード線Ｑ２ｎの電位を０Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）がオンとなり、ノードＦ１（ｎ，ｍ）の電位はビット線Ｒ１ｍの電位に近づく。ここでは、ビット線Ｒ１ｍの電位と等しくなるものとする。
この段階では、書き込みトランジスタＷＴｒ２（ｎ，ｍ）はオフ状態である。また、読み出しトランジスタＲＴｒ１（ｎ，ｍ）においても、ゲート、ソース、ドレインの電位がすべて等しいので、オフである。一方、ノードＦ２（ｎ，ｍ）の電位はワード線Ｑ１ｎの電位が、−３Ｖから＋４Ｖに上昇したことに対応して、＋７Ｖ上昇し、＋４Ｖ以上＋７Ｖ以下となる。このため、読み出しトランジスタＲＴｒ２（ｎ，ｍ）はオンとなるが、ソース（すなわち、ビット線Ｒ２ｍ）とドレイン（すなわち、ビット線Ｒ１ｍ）の電位が等しいため、ソースとドレインの間に電流は流れない。
次に、ワード線Ｑ１ｎの電位を０Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）がオフとなり、ノードＦ１（ｎ，ｍ）の電位はビット線Ｒ１ｍの電位に維持され、データの書き込みが完了する。
次にもう一方の記憶セルにデータを書き込む。図３（Ｃ）に示すように、ビット線Ｒ１ｍの電位は書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなるようにする。一方、ビット線Ｒ２ｍの電位はビット線Ｒ１ｍの電位と等しい。ここで、ワード線Ｑ２ｎの電位を＋４Ｖとすると、ノードＦ１（ｎ，ｍ）の電位は＋４Ｖ上昇し、＋４Ｖ以上＋７Ｖ以下となる。同時に、書き込みトランジスタＷＴｒ２（ｎ，ｍ）はオンとなるため、ノードＦ２（ｎ，ｍ）の電位はビット線Ｒ２ｍの電位と等しくなる。
一方、この段階では、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、書き込みトランジスタＷＴｒ１（ｎ，ｍ）はオフ状態である。また、読み出しトランジスタＲＴｒ２（ｎ，ｍ）はオンとなるが、ソース（すなわち、ビット線Ｒ２ｍ）とドレイン（すなわち、ビット線Ｒ１ｍ）の電位が等しいため、ソースとドレインの間に電流は流れない。この後、ワード線Ｑ２ｎの電位を０Ｖとすることにより、もう一方の記憶セルへのデータの書き込みが完了する。
次に読み出し方法について説明する。以下では、図２（Ａ）の記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。
まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図３（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を−３Ｖとする。こうすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はオフとなる。
また、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）の電位は、−３Ｖ以上０Ｖ以下となる。そして、ビット線Ｒ１ｍ、Ｒ２ｍの電位は、後で説明するように０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）もオフを維持できる。
次に、当該記憶セルの読み出しをおこなう。図３（Ｄ）に示すように、ワード線Ｑ１ｎの電位を−３Ｖ、ワード線Ｑ２ｎの電位を−２Ｖとする。また、ビット線Ｒ１ｍの電位を０Ｖ、ビット線Ｒ２ｍの電位を＋３Ｖとする。このときには、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はオフのままである。また、ノードＦ２（ｎ，ｍ）の電位は−３Ｖ以上０Ｖ以下であり、読み出しトランジスタＲＴｒ２（ｎ，ｍ）はオフのままである。
一方、ノードＦ１（ｎ，ｍ）の電位は−２Ｖ以上＋１Ｖ以下である。ノードＦ１（ｎ，ｍ）の電位は読み出しトランジスタＲＴｒ１（ｎ，ｍ）のゲートの電位であるので、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなる。このため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。
もし、ビット線Ｒ１ｍの一端がキャパシタであれば、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れると、当初の電位（０Ｖ）は、ビット線Ｒ２ｍの電位（＋３Ｖ）に近づくこととなる。最終的な電位は、ノードＦ１（ｎ，ｍ）の電位で決まるが、いずれにせよ、ビット線Ｒ１ｍの電位は０Ｖ以上＋３Ｖ以下で変動することとなる。
この段階で、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖであるのは、書き込み時のビット線Ｒ１ｍの電位が＋３Ｖであった場合である。すなわち、ワード線Ｑ２ｎの電位を−２Ｖとしたときに読み出しトランジスタＲＴｒ１（ｎ，ｍ）がオンであれば、書き込み時にビット線Ｒ１ｍの電位が＋３Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
さらに、図３（Ｅ）に示すようにワード線Ｑ２ｎの電位を−１Ｖに上昇させると、ノードＦ１（ｎ，ｍ）の電位は、書き込まれたデータに応じて−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖのいずれかとなる。ここで、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖか＋２Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなるため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。
このことを検知してデータの値を知ることができる。この段階で、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖあるいは＋２Ｖであるのは、書き込み時にビット線Ｒ１ｍの電位が＋２Ｖあるいは＋３Ｖであった場合である。ワード線Ｑ２ｎの電位が−２Ｖ（すなわち、図３（Ｄ）の状態）ではオフ状態であったのに、−１Ｖになるとオン状態となったとすれば、書き込み時にビット線Ｒ１ｍの電位が＋２Ｖであったとわかる。
同様に、図３（Ｆ）に示すようにワード線Ｑ２ｎの電位を０Ｖに上昇させると、ノードＦ１（ｎ，ｍ）の電位は、書き込まれたデータに応じて０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなる。ここで、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖ、＋２Ｖ、＋３Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなるため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。すなわち、書き込み時にビット線Ｒ１ｍの電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかであった場合、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はここでオンとなる。
書き込み時にビット線の電位が０Ｖであった場合には、ワード線Ｑ２ｎの電位を０Ｖとした場合、ノードＦ１（ｎ，ｍ）の電位は０Ｖであり、依然としてオフである。すなわち、ワード線Ｑ２ｎの電位が０Ｖでもビット線Ｒ１ｍとＲ２ｍの間に電流が流れない場合は、書き込み時にビット線Ｒ１ｍの電位が０Ｖであったとわかる。
以上は、ワード線Ｑ２ｎの電位を段階的に変化させてデータの値を知る方法であるが、実施の形態１で説明したのと同様な手法で、電位を測定することによってもデータの値を知ることもできる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
なお、図４（Ａ）で示される半導体メモリ装置と図２（Ａ）で示される半導体メモリ装置との差違は、ビット線とのコンタクト部分の共有の有無のみであるので、図４（Ａ）で示される半導体メモリ装置であっても、本実施の形態で示した方法で、動作させることができる。もちろん、図４（Ａ）で示される半導体装置を本実施の形態に開示された方法以外で動作させることもできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量をキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量のキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量の２倍以上とするとよい。
（実施の形態６）
本実施の形態では、半導体メモリ装置の形状について図８を用いて説明する。図８（Ａ）は、実施の形態３で示した半導体メモリ装置の単結晶シリコン基板上に設けられた主要な配線・電極等と同じものである。図５（Ａ）は１つの記憶セルを中心に示したが、図８（Ａ）では、さらに他の記憶セルとの関係がわかるように表示してある。図８（Ａ）には、記憶セルの大きさを決定する上で重要な長さや間隔である、ゲート電極１１１間の間隔ａ、導電性領域１０６間の間隔ｂ、ゲート電極１１１の長さｃが示されている
マトリクス状の半導体装置の集積度を決定する要因はいくつかある。ひとつは、ゲート電極の長さｃである。ゲート電極１１１は導電性領域１０６を確実に横断する必要がある。導電性領域１０６の幅は最小加工線幅（Ｆ）で加工されるため、ゲート電極１１１の長さｃは最小加工線幅の２倍（２Ｆ）以上が必要とされる。また、ゲート電極１１１が隣接するゲート電極１１１から分断されている必要があるため、ゲート電極１１１間の間隔ａも最小加工線幅（Ｆ）以上が必要とされる。以上のことから、導電性領域１０６間の間隔ｂは最小加工線幅の２倍（２Ｆ）以上が必要とされる。
上記ゲート電極１１１間の間隔ａ、導電性領域１０６間の間隔ｂ、ゲート電極１１１の長さｃを最小化することにより、最も集積度が向上し、実施の形態３で示したように、単位記憶セルあたりの面積を１８Ｆ２とすることができる。しかしながら、この場合には、図５あるいは図７で示されたように、ビット線とバイアス線を別の配線層（すなわち、第１配線１１４と第２配線１１９）で形成する必要がある。このことは工程数の増加とそれに伴う歩留まりの低下につながる。
本実施の形態では、特に導電性領域１０６間の間隔ｂを適切な値とすることにより、集積度を犠牲にしても、工程数を抑制し、さらに別の効果も得られることを示す。集積化を求めるには、導電性領域１０６間の間隔ｂは２Ｆとすることが好ましいが、本実施の形態では３Ｆとする。もちろん、導電性領域１０６間の間隔ｂがＦだけ増加したことに伴い、集積度が低下する。図８（Ｂ）乃至（Ｄ）に示される半導体メモリ装置では、単位記憶セルあたりの面積は図８（Ａ）の１．３３倍の２４Ｆ２となる。しかしながら、集積度の低下を補うだけの別の効果が期待できる。
導電性領域１０６間の間隔ｂがＦだけ増加したことに伴い、他の長さや構造を変更できる。具体的には、導電性領域１０６を部分的に拡大し、ビット線とのコンタクト部分を長さＦだけバイアス線とのコンタクト部分の反対方向に移動させることと、導電性領域１０６間の間隔が拡がったことを利用して、ゲート電極の長さｃをＦだけ伸ばすということである。
前者の効果により、ビット線とバイアス線を同じ配線層で形成することができ、後者の効果により、キャパシタの容量を図８（Ａ）の１．５倍とすることができる。以下、それらについて説明する。なお、本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。
図８（Ｂ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。配線・電極は実施の形態３あるいは図８（Ａ）とほとんど同じである。異なる点の１つは導電性領域の一部が、長さＦだけ図の上方に拡大している点である。このことを利用して、ビット線Ｒとのコンタクト部分を長さＦだけ図の上方に移動させる。
もう一つの異なる点は、ゲート電極１１１を上下にそれぞれ０．５Ｆ伸ばしたことである。すなわち、ゲート電極の長さｃは、図８（Ａ）では２Ｆであったが、図８（Ｂ）では３Ｆとなる。このことは、キャパシタＣの容量が図８（Ａ）の１．５倍となることを意味する。
実施の形態１で指摘したようにキャパシタＣの容量は、読み出しトランジスタＲＴｒのゲート容量よりも大きいことが好ましいので、容量が増加することは、その目的に好適である。さらに、データの保持時間は、主に書き込みトランジスタＷＴｒのオフ状態での抵抗にキャパシタＣの容量を乗じた値であるので、キャパシタＣの容量が増大することは、データの保持時間を増大させる効果がある。
図８（Ｃ）は、図８（Ｂ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。実施の形態３と同様に、複数の島状の酸化物半導体領域１１２と複数の第１配線１１４、複数の第２接続電極１１８を形成する。第１配線１１４はゲート電極１１１と重なるように配置される。酸化物半導体領域１１２や第１配線１１４、第２接続電極１１８の配置は図８（Ｂ）に応じてなされる。
図８（Ｂ）および（Ｃ）を重ね合わせると、図８（Ｄ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第２配線１１９も図示してある。第２配線１１９はビット線Ｒｍ、Ｒｍ＋１、バイアス線Ｓｍ、Ｓｍ＋１等を構成する。すなわち、同一の配線層でビット線とバイアス線を形成できる。これは、導電性領域１０６間の間隔ｂが拡がったことに伴い、ビット線とバイアス線の間隔を拡げることができたためである。
上述のように、集積度は低下し、単位セル面積は１．３３倍となったが、一方で、キャパシタＣの容量は１．５倍となった。しかも、それに加えて、ビット線とバイアス線を同一配線層で形成できるようになった。
（実施の形態７）
本実施の形態では、別の半導体メモリ装置の形状について説明する。図９に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。本実施の形態で示す半導体装置は、図４（Ａ）で示される回路図に相当する回路配置を有する。
図９（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上には素子分離領域１０２を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成する。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられている部分もある。
導電性領域１０６の一部には第１接続電極１１０が設けられる。ゲート電極１１１や第１接続電極１１０の材料としては、実施の形態３に示したゲート電極１１１や第１接続電極１１０の条件を満たすものを用いればよい。図９（Ａ）から分かるように、個々の導電性領域１０６は、第１接続電極１１０を中央に有し、ゲート電極１１１で分離されているため、ゆがんだＨ型（あるいはＩ型）をしている。
本実施の形態では、図に示されるように、第１接続電極１１０を設ける部分の導電性領域が、図５（Ａ）に示されるものより広いため、第１接続電極１１０に使用する部分の面積を大きくすることができる。図９（Ａ）では、図５（Ａ）の２倍の面積を使用している。このように接続電極を大きくすると、上層との配線等との接合を確実にすることができ、接続不良に伴う、歩留まり低下を阻止できる。
記憶ユニットは、図に示すように、２つの第１接続電極１１０の間にあり、導電性領域１０６で取り囲まれた１つの素子分離領域１０２と２つのゲート電極１１１を有する。また、各記憶ユニットには２つの記憶セルがある。
本実施の形態で特徴的なことは、ゲート電極１１１を互い違いに配置したことである。
その結果、図５（Ａ）あるいは図８（Ａ）で示す構造の半導体メモリ装置に比べて、より高密度にゲート電極１１１を配置できる。図８（Ａ）で示す構造の半導体メモリ装置では、ゲート電極１１１を同一直線上に配置したため、ゲート電極１１１間の間隔ａを、最小加工線幅（Ｆ）とする必要があった。その結果、隣接する導電性領域１０６間の間隔ｂは最小加工線幅の２倍（２Ｆ）以上とする必要があった。
しかしながら、本実施の形態では、ゲート電極１１１を互い違いに配置しているため、間隔ａに相当する値を０とすることができ、間隔ｂに相当する値（図９（Ａ）ではｂ１とｂ２）を、最小加工線幅の１倍（Ｆ）とすることができる。このことにより、単位記憶セルあたりの面積を１２Ｆ２とできる。
なお、本明細書で示すレイアウトは位置あわせのマージンを多めに取っている。マージンを極力少なくした設計ルールでは、本実施の形態で説明する原理に基づく半導体メモリ装置の単位記憶セルあたりの面積を８Ｆ２まで縮小できる。
本実施の形態では、導電性領域１０６間の間隔として、記憶ユニット間の導電性領域１０６の間隔ｂ１と記憶ユニット内の導電性領域１０６の間隔ｂ２という、性質の異なる間隔が存在し、それぞれ独立に制御することによりそれぞれ効果が得られる。記憶セルあたりの面積を縮小するには、いずれも最小加工線幅Ｆとすればよい。
図９（Ｂ）は、図９（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の第１配線１１４を形成する。第１配線１１４は、ワード線Ｑ１ｎ、Ｑ２ｎ、Ｑ１ｎ＋１、Ｑ２ｎ＋１等となり、ゲート電極１１１と重なるように配置される。
第１配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。第１配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２には、上層（例えば、ビット線Ｒｍ等）への接続のための第２接続電極１１８が設けられる。酸化物半導体領域１１２の形状は、導電性領域１０６の形状と同様に、１８０°回転させると重なるという２回対称であり、かつ、線対称ではない。
図９（Ａ）および図９（Ｂ）を重ね合わせ、さらに、酸化物半導体を用いたトランジスタの上に形成される第２配線１１９を図示すると、図９（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。第２配線１１９はビット線Ｒ１を構成する。また、さらなる上層（例えば、ビット線Ｒ２）への接続のための第３接続電極１２１が、第２接続電極１１８に重なるように設けられている。
図９（Ｄ）は、第２配線１１９の上層に設けられる第３配線１２２を表示したものである。第３配線１２２はビット線Ｒ２を構成する。
（実施の形態８）
本実施の形態では、さらに異なる半導体メモリ装置の形状について説明する。本実施の形態では、図９（Ａ）に示された導電性領域１０６の間隔ｂ１とｂ２を異なる値とすることによる効果について説明する。図１０に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。本実施の形態で示す半導体装置は、図４（Ａ）で示される回路図に相当する回路配置を有する。
図１０（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上には素子分離領域１０２を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成する。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられている部分もある。
導電性領域１０６の一部には第１接続電極１１０が設けられる。ゲート電極１１１や第１接続電極１１０の材料としては、実施の形態３に示したゲート電極１１１や第１接続電極１１０の条件を満たすものを用いればよい。本実施の形態でも、記憶ユニットは、実施の形態７と同様に、２つの第１接続電極１１０の間にあり、導電性領域１０６で取り囲まれた１つの素子分離領域１０２と２つのゲート電極１１１を有する。また、各記憶ユニットには２つの記憶セルがある。
本実施の形態で特徴的なことは、ゲート電極１１１を互い違いに配置したことに加え、記憶ユニット間の導電性領域１０６の間隔ｂ１を、記憶ユニット内の導電性領域１０６の間隔ｂ２より大きくしたことである。ここでは、最小加工線幅の２倍（２Ｆ）とした。その結果、図９で示す構造の半導体メモリ装置に比べて、集積度は低下するが、一方で、ゲート電極１１１の長さｃを大きくできる。
図１０に示す半導体メモリ装置では、単位記憶セルあたりの面積は１５Ｆ２であり、図９の半導体メモリ装置（１２Ｆ２）より大きいものの、図５に示される半導体メモリ装置（１８Ｆ２）より小さい。
また、ゲート電極の長さは３Ｆとなり、したがって、キャパシタの容量は図５に示される半導体メモリ装置の１．５倍となる。このように、本実施の形態で示す半導体メモリ装置は、単位記憶セル面積の縮小とキャパシタの容量の増加という２つの効果を得ることができる。
単位記憶セル面積の縮小とキャパシタの容量の増加という、矛盾する２つの要求をどの程度達成できているのか、ということを判断するには、キャパシタの面積を単位記憶セル面積で除した値、キャパシタ／記憶セル面積比を比較するとよい。この数値が高いほど好ましい。
図５で示される半導体メモリ装置あるいは実施の形態６で示される半導体メモリ装置では、この値は、それぞれ、０．１１、０．１２５であり、図９で示される半導体メモリ装置では０．１７である。これに対し、図１０で示される半導体メモリ装置では、０．２である。すなわち、集積度では図９で示される半導体メモリ装置に及ばないものの、キャパシタ／記憶セル面積比に関しては、図１０で示される半導体メモリ装置は、図９で示される半導体メモリ装置より優れている。
図１０（Ｂ）は、図１０（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の第１配線１１４を形成する。第１配線１１４は、ワード線Ｑ１ｎ、Ｑ２ｎ、Ｑ１ｎ＋１、Ｑ２ｎ＋１等となる。また、酸化物半導体領域１１２には、上層（例えば、ビット線等）への接続のための第２接続電極１１８が設けられる。
図１０（Ａ）および（Ｂ）を重ね合わせると、図１０（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第２配線１１９も図示してある。第２配線１１９はビット線Ｒ１ｍ、Ｒ２ｍ、Ｒ１ｍ＋１、Ｒ２ｍ＋１等を構成する。
本実施の形態では、図９に示される半導体メモリ装置よりも、単位記憶セルあたりの面積が大きくなったが、そのため、より多くのビット線を同一層内に形成できる。そのため、例えば、図２（Ａ）で示される半導体メモリ装置のビット線を同じ層内で形成できる。このことは工程数の削減につながる。
さらに、図１０（Ｃ）に示されるように、第２配線１１９の第２接続電極１１８とのコンタクト部分は、図８（Ｄ）のものより広くできる。このことは、コンタクト不良による歩留まり低下を抑制する上で効果的である。
（実施の形態９）
本実施の形態では、図１２（Ａ）に示す半導体メモリ装置の動作の例について、図１３を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１２（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）をＮチャネル型、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）をＰチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）の寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図１３では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。
最初に、書き込み方法について説明する。当該記憶ユニットの行以外の行の書き込みをおこなうには、図１３（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を０Ｖとする。ビット線Ｒ１ｍ、Ｒ２ｍの電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。この状態で、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）の電位は＋３Ｖ以上＋６Ｖ以下であるようにする。このような条件では、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）はいずれもオフである。
次に、当該記憶セルにデータを書き込む。まず、図１３（Ｂ）に示すように、ビット線Ｒ１ｍの電位は書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなるようにする。一方、ビット線Ｒ２ｍの電位は０Ｖとする。さらに、ワード線Ｑ１ｎの電位を＋４Ｖ、ワード線Ｑ２ｎの電位を−３Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）がオンとなり、ノードＦ１（ｎ，ｍ）の電位はビット線Ｒ１ｍの電位に近づく。ここでは、ビット線Ｒ１ｍの電位と等しくなるものとする。
一方、この段階では、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、書き込みトランジスタＷＴｒ２（ｎ，ｍ）はオフ状態である。また、ノードＦ２（ｎ，ｍ）の電位はワード線Ｑ１ｎの電位が、０Ｖから＋４Ｖに上昇したことに対応して、＋４Ｖ上昇し、＋７Ｖ以上＋１０Ｖ以下となる。
次に、ワード線Ｑ１ｎの電位を−３Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）がオフとなり、ノードＦ１（ｎ，ｍ）の電位はビット線Ｒ１ｍの電位に維持され、データの書き込みが完了する。
次にもう一方の記憶セルにデータを書き込む。図１３（Ｃ）に示すように、ビット線Ｒ２ｍの電位は書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなるようにする。一方、ビット線Ｒ１ｍの電位は０Ｖとする。ここで、ワード線Ｑ２ｎの電位を＋４Ｖとすると、ノードＦ１（ｎ，ｍ）の電位は＋４Ｖ上昇し、＋７Ｖ以上＋１０Ｖ以下となる。同時に、書き込みトランジスタＷＴｒ２（ｎ，ｍ）はオンとなるため、ノードＦ２（ｎ，ｍ）の電位はビット線Ｒ２ｍの電位と等しくなる。
一方、この段階では、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、書き込みトランジスタＷＴｒ１（ｎ，ｍ）はオフ状態である。この後、ワード線Ｑ２ｎの電位を−３Ｖとすることにより、もう一方の記憶セルへのデータの書き込みが完了する。
次に読み出し方法について説明する。以下では、図１２（Ａ）の記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。
まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図１３（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を０Ｖとする。こうすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はオフとなる。
また、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）の電位は、＋３Ｖ以上＋６Ｖ以下となる。そして、ビット線Ｒ１ｍ、Ｒ２ｍの電位は、後で説明するように０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）もオフを維持できる。
次に、当該記憶セルの読み出しをおこなう。図１３（Ｄ）に示すように、ワード線Ｑ１ｎの電位を０Ｖ、ワード線Ｑ２ｎの電位を−１Ｖとする。また、ビット線Ｒ１ｍの電位を０Ｖ、ビット線Ｒ２ｍの電位を＋３Ｖとする。このときには、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はオフのままである。また、ノードＦ２（ｎ，ｍ）の電位は＋３Ｖ以上＋６Ｖ以下であり、読み出しトランジスタＲＴｒ２（ｎ，ｍ）はオフのままである。
一方、ノードＦ１（ｎ，ｍ）の電位は＋２Ｖ以上＋５Ｖ以下である。ノードＦ１（ｎ，ｍ）の電位は読み出しトランジスタＲＴｒ１（ｎ，ｍ）のゲートの電位であるので、ノードＦ１（ｎ，ｍ）の電位が＋２Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなる。このため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。
もし、ビット線Ｒ２ｍの一端がキャパシタであれば、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れると、当初の電位（＋３Ｖ）は、ビット線Ｒ１ｍの電位（０Ｖ）に近づくこととなる。最終的な電位は、ノードＦ１（ｎ，ｍ）の電位で決まるが、いずれにせよ、ビット線Ｒ２ｍの電位は０Ｖ以上＋３Ｖ以下で変動することとなる。
この段階で、ノードＦ１（ｎ，ｍ）の電位が＋２Ｖであるのは、書き込み時のビット線Ｒ１ｍの電位が０Ｖであった場合である。すなわち、ワード線Ｑ２ｎの電位を−１Ｖとしたときに読み出しトランジスタＲＴｒ１（ｎ，ｍ）がオンであれば、書き込み時にビット線Ｒ１ｍの電位が０Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
さらに、図１３（Ｅ）に示すようにワード線Ｑ２ｎの電位を−２Ｖに低下させると、ノードＦ１（ｎ，ｍ）の電位は、書き込まれたデータに応じて＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる。ここで、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖか＋２Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなるため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。
このことを検知してデータの値を知ることができる。この段階で、ノードＦ１（ｎ，ｍ）の電位が＋１Ｖあるいは＋２Ｖであるのは、書き込み時にビット線Ｒ１ｍの電位が０Ｖあるいは＋１Ｖであった場合である。ワード線Ｑ２ｎの電位が−１Ｖ（すなわち、図１３（Ｄ）の状態）ではオフ状態であったのに、−２Ｖになるとオン状態となったとすれば、書き込み時にビット線Ｒ１ｍの電位が＋１Ｖであったとわかる。
同様に、図１３（Ｆ）に示すようにワード線Ｑ２ｎの電位を−３Ｖに低下させると、ノードＦ１（ｎ，ｍ）の電位は、書き込まれたデータに応じて０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなる。ここで、ノードＦ１（ｎ，ｍ）の電位が０Ｖか＋１Ｖ、＋２Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなるため、ビット線Ｒ１ｍとＲ２ｍの間に電流が流れる。すなわち、書き込み時にビット線Ｒ１ｍの電位が０Ｖ、＋１Ｖ、＋２Ｖのいずれかであった場合、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はここでオンとなる。
書き込み時にビット線の電位が＋３Ｖであった場合には、ワード線Ｑ２ｎの電位を−３Ｖとした場合、ノードＦ１（ｎ，ｍ）の電位は＋３Ｖであり、依然としてオフである。すなわち、ワード線Ｑ２ｎの電位が−３Ｖでもビット線Ｒ１ｍとＲ２ｍの間に電流が流れない場合は、書き込み時にビット線Ｒ１ｍの電位が＋３Ｖであったとわかる。
以上は、ワード線Ｑ２ｎの電位を段階的に変化させてデータの値を知る方法であるが、実施の形態１で説明したのと同様な手法で、電位を測定することによってもデータの値を知ることもできる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
なお、図４（Ａ）で示される半導体メモリ装置と図１２（Ａ）で示される半導体メモリ装置との差違は、ビット線とのコンタクト部分の共有の有無のみであるので、図４（Ａ）で示される半導体メモリ装置であっても、本実施の形態で示した方法で、動作させることができる。もちろん、図４（Ａ）で示される半導体装置を本実施の形態に開示された方法以外で動作させることもできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量をキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量のキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量の２倍以上とするとよい。
（実施の形態１０）
本実施の形態では、図４（Ｂ）に示す半導体メモリ装置の動作の例について、図１５および図１６を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図４（Ｂ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、図４（Ｂ）の半導体メモリ装置の、第ｎ行第ｍ列の記憶ユニットと、それに隣接する第ｎ行第（ｍ＋１）列の記憶ユニットにおける書き込みおよび読み出し方法について説明するが、他の記憶ユニットでも同様な操作をおこなうことにより書き込みおよび読み出しを実施できる。
本実施の形態では、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、ＷＴｒ１（ｎ，ｍ＋１）、ＷＴｒ２（ｎ，ｍ＋１）をＮチャネル型、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）をＰチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より２Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より２Ｖ以上低くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）、Ｃ１（ｎ，ｍ＋１）、Ｃ２（ｎ，ｍ＋１）の容量に対して無視できるものとする。
さらに、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、ＷＴｒ１（ｎ，ｍ＋１）、ＷＴｒ２（ｎ，ｍ＋１）の寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。
なお、図１５および図１６では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。
最初に、書き込み方法について説明する。当該記憶ユニットを含む行以外の書き込みをおこなうには、図１５（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を０Ｖとする。ビット線Ｒｍ、Ｒｍ＋１、Ｒｍ＋２の電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、０Ｖか＋１Ｖの２段階の値をとるものとする。
この状態で、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）、ノードＦ１（ｎ，ｍ＋１）、Ｆ２（ｎ，ｍ＋１）の電位は＋１Ｖ以上＋２Ｖ以下であるようにする。このような条件では、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、ＷＴｒ１（ｎ，ｍ＋１）、ＷＴｒ２（ｎ，ｍ＋１）、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）はいずれもオフである。
次に、当該記憶ユニットにデータを書き込む。まず、図１５（Ｂ）に示すように、ビット線Ｒｍ、Ｒｍ＋１、Ｒｍ＋２の電位は書き込むデータに応じて、０Ｖか＋１Ｖのいずれかとなるようにする。さらに、ワード線Ｑ１ｎの電位を＋３Ｖ、ワード線Ｑ２ｎの電位を−１Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）とＷＴｒ１（ｎ，ｍ＋１）がオンとなり、ノードＦ１（ｎ，ｍ）とノードＦ１（ｎ，ｍ＋１）の電位は、それぞれビット線ＲｍとＲｍ＋１の電位に近づく。ここでは、それぞれ、ビット線ＲｍとＲｍ＋１の電位と等しくなるものとする。
一方、この段階では、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）、書き込みトランジスタＷＴｒ２（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ＋１）はオフ状態である。また、ノードＦ２（ｎ，ｍ）の電位はワード線Ｑ１ｎの電位が、０Ｖから＋３Ｖに上昇したことに対応して、＋３Ｖ上昇し、＋４Ｖ以上＋５Ｖ以下となる。
次に、ワード線Ｑ１ｎの電位を−１Ｖとすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）とＷＴｒ１（ｎ，ｍ＋１）がオフとなり、ノードＦ１（ｎ，ｍ）とノードＦ１（ｎ，ｍ＋１）の電位は、それぞれ、ビット線ＲｍとＲｍ＋１の電位に維持され、データが書き込まれる。
次に、各記憶ユニットのもう一方の記憶セルにデータを書き込む。図１５（Ｃ）に示すように、ビット線Ｒｍ、Ｒｍ＋１、Ｒｍ＋２の電位は書き込むデータに応じて、０Ｖか＋１Ｖのいずれかとなるようにする。
ここで、ワード線Ｑ２ｎの電位を＋３Ｖとすると、ノードＦ１（ｎ，ｍ）の電位は＋３Ｖ上昇し、＋４Ｖ以上＋５Ｖ以下となる。同時に、書き込みトランジスタＷＴｒ２（ｎ，ｍ）とＷＴｒ２（ｎ，ｍ＋１）はオンとなるため、ノードＦ２（ｎ，ｍ）とノードＦ２（ｎ，ｍ＋１）の電位は、それぞれ、ビット線Ｒｍ＋１とＲｍ＋２の電位と等しくなる。
一方、この段階では、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ１（ｎ，ｍ＋１）はオフ状態である。この後、ワード線Ｑ２ｎの電位を−１Ｖとすることにより、もう一方の記憶セルへのデータを書き込みが完了する。
次に読み出し方法について説明する。以下では、図４（Ｂ）の記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。
まず、ビット線Ｒｍ＋１の電位を０Ｖとする。すなわち、ビット線の電位は１行おきに０Ｖとする。この状態で当該記憶ユニット以外の行の読み出しをおこなう場合には、図１６（Ａ）に示すように、ワード線Ｑ１ｎ、Ｑ２ｎの電位を０Ｖとする。
こうすると、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）はオフとなる。また、ノードＦ１（ｎ，ｍ）、Ｆ２（ｎ，ｍ）、Ｆ１（ｎ，ｍ＋１）、Ｆ２（ｎ，ｍ＋１）の電位は、＋１Ｖ以上＋２Ｖ以下である。そして、ビット線Ｒｍ、Ｒｍ＋２の電位は、後で説明するように０Ｖ以上＋２Ｖ以下であるので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）、ＲＴｒ２（ｎ，ｍ＋１）、もオフを維持できる。
次に、当該記憶セルの読み出しをおこなう。図１６（Ｂ）に示すように、ワード線Ｑ１ｎの電位を０Ｖ、ワード線Ｑ２ｎの電位を−１Ｖとする。また、ビット線Ｒｍ、Ｒｍ＋２の電位を＋２Ｖとする。このときには、書き込みトランジスタＷＴｒ１（ｎ，ｍ）、ＷＴｒ２（ｎ，ｍ）、ＷＴｒ１（ｎ，ｍ＋１）、ＷＴｒ２（ｎ，ｍ＋１）はオフのままである。また、ノードＦ２（ｎ，ｍ）、Ｆ２（ｎ，ｍ＋１）の電位は＋１Ｖ以上＋２Ｖ以下であり、読み出しトランジスタＲＴｒ２（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ＋１）はオフのままである。
一方、ノードＦ１（ｎ，ｍ）、Ｆ１（ｎ，ｍ＋１）の電位は０Ｖ以上＋１Ｖ以下である。ノードＦ１（ｎ，ｍ）、Ｆ１（ｎ，ｍ＋１）の電位は、それぞれ、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ１（ｎ，ｍ＋１）のゲートの電位であるので、ノードＦ１（ｎ，ｍ）の電位が０Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ）はオンとなる。同じく、ノードＦ１（ｎ，ｍ＋１）の電位が０Ｖであれば、読み出しトランジスタＲＴｒ１（ｎ，ｍ＋１）はオンとなる。このため、ビット線ＲｍとＲｍ＋１の間、あるいはビット線Ｒｍ＋１とＲｍ＋２の間に電流が流れる。
もし、ビット線Ｒｍ（あるいはビット線Ｒｍ＋２）の一端がキャパシタであれば、ビット線ＲｍとＲｍ＋１の間（あるいはビット線Ｒｍ＋１とＲｍ＋２の間）に電流が流れると、当初の電位（＋２Ｖ）は、ビット線Ｒｍ＋１の電位（０Ｖ）に近づくこととなる。最終的な電位は、ノードＦ１（ｎ，ｍ）（あるいはノードＦ１（ｎ，ｍ＋１））の電位で決まるが、いずれにせよ、ビット線Ｒｍ（およびビット線Ｒｍ＋２）の電位は０Ｖ以上＋２Ｖ以下で変動することとなる。
この段階で、ノードＦ１（ｎ，ｍ）（あるいはノードＦ１（ｎ，ｍ＋１））の電位が０Ｖであるのは、書き込み時にビット線Ｒｍ（あるいはビット線Ｒｍ＋１）の電位が０Ｖであった場合である。すなわち、ワード線Ｑ２ｎの電位を−１Ｖとしたときに読み出しトランジスタＲＴｒ１（ｎ，ｍ）（あるいは読み出しトランジスタＲＴｒ１（ｎ，ｍ＋１））がオンであれば、書き込み時にビット線Ｒｍ（あるいはビット線Ｒｍ＋１）の電位が０Ｖであったとわかる。
逆に、ビット線ＲｍとＲｍ＋１の間（あるいはビット線Ｒｍ＋１とＲｍ＋２の間）に電流が流れなければ、書き込み時にビット線Ｒｍ（あるいはビット線Ｒｍ＋１）の電位が＋１Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
各記憶ユニットのもう一方の記憶セルのデータを読み出すには、図１６（Ｃ）に示すようにワード線Ｑ１ｎの電位を−１Ｖに低下させ、ワード線Ｑ２ｎの電位を０Ｖに上昇させる。すると、ノードＦ１（ｎ，ｍ）、Ｆ１（ｎ，ｍ＋１）の電位は＋１Ｖ以上＋２Ｖ以下となる。一方、ノードＦ２（ｎ，ｍ）、Ｆ２（ｎ，ｍ＋１）の電位は０Ｖ以上＋１Ｖ以下となる。
ここで、ノードＦ２（ｎ，ｍ）の電位が０Ｖ（すなわち、書き込み時にビット線Ｒｍ＋１の電位が０Ｖであった場合）であれば、読み出しトランジスタＲＴｒ２（ｎ，ｍ）はオンとなるため、ビット線ＲｍとＲｍ＋１の間に電流が流れる。また、ノードＦ２（ｎ，ｍ＋１）の電位が０Ｖ（すなわち、書き込み時にビット線Ｒｍ＋２の電位が０Ｖであった場合）であれば、読み出しトランジスタＲＴｒ２（ｎ，ｍ＋１）はオンとなるため、ビット線Ｒｍ＋１とＲｍ＋２の間に電流が流れる。
逆に、ビット線ＲｍとＲｍ＋１の間（あるいはビット線Ｒｍ＋１とＲｍ＋２の間）に電流が流れなければ、書き込み時にビット線Ｒｍ＋１（あるいはビット線Ｒｍ＋２）の電位が＋１Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
以上は、２段階のデータ（１ビット）を書き込み・読み出しする方法であるが、もちろん、さらに多くのデータ、例えば、４段階のデータ（２ビット）、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量をキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量のキャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１（ｎ，ｍ）、Ｃ２（ｎ，ｍ）の容量は読み出しトランジスタＲＴｒ１（ｎ，ｍ）、ＲＴｒ２（ｎ，ｍ）のゲート容量の２倍以上とするとよい。
（実施の形態１１）
本実施の形態では、半導体メモリ装置の形状について説明する。図１４に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体装置は、図４（Ｂ）で示される回路図に相当する回路配置を有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。
図１４（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。この部分は図９（Ａ）と実質的に同じである。図１４（Ｂ）は、図１４（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。この部分も図９（Ｂ）と実質的に同じである。
すなわち、ここまでは実施の形態７と同じである。ただし、図４（Ｂ）で示す回路を形成するには、書き込みトランジスタと読み出しトランジスタは異なる導電型であることが必要であり、そのため、例えば、半導体基板にドーピングする不純物等を変更する必要がある。
本実施の形態では、これらの上に形成される第２配線１１９のパターンが実施の形態７と異なる。すなわち、実施の形態７では、２種類のビット線Ｒ１とＲ２を形成する必要があり、かつ、レイアウトの余裕がないため、それらを２層の第２配線１１９、第３配線１２２で形成する。一方、本実施の形態では、ビット線は１種類（ビット線Ｒ）であり、図１４（Ｃ）に示すように、第２配線１１９でジグザグに形成することによりビット線Ｒｍ、Ｒｍ＋１、Ｒｍ＋２等形成できる。すなわち、図４（Ｂ）で示す回路では、プロセスを簡略化できる。
（実施の形態１２）
本実施の形態では、実施の形態１乃至１１に示した回路や半導体メモリ装置およびその駆動方法等を用いた電子機器について説明する。これらは、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ シリサイド領域
１０６ 導電性領域
１０７ 第１層間絶縁物
１０７ａ 第２層間絶縁物
１０８ 第１開口部
１０９ 第２開口部
１１０ 第１接続電極
１１１ ゲート電極
１１２ 酸化物半導体領域
１１３ ゲート絶縁膜
１１４ 第１配線
１１５ ｎ型の導電性を示す領域
１１６ キャパシタ
１１７ 第３層間絶縁物
１１８ 第２接続電極
１１９ 第２配線
１２０ 第４層間絶縁物
１２１ 第３接続電極
１２２ 第３配線
１２３ 書き込みトランジスタ
１２４ 読み出しトランジスタ
ＷＴｒ 書き込みトランジスタ
ＲＴｒ 読み出しトランジスタ
Ｃ キャパシタ
Ｐ 読み出しワード線
Ｑ 書き込みワード線
Ｒ ビット線
Ｓ バイアス線

Claims (4)

  1. 第１乃至第４の配線と、第１及び第２の記憶セルと、を有する半導体メモリ装置において、
    前記第１および第２の配線は平行であり、
    前記第３および第４の配線は平行であり、
    前記第１の配線と前記第３の配線は交差し、
    前記第１の記憶セルは、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、を有し、
    前記第２の記憶セルは、第３のトランジスタと、第４のトランジスタと、第２のキャパシタと、を有し、
    前記第１のトランジスタのドレインは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのドレインは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第３のトランジスタのドレインは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのドレインは、前記第２のキャパシタの一方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のキャパシタの他方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のキャパシタの他方の電極と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソースは、前記第２のトランジスタのソースと電気的に接続され、
    前記第１のトランジスタのソースは、前記第４のトランジスタのドレインと電気的に接続され、
    前記第１のトランジスタのソースは、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソースは、前記第４のトランジスタのソースと電気的に接続され、
    前記第３のトランジスタのソースは、前記第２のトランジスタのドレインと電気的に接続され、
    前記第３のトランジスタのソースは、前記第４の配線と電気的に接続され、
    前記第１のトランジスタはバンドギャップが２．５電子ボルト以上の半導体よりなるチャネルを有することを特徴とする半導体メモリ装置。
  2. 第１乃至第５の配線と、第１乃至第４の記憶セルを有する半導体メモリ装置において、
    前記第１および第２の配線は平行であり、
    前記第３乃至第５の配線は平行であり、
    前記第１の配線と前記第３の配線は交差し、
    前記第１の記憶セルは、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、を有し、
    前記第２の記憶セルは、第３のトランジスタと、第４のトランジスタと、第２のキャパシタと、を有し、
    前記第３の記憶セルは、第５のトランジスタと、第６のトランジスタと、第３のキャパシタと、を有し、
    前記第４の記憶セルは、第７のトランジスタと、第８のトランジスタと、第４のキャパシタと、を有し、
    前記第１のトランジスタのドレインは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのドレインは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第３のトランジスタのドレインは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのドレインは、前記第２のキャパシタの一方の電極と電気的に接続され、
    前記第５のトランジスタのドレインは、前記第６のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのドレインは、前記第３のキャパシタの一方の電極と電気的に接続され、
    前記第７のトランジスタのドレインは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのドレインは、前記第４のキャパシタの一方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のキャパシタの他方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４のキャパシタの他方の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のキャパシタの他方の電極と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第３のキャパシタの他方の電極と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソースは、前記第２のトランジスタのソースと電気的に接続され、
    前記第１のトランジスタのソースは、前記第４のトランジスタのドレインと電気的に接続され、
    前記第１のトランジスタのソースは、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソースは、前記第４のトランジスタのソースと電気的に接続され、
    前記第３のトランジスタのソースは、前記第２のトランジスタのドレインと電気的に接続され、
    前記第３のトランジスタのソースは、前記第５のトランジスタのソースと電気的に接続され、
    前記第３のトランジスタのソースは、前記第６のトランジスタのソースと電気的に接続され、
    前記第３のトランジスタのソースは、前記第８のトランジスタのドレインと電気的に接続され、
    前記第３のトランジスタのソースは、前記第４の配線と電気的に接続され、
    前記第７のトランジスタのソースは、前記第８のトランジスタのソースと電気的に接続され、
    前記第７のトランジスタのソースは、前記第６のトランジスタのドレインと電気的に接続され、
    前記第７のトランジスタのソースは、前記第５の配線と電気的に接続され、
    前記第１のトランジスタはバンドギャップが２．５電子ボルト以上の半導体よりなるチャネルを有することを特徴とする半導体メモリ装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタの導電型がＮチャネル型であることを特徴とする半導体メモリ装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２のトランジスタの導電型がＰチャネル型であることを特徴とする半導体メモリ装置。
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