TWI483249B - 半導體記憶體裝置及半導體裝置 - Google Patents

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Description

半導體記憶體裝置及半導體裝置
本發明係相關於使用半導體之記憶體裝置。
具有許多種使用半導體之記憶體裝置。例如，可指定動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電子式可拭除可程式化唯讀記憶體(EEPROM)、快閃記憶體等等。
在DRAM中，以保持電荷在設置在記憶體單元中之電容器來儲存資料。然而，甚至當切換用的電晶體在關閉狀態時，微量的漏電流仍會產生在源極和汲極之間；如此，在極短時間內喪失資料(最長為幾十秒)。因此，需要以特定循環(通常為幾十毫秒)重寫(更新)資料。
在SRAM中，藉由利用正反器電路的雙定態狀態來保持資料。雖然CMOS反向器通常用在SRAM的正反器電路中，但是因為在一記憶體單元中使用六個電晶體，所以SRAM的整合程度低於DRAM的整合程度。此外，當未供應電力時喪失資料。
另一方面，在EEPROM或快閃記憶體中，所謂的浮動閘極設置在通道和閘極之間，及電荷儲存在浮動閘極中，藉以保持資料。甚至在停止電晶體的電力供應之後，仍保持儲存在浮動閘極中的電荷，其係為何這些記憶體被稱作非揮發性記憶體。例如，快閃記憶體可參考專利文件1。
在此說明書中，尤其是，在下文將這些記憶體稱作浮動閘極非揮發性記憶體(FGNVM)。因為可將某些階段的資料(多值資料)儲存在FGNVM的一記憶體單元中，所以儲存容量大。另外，因為NAND型快閃記憶體中之接觸孔數目明顯減少，所以可將整合程度增加到某範圍。
然而，在習知FGNVM中，在注射電荷到浮動閘極或去除電荷時需要高電壓。因此，無法避免閘極絕緣膜的劣化，及無法無限制地重複寫入和拭除。另外，藉由施加高電壓，當達到某種整合程度時出現鄰接記憶體單元之間的干擾；因此，在記憶體單元之間需要保持某種距離。
[參考]
[專利文件]
[專利文件1]日本已出版專利申請案號S57-105889
[專利文件2]日本已出版專利申請案號2001-53164
如上述，習知半導體裝置具有優缺點，及未曾有半導體裝置符合所有必要的條件。在記憶體裝置中，第一優先考慮的是較低的電力消耗。這是因為當電力消耗高時，具有供應電力之裝置的尺寸需較大之問題，或者電池的操作時間被縮短之問題。另一理由係因為，在某些例子中，半導體元件產生熱，如此元件的特性劣化，及電路被破壞。此外，在寫入次數上沒有限制較佳，及希望可執行寫入十億次或更多。
根據此點，DRAM不佳，因為在DRAM中，一直產生漏電流，需要執行更新操作，如此消耗許多電力。相反地，在SRAM中，雖然可將電力消耗的問題解決到某種範圍，但是整合程度無法增加，因為一記憶體單元中包括六個電晶體。而且，在FGNVM中，雖然電力消耗和整合程度不是問題，但是寫入次數為十萬或更少。
鑑於上述，本發明的實施例之第一目的在於達成下面三條件：保持記憶之記憶體單元所消耗的電力低於DRAM；記憶體單元中所使用的電晶體數目為五個或更少；及寫入次數為一百萬或更多。另外，第二目的在於達成下面兩條件：在未供電之下保持資料達10小時或更長、100小時或更長；及寫入次數為一百萬或更多。根據本發明的實施例，達成上述第一和第二目的。需注意的是，在此說明書中，資料保持時間為在記憶體單元中保持電荷量至減少到最初量的90%所需之時間。
在本發明的實施例中，除了上述目的之外，另一目的在於設置創新的半導體裝置，尤其是創新的半導體記憶體裝置。又另一目的在於提供創新的半導體裝置，尤其是創新的半導體記憶體裝置，之驅動方法。另外，另一目的在於提供創新的半導體裝置，尤其是創新的半導體記憶體裝置，之製造方法。
下面將說明本發明；簡要說明此說明書中所使用的詞語。在此說明書中，當電晶體之源極和汲極的其中之一被稱作源極時，為了方便將另一個稱作汲極，及由於諸如下列理由並不特別區分它們：源極和汲極具有相同或實質上相同的結構和功能；及甚至當結構不同時，施加到源極和汲極的電位仍不固定及電位的極性也不總是相同。因此，此說明書中的源極可另稱作汲極。
另外，在此說明書中，當"A垂直於B(在矩陣中)"時，A及B可交叉在右角；另一選擇是，A及B實際上可交叉在不同角，其在最簡易的電路圖中可被表示成交叉在右角。當"A平行於B(在矩陣中)"時，兩配線可被設置以便實際上交叉，其在最簡易的電路圖中可被表示成平行。
在本發明的第一實施例中，一記憶體單元包括：作為寫入電晶體之電晶體，其中源極和汲極之間的漏電流低；另一電晶體(讀取電晶體)；和電容器。另外，作為連接到這些的配線，備製五種配線：寫入字元線、寫入位元線、讀取字元線、讀取位元線、和偏壓線。
寫入電晶體的汲極係連接到讀取電晶體的閘極和電容器的一電極。另外，寫入電晶體的閘極係連接到寫入字元線；寫入電晶體的源極係連接到寫入位元線；讀取電晶體的源極係連接到讀取位元線；讀取電晶體的汲極係連接到偏壓線；及電容器的另一電極係連接到讀取字元線。
在寫入電晶體中，在關閉狀態中(在n通道電晶體的例子中，閘極的電位低於源極和汲極的電位之狀態)，在電晶體正使用時的溫度(如、25℃)中，源極和汲極之間的漏電流為1×10-20 A或更低、1×10-21 A或更低較佳，或在85℃為1×10-20 A或更低。在一般矽半導體的例子中，難以實現具有此種小的值之漏電流；然而，以在較佳的條件中處理並且在通道中使用能帶隙大於矽半導體的能帶隙且為2.5 eV或更大較佳之氧化物半導體的電晶體可達成此種值。因此，氧化物半導體被用於寫入電晶體較佳。無須說，若藉由使用其他種半導體可使漏電流具有小於或等於上述值之值，則並不排除使用此種半導體。
雖然可使用各種已知材料作為氧化物半導體，但是具有能帶隙3電子伏特或更大、大於或等於3電子伏特及小於3.6電子伏特較佳之材料令人滿意。此外，希望使用電子親和力為4電子伏特或更大、大於或等於4電子伏特及小於4.9電子伏特更好之材料。在此種材料之中，載子濃度低於1×1014 cm-3 、低於1×10l1 cm-3 較佳之材料令人滿意。本發明人發現，例如，甚至在150℃中由符合此種條件之氧化物半導體所展現的半導體特性幾乎不同於以室溫所觀察者。
至於讀取電晶體，雖然在關閉狀態中並沒有限制源極和汲極之間的漏電流，但是希望使用以高速操作之電晶體來增加讀取速率。使用具有切換速度10十億分之一秒或更少之電晶體較佳。另外，在寫入電晶體和讀取電晶體二者中，閘極漏電流(閘極和源極之間或者閘極和汲極之間的漏電流)必須極低；再者在電容器中，內漏電流(電極之間的漏電流)必須是低的。在電晶體或電容器正使用時的溫度中(如、25℃)，各漏電流為1×10-20 A或更低較佳、1×10-21 A或更低更好。
施加到讀取電晶體的閘極之電壓依據讀取字元線的電壓來改變，及在沒有電荷在寫入電晶體的汲極側上之狀態中，與(電容器的電容)/(讀取電晶體的閘極電容+電容器的電容)成比例。因此，當電容器的電容大於讀取電晶體的閘極電容時，能夠以讀取字元線的極低電壓，施加適當電壓到讀取電晶體的閘極。另一方面，當電容器的電容小於閘極電容時，需要施加較高的電壓到讀取字元線，以便施加相同電壓到讀取電晶體的閘極。
因此，電容器的電容大於或等於讀取電晶體的閘極電容較佳、大於或等於讀取電晶體的閘極電容之兩倍大更好。電容器的電容為10 fF或更小較佳，使得能夠以高速操作半導體記憶體裝置。
將寫入字元線、寫入位元線、讀取位元線、偏壓線、和讀取字元線排列成矩陣；寫入字元線垂直於寫入位元線較佳，而讀取位元線平行於偏壓線較佳，使得矩陣驅動可被執行。此外，寫入字元線平行於讀取字元線較佳。
圖1A圖解具有上述結構之記憶體單元。此處，說明第n 列和第m 行中的記憶體單元作為例子。在圖1A中，圖解包括寫入電晶體Tr1(n ,m )、讀取電晶體Tr2(n ,m )、和電容器C(n ,m )之記憶體單元。此處，寫入電晶體Tr1(n ,m )的汲極係連接到讀取電晶體Tr2(n ,m )的閘極和電容器C(n ,m )的一電極。
另外，寫入電晶體Tr1(n ,m )的閘極係連接到寫入字元線Qn ；寫入電晶體Tr1(n ,m )的源極係連接到寫入位元線Rm ；讀取電晶體Tr2(n ,m )的源極係連接到讀取位元線Qm ；讀取電晶體Tr2(n ,m )的汲極係連接到偏壓線Sm ；及電容器C(n ,m )的另一電極係連接到讀取字元線Pn 。
在圖1A中，寫入字元線Qn 平行於讀取字元線Pn ，而寫入位元線Rm 、讀取位元線Qm 、及偏壓線Sm 彼此平行。另外，寫入字元線Qn 和讀取字元線Pn 垂直於寫入位元線Rm 、讀取位元線Qm 、及偏壓線Sm 。
在圖1B中，圖解第n 列和第m 行中的記憶體單元和記憶體單元附近的部位。從圖式明顯地，需要每一列兩配線和每一行三配線；如此，在N 列和M 行的矩陣中需要(2N +3M )配線。
圖1A圖解在專利文件2中被說明成增益單元之記憶體單元的電路。已發展此種記憶體單元，因為與DRAM中的電容器之電容比較，其內的電容器之電容夠小。也就是說，在增益單元中，相對於讀取電晶體的閘極電容來決定電容器的必要電容，相反地，在DRAM中，相對於位元線的寄生電容來決定電容器的必要電容。
當可使電容器的電容變小時，電容器的充電和放電所需之時間(即、切換週期)可以短。在DRAM中，電容器的充電和放電為在操作速度上產生限制之速率限制因子。另一方面，在增益單元中，隨著設計規則降低，讀取電晶體的閘極電容和電容器的電容亦降低；如此，可製造能夠相當快速回應之記憶體。
尤其是，當設計規則被降至十分之一時，電容器的電容被減至十分之一，及電晶體的開通電阻被減至十分之一；結果，切換所需的時間縮短百分之一。然而，因為甚至當電晶體的開通電阻被減至十分之一時，DRAM之電容器的電容仍未改變，所以切換時間只被減至十分之一。換言之，增加增益單元的操作速度之比率可約為增加DRAM的操作速度之比率的10倍高。
如上述，增益單元被預期具有絕佳的特性；然而，增益單元尚未被付諸實行，因為增益單元中的源極和汲極之間的漏電流無法充分被抑制。通常，甚至當設計規則被降至十分之一時，漏電流無法被減至十分之一。事實上，在某些例子中，由於微型化所產生的各種因素，導致漏電流有點增加。
例如，在P-N接面用於絕緣之電晶體中，隨著電晶體微型化，由於P-N接面中的頻帶之間的隧道電流所導致之漏電流增加。此外，在具有小能帶隙(低於2.5電子伏特)之半導體的例子中，由於熱激發載子所導致的漏電流亦相當大。若無法抑制漏電流，則減少電容器的電容仍有困難。
在使用矽作為增益單元的寫入電晶體來形成已知絕緣的閘極電晶體之例子中，藉由使用兩電晶體所獲得之有利點變成無意義。例如，若電容器的電容類似於一般DRAM約10 fF，則在關閉狀態中使用矽之電晶體中的漏電流最低約10-14 A；因此，儲存在電容器中的電荷約在一秒鐘喪失。如此，類似於一般DRAM，必須執行每秒10次以上的更新。
首先，增益單元中之電容器的電容必須減少，因為在比在DRAM設置多於一個以上的電晶體之增益單元中使用具有相同電容的電容器時無法抵銷成本。例如，增益單元具有甚至當電容器的電容被減至十分之一時仍可讀取資料之特性。
然而，當電容器的電容被減至十分之一時，更新操作之間的間隔亦被減至十分之一。如此，增加電力消耗及限制到記憶體的存取。同樣地，當電容器的電容被減至百分之一時，更新操作之間的間隔亦被減至百分之一，在此例中，增益單元一點都不實用。習知上，寫入電晶體中的漏電流無法被充分減少，如此，此種增益單元無法付諸實行。
在寫入電晶體為使用上述寬能帶隙半導體在其通道中所形成之絕緣的閘極電晶體時之例子中，寫入電晶體的源極和汲極之間的漏電流可以如此低，使得其無法被普通方法測量到。藉由利用此，根據本發明的實施例，增益單元可成為實用的記憶體單元。
當電晶體中的漏電流夠低時，增益單元可以是非常大有可為的記憶體單元。也就是說，因為電容器的電容可低如寫入電晶體或讀取電晶體的閘極電容，所以DRAM中所使用之特別形狀的電容器(堆疊電容器或溝槽電容器)不需要被設置，藉以增加設計的自由度和使處理更簡易。此外，可製造如上述增加操作速度之記憶體。
例如，當漏電流為矽電晶體之漏電流的十萬分之一(10-20 A)時，甚至當電容器的電容為DRAM中的電容器之電容的千分之一時，更新操作之間的間隔仍可以是DRAM中的更新操作之間隔的一百倍長(即、每分鐘執行一次更新)。當漏電流較低時，例如10-24 A或更低，可每幾天執行一次更新。
如上述，在此種增益單元中的寫入意指充電具有電容比DRAM中的電容小很多之電容器；因此，甚至當寫入電晶體的特性(意指其開通狀態電流、遷移率等等)不是如此優良時，仍可如現存DRAM中所執行的寫入一般快來執行寫入。例如，在圖1A所示之電容器的電容為DRAM的電容器之電容的千分之一時，寫入電晶體中的開通狀態電流(或遷移率)可以是DRAM的電晶體中之開通狀態電流(或遷移率)的千分之一。
即使寫入電晶體的遷移率為使用矽之電晶體的遷移率之百分之一，仍可以高如普通DRAM的10倍速度來執行寫入。如上述，隨著設計規則降低可實現更高速度。
下面說明圖1A所示之電路的操作之例子。為了可在圖1A所示之記憶體單元中寫入資料，藉由施加適當電位到寫入字元線Qn 來開通寫入電晶體Tr1(n ,m )。藉由在那時之寫入位元線Rm 的電位，電荷被注射到寫入電晶體Tr1(n ,m )的汲極測。那時所注射的電荷量係依據寫入位元線Rm 的電位、讀取電晶體Tr2(n ,m )的閘極電容、電容器C(n ,m )的電容等等來決定，在條件相同之例子中如此結果總是幾乎相同，及變化小。以此方式，寫入資料。
然後，藉由施加不同的適當電位到寫入字元線Qn ，關閉寫入電晶體Tr1(n ,m )。甚至在此狀態中，寫入電晶體Tr1(n ,m )的汲極側上之電荷仍被保持。甚至在停止供電到矩陣之後仍可保持電荷。
當讀取資料時，施加適當電位到讀取字元線Pn ，及監視讀取電晶體Tr2(n ,m )的狀態。例如，下面兩狀態被視作資料：在寫入電晶體Tr1(n ,m )的汲極側上沒有電荷之狀態；及在寫入電晶體Tr1(n ,m )的汲極側上具有正電荷之狀態。
亦假設讀取電晶體Tr2(n ,m )為n通道電晶體；偏壓線Sm 保持在適當正電位；及低於或等於讀取電晶體Tr2(n ,m )的臨界值之適當電位施加到讀取字元線Pn 。
在沒有電荷之狀態中，因為讀取電晶體Tr2(n ,m )的閘極之電位低於或等於臨界值，讀取電晶體Tr2(n ,m )在關閉狀態中。如此，源極和汲極之間的電阻非常高。因此，讀取位元線Om 之電位與偏壓線Sm 的電位大不相同。然而，當在寫入電晶體Tr1(n ,m )的汲極側上具有正電荷之狀態時，甚至當讀取字元線Pn 的電位低於臨界值時，在某些例子中仍可開通讀取電晶體Tr2(n ,m )；因此，在某些例子中讀取位元線Om 之電位與偏壓線Sm 的電位相同或非常接近。以此方式，可知道保持什麼資料。
藉由使用相同原理，可知道儲存在一記憶體單元中之電荷量對應的階段。圖4A相同圖解讀取時之電路。藉由改變寫入時之寫入位元線Rm 的電位，電荷Q的值在四種階段(Q0、Q1、Q2、及Q3，其中Q0<Q1<Q2<Q3)。在讀取時，寫入電晶體Tr1(n ,m )可被視作絕緣體，如此從圖式與寫入字元線Qn 和寫入位元線Rm 一起被省略。
根據電荷Q的值，改變讀取電晶體Tr2(n ,m )的視在特性。當讀取位元線Om 的電位為0時，偏壓線Sm 的電位為V SH (>0)，及讀取字元線Pn 的電位被改變，流動在讀取電晶體Tr2(n ,m )中的電流量被改變。圖4B圖解此狀態。
在保持最大量電荷之例子中(Q=Q3)，甚至當V g 是負的時，仍流動足夠大量的電流，及讀取電晶體Tr2被開通。例如，當V g =V P1 時開通讀取電晶體Tr2。為了關閉讀取電晶體Tr2，V g 必須是足夠大的負值(如、V PL )。來自左邊的第二曲線顯示出電荷量為第二大之情況(Q=Q2)。此時，當V g =V P1 時讀取電晶體Tr2在關閉狀態中。另一方面，當V g =V P2 時開通讀取電晶體Tr2。來自左邊的第三曲線顯示出電荷量為第三大之情況(Q=Q1)。此時，當V g =V P2 時讀取電晶體Tr2在關閉狀態中，但是當V g =V P3 時是開通的。在Q=Q0之例子中，當V g =V P3 時讀取電晶體Tr2在關閉狀態中。
也就是說，藉由以一些位準施加電位到讀取字元線Pn ，可知道所保持的電荷量。首先，V g =V PL 。在此例中，不管所保持的電荷量為何，讀取電晶體Tr2在關閉狀態中。然後，當V g =V P1 時，只有當所保持的電荷量為Q3時開通讀取電晶體Tr2。若在此階段開通讀取電晶體Tr2，則可判斷所保持的電荷量為Q3。
當V g =V P2 時，只有當所保持的電荷量為Q3或Q2時開通讀取電晶體Tr2。若在此階段第一次開通讀取電晶體Tr2，則可判斷所保持的電荷量為Q2。
當V g =V P3 時，只有當所保持的電荷量為Q3、Q2、或Q1時開通讀取電晶體Tr2。若在此階段第一次開通讀取電晶體Tr2，則可判斷所保持的電荷量為Q1。若甚至在此階段都未開通讀取電晶體Tr2，則可判斷電荷量為Q0。以此方式，可寫入和讀取四個階段的資料(2位元)。無須說，以類似方式，可寫入和讀取諸如八個階段中的資料(3位元)或十六個階段中的資料(4位元)等更多資料。
如上述，為了藉由使保持在記憶體單元中之電荷量是在複數個階段來儲存更多資料，需要所保持的電荷量變化小。這是因為當電荷量的變化大時，必須使圖4B中之V PL 、V P1 、V P2 、及V P3 之間的各間隙更大。根據本發明的第一實施例之矩陣型半導體記憶體裝置適用於此目的，因為所保持的電荷量變化小。
在本發明的第二實施例中，以另一列中的寫入字元線取代上述本發明的第一實施例之讀取字元線。圖5A圖解具有此種結構之記憶體單元。此處，說明第n 列和第m 行中的記憶體單元作為例子。在圖5A中，圖解包括寫入電晶體Tr1(n ,m )、讀取電晶體Tr2(n ,m )、和電容器C(n ,m )之記憶體單元。寫入電晶體Tr1(n ,m )的汲極係連接到讀取電晶體Tr2(n ,m )的閘極和電容器C(n ,m )的一電極。
另外，寫入電晶體Tr1(n ,m )的閘極係連接到寫入字元線Qn ；寫入電晶體Tr1(n ,m )的源極係連接到寫入位元線Rm ；讀取電晶體Tr2(n ,m )的源極係連接到讀取位元線Qm ；讀取電晶體Tr2(n ,m )的汲極係連接到偏壓線Sm ；及電容器C(n ,m )的另一電極係連接到第n 列的前一列中之寫入字元線Qn -1。
在圖5B中，圖解第n 列和第m 行中的記憶體單元和記憶體單元附近的部位。從圖式明顯地，需要每一列一配線和每一行三配線；如此，在N 列和M 行的矩陣中需要(N +3M +1)配線。以另一列中的寫入字元線取代本發明的第一實施例之讀取字元線，藉以可使配線數目小於本發明的第一實施例之配線數目。
在本發明的第三實施例中，寫入位元線取代上述本發明的第二實施例之讀取位元線。圖10A圖解具有此種結構之記憶體單元。此處，說明第n 列和第m 行中的記憶體單元作為例子。在圖10A中，圖解包括寫入電晶體Tr1(n ,m )、讀取電晶體Tr2(n ,m )、和電容器C(n ,m )之記憶體單元。寫入電晶體Tr1(n ,m )的汲極係連接到讀取電晶體Tr2(n ,m )的閘極和電容器C(n ,m )的一電極。
另外，寫入電晶體Tr1(n ,m )的閘極係連接到寫入字元線Qn ；寫入電晶體Tr1(n ,m )的源極係連接到寫入位元線Rm ；讀取電晶體Tr2(n ,m )的源極亦連接到寫入位元線Rm ；讀取電晶體Tr2(n ,m )的汲極係連接到偏壓線Sm ；及電容器C(n ,m )的另一電極係連接到第n 列的前一列中之寫入字元線Qn -1。
在圖10B中，圖解第n 列和第m 行中的記憶體單元和記憶體單元附近的部位。從圖式明顯地，需要每一列一配線和每一行兩配線；如此，在N 列和M 行的矩陣中需要(N +2M +1)配線。寫入位元線取代本發明的第一實施例之讀取位元線，藉以可使配線數目小於本發明的第一實施例之配線數目。
雖然上述三種結構作為用以達成目的之機構，但是在此說明書中亦揭示不同的解決方案。另外，精於本技藝之人士亦可對用以達成此說明書所揭示的目的之上述三種結構或任何機構進行修改來達成目的。因此，達成目的之機構並不侷限於上述三種結構。
藉由利用上述結構的任一者，可達成上述目的的至少其中之一。在上述結構的每一個中，因為通常藉由開通或關閉電晶體來執行寫入，所以不會發生絕緣膜的劣化之問題。因此，上述結構中的寫入次數可能大。藉由最佳化條件，甚至在執行寫入十億次之後，測量的電晶體之主要特性變化(臨界電壓、開通狀態電流、及S值)在測量誤差範圍中或者只低於1%。
圖14為由於在習知FGNVM的記憶體單元中和在本發明的第一實施例之記憶體單元中重寫所導致的電晶體之臨界值變化圖。在FGNVM的記憶體單元中，當重寫次數超過1000時，不管是寫入資料"0"(即、電子未注射到浮動閘極)還是資料"1"(即、電子注射到浮動閘極)，臨界值明顯開始變化。當重寫的次數為10000時，當寫入資料"0"時的臨界值和寫入資料"1"時的臨界值之間的差為3伏特或更低。另一方面，在本發明的第一實施例之記憶體單元中，甚至在執行重寫十億次之後仍可看出從一開始都沒有明顯變化。
圖15為由於在習知FGNVM的記憶體單元中和在本發明的第一實施例之記憶體單元中重寫所導致的電晶體之電導變化圖。在FGNVM的記憶體單元中，當重寫次數超過100時，電導明顯開始降低。當重寫次數為10000時，電導是一開始的20%或更低。此意謂電晶體的開通電阻增加。換言之，記憶體單元的回應速度隨著重寫次數增加而降低。另一方面，在本發明的第一實施例之記憶體單元中，甚至在執行重寫十億次之後仍可看出從一開始都沒有明顯變化。如此，在本發明的實施例之半導體記憶體裝置中實質上並沒有重寫次數的限制。
本發明的實施例亦顯示出有關可儲存資料期間週期之絕佳特性。藉由使所使用之關閉狀態中的電晶體的源極和汲極之間的漏電流、閘極漏電流、和電容器中的內漏電流符合上述條件，可將電荷保持達10小時或更長、100小時或更長較佳。而且，藉由最佳化條件，可將電荷保持達一個月或更長，或者一年或更長。
在由於漏電流導致電荷減少之例子中，可類似於習知DRAM執行更新；更新操作之間的間隔依據可保持電荷之週期來決定。在保持電荷達上述如此長的週期之例子中，需要更新，例如只一個月一次或一年一次。不需要習知DRAM所需的經常性更新，如此減少半導體記憶體裝置的電力消耗。
在本發明的實施例之半導體記憶體裝置中，甚至當執行資料的讀取時仍不會喪失資料。此種特徵只有在SRAM中才能實現；然而，在根據本發明的實施例之半導體記憶體裝置中，一記憶體單元中所使用的電晶體數目為五個或更少，典型上為兩個，小於習知SRAM中的電晶體數目。而且，當使用氧化物半導體以薄膜形狀形成電晶體的其中之一時，可獲得增加的整合程度，因為電晶體可堆疊在習知矽半導體之上。
在本發明的實施例中，可減少用於記憶體單元之必要電容的絕對值。在DRAM中，例如，電容器的電容需要至少30 fF，因為若電容小於或等於配線電容則操作會被干擾。然而，電容與面積成比例。在整合程度增加的例子中，一記憶體單元的面積降低；如此，無法確保必要的電容。
另一方面，本發明的實施例之電容器的電容可相對於讀取電晶體的閘極電容來決定。也就是說，隨著整合程度增加，讀取電晶體的閘極電容降低；因此，電容器中必要的電容亦以相同比例降低。因此，甚至當整合程度增加時，仍可使用基本上具有相同結構之電容器。
另外，在具有上述結構之半導體記憶體裝置中，不需要FGNVM中寫入和拭除所需的高電壓。在FGNVM之中，在整合程度方面，所謂的快閃記憶體(尤其是NAND型快閃記憶體)優於SRAM和DRAM；然而，為了重寫甚至一記憶體單元中的資料，必須藉由使用高電壓共同拭除預定區域中的資料。在此點，在根據本發明的實施例之半導體記憶體裝置中，每一列執行重寫，如此完成最小的必要操作。
另外，因為在寫入時，在FGNVM中，在熱非均衡狀態中於一方向上，將電荷注射到浮動閘極，所以電荷量的變化大。可儲存依據浮動閘極中所保持之電荷量的複數個階段中之資料。然而，當考慮到電荷量的變化時，通常約四個階段(2位元)中的資料。為了儲存較大量的位元之資料，必須使用較高電壓。
另一方面，在本發明的實施例中可逆向注射電荷，如此變化小；例如，圖4B所示的電晶體特性之中的臨界值變化可以是0.5伏特或更小。如此，以更窄的電壓範圍，可在一記憶體單元中保持更多階段中的資料；結果，用於寫入或讀取之電壓可以較低。例如，用於寫入或讀取4位元(16階段)的資料之電壓可以是10伏特或更低。
因為在本發明之實施例中所使用的電壓相當低，所以與FGNVM比較，諸如被鄰接元件或信號到鄰接元件的漏洩干擾等現象較不可能發生，此外，在模擬中，一記憶體單元的一側邊長度可小如10 nm。
為了進一步增加此種效果，在電晶體正使用時之溫度中，所使用的電晶體之S值可大於或等於59 mV/dec及小於或等於70 mV/dec、可大於或等於59 mV/dec及小於或等於63 mV/dec較佳。以此方式，理所當然可減少整個半導體記憶體裝置中的臨界值變化。
尤其是，當寫入電晶體具有上述範圍中的S值時，寫入資料時之電荷量變化變小。此外，當讀取電晶體具有上述範圍中的S值時，可以短間隔設定讀取時欲待施加到讀取字元線之電位。在半導體記憶體裝置中處理多值資料之例子中這些特徵是有利的。
在下文中，將參考圖式說明實施例。然而，可以不同方式實施這些實施例。精於本技藝之人士應明白，在不違背本發明的精神和範疇之下，可以各種方式改變模式和細節。因此，本發明不應被闡釋作侷限於下面實施例的說明。需注意的是，在下述本發明的結構中，相同部位或具有類似功能之部位係以相同參考號碼表示，及不重複其說明。
另外，在下述實施例中，為了容易明白，脈衝的時序、寬度、高度等等被說明成具有固定值；然而，考量本發明的精神，可容易明白脈衝的時序不一定被同步化，或者脈衝的寬度或高度不一定固定。
[實施例1]
在此實施例中，說明圖1A及1B所示之半導體記憶體電路的操作。此處，寫入電晶體Tr1和讀取電晶體Tr2二者都是n通道電晶體。首先，參考圖2A及2B說明寫入方法。在寫入時，讀取位元線(...、Om -1、Om 、Om +1、...)、偏壓線(...、Sm -1、Sm 、Sm +1、...)、及讀取字元線(...、Pn -1、Pn 、Pn +1、...)被保持在恆定電位中。雖然電位可依據配線的種類而不同，但是此處將任一配線的電位設定成0伏特。
在此狀態中，連續施加脈衝到寫入字元線(...、Qn -1、Qn 、Qn +1、...)，使得寫入電晶體被開通/關閉。此處，未施加脈衝時之寫入字元線的電位為V QL ，及脈衝的電位為V QH 。如圖2A所示，藉由在每一列連續施加脈衝，每一列開通/關閉寫入電晶體。考量寫入電晶體的特性來決定脈衝繼續的時間。
雖然在圖式中防止施加脈衝的週期彼此重疊，但是例如，施加脈衝到Qn -1之週期可與施加脈衝到Qn 之週期部分重疊。此外，V QL 必須低於或等於寫入電晶體Tr1的臨界值，及例如可被設定成-2伏特。另外，V QH 必須高於或等於寫入電晶體Tr1的臨界值，及例如可被設定成+2伏特。
同時，施加信號到寫入位元線(...、Rm -1、Rm 、Rm +1、...)。施加到寫入位元線之信號包括複數個個脈衝，及脈衝的高度可以不同。此處，脈衝具有四種高度位準：V RL 、V RL+α 、V RL+2α 、及V RL+3α (α>0)。這些脈衝與施加到寫入字元線的脈衝總是不完全同步化。例如，在施加脈衝到寫入字元線之後的預定週期(τ1 )之後施加到寫入位元線的脈衝較佳。另外，在停止施加脈衝到寫入字元線之後的預定週期(τ2 )之後停止施加脈衝到寫入位元線較佳。此處，τ1 及τ2 可被設定，使得τ1 <τ2 或τ1 >τ2 ；然而，就電路的設計而言，它們被設定成τ1 =τ2 較佳。
圖2B圖解第n 列和第m 行中的記憶體單元之狀態。此處，寫入字元線Qn 的電位為V QH ，及如此寫入電晶體Tr1(n ,m )在開通狀態中。因此，在時間中，寫入電晶體Tr1(n ,m )的汲極(即、讀取電晶體Tr2(n ,m )的閘極)在寫入位元線Rm 的電位V RL+3α 中或者在接近此電位的電位中。
以此方式，決定各記憶體單元中的電位。依據各記憶體單元中的電位，而決定產生在寫入電晶體Tr1的每一個之汲極側上的電荷量。此處，當對應於電位V RL 之電荷量為Q0、對應於電位V RL+α 之電荷量為Q1、對應於電位V RL+2α 之電荷量為Q2、及對應於電位V RL+3α 之電荷量為Q3時，表格1圖示記憶體單元的每一個中之電荷量。
電荷量Q0、電荷量Q1、電荷量Q2、及電荷量Q3對應於參考圖4B已說明者。甚至在停止供電到半導體記憶體裝置之後，上述電荷仍可被保持達相當長時間(10小時或更長)。
接著，將參考圖3A及3B說明讀取方法。如圖3B所示，在讀取時，恆定電位施加到寫入字元線(...、Qn -1、Qn 、Qn +1、...)和寫入位元線(...、Rm -1、Rm 、Rm +1、...)。必須施加低於或等於寫入電晶體的臨界值之電位到寫入字元線。雖然此處寫入字元線的電位保持在V QL 及寫入位元線的電位保持在V RL ，但是這些線路可保持在另一電位中。另外，偏壓線(...、Sm -1、Sm 、Sm +1、...)亦保持在恆定電位V SH 。電位V SH 可被設定成例如+2伏特。此外，具有適當強度的負載(電阻器)係連接到讀取位元線(...、Om -1、Om 、Om +1、...)的端部，及負載的端部保持在恆定電位(此處為0V)。
除了當施加脈衝時，讀取字元線的電位保持在V PL 。然後，如圖3A所示，脈衝連續施加到讀取字元線(...、Pn -1、Pn 、Pn +1、...)。首先，脈衝的高度為V P1 ，及在預定週期之後，讀取字元線(...、Pn -1、Pn 、Pn +1、...)的電位被連續設定成最初電位V PL 。在脈衝施加到所有列之後，高度V P2 的脈衝被連續施加到讀取字元線。然後，高度V P3 的脈衝被連續施加到讀取字元線。以此方式，執行讀取。在上述說明中，VPL 、V Pl 、V P2 、及V P3 對應於參考圖4B已說明者。
經由上述步驟，在某些例子中藉由施加脈衝來開通讀取電晶體Tr2。例如，如參考圖4B已說明者，其為記憶體單元的讀取電晶體Tr2，其中電荷量為以最低高度V P1 中之脈衝所開通的Q3；因此，可藉由觀察讀取位元線(...、Om -1、Om 、Om +1、...)的電位來指明記憶體單元的哪一個具有電荷量Q3。這是因為當讀取電晶體Tr2開通時，讀取位元線的電位變成與偏壓線的電位相同或接近。
在圖3A中，在當脈衝施加到讀取字元線Pn -1時，讀取位元線Qm +1的電位增加(產生脈衝)；在脈衝施加到讀取字元線Pn 時，讀取位元線Qm 的電位增加。自此，可指明第(n -1)列和第(m +1)行中的記憶體單元之電荷量以及第n 列和第m 行中的記憶體單元之電荷量為Q3。
然後，在高度V P2 中之脈衝被施加到讀取字元線的例子中，電荷量為Q3或Q2之記憶體單元的讀取電晶體被開通；如此，以類似方式，可知道記憶體單元的哪一個具有電荷Q3或Q2。同樣地，在高度V P3 中之脈衝被施加到讀取字元線的例子中也一樣，讀取位元線的電位依據電荷量來改變。
如此完成讀取。記錄在各記憶體中產生脈衝的次數，藉以可知道寫入記憶體單元中的資料。例如，根據圖3A，在第n 列和第m 行中的記憶體單元中，為一讀取操作產生脈衝三次。這是因為所保持的電荷為Q3，使得讀取電晶體Tr2被開通以回應施壓到讀取字元線Pn 之所有脈衝，及讀取位元線Om 具有與偏壓線Sm 相同的電位，或者讀取位元線Om 的電位變成接近於偏壓線Sm 的電位。
另一方面，在第(n +1)列和第(m -1)列中的記憶體單元中，未產生脈衝。這是因為記憶體單元中的電荷量為最小之Q0，及甚至以最高脈衝之高度V P3 中的脈衝仍未開通讀取電晶體Tr2。表格2圖示將以此方式在記憶體單元的每一個所產生之脈衝數目加起來的結果。以此方式，可讀取儲存在各記憶體單元中的資料。雖然在上述例子中每一列連續讀取資料，但是亦能夠以類似方式只讀取特定記憶體單元中的資料。
[實施例2]
在此實施例中，說明圖5A及5B所示之半導體記憶體電路的操作。此處，寫入電晶體Tr1和讀取電晶體Tr2二者都是n通道電晶體。在此實施例中，以實施例1中的另一列之寫入字元線取代讀取字元線。如上述，藉由利用此結構，可使半導體記憶體裝置的配線數目小於實施例1中的配線數目。在此實施例中，第(n -1)列中的寫入字元線取代第n 列中的讀取字元線。
寫入方法基本上與實施例1的寫入方法相同。讀取位元線(...、Om -1、Om 、Om +1、...)和偏壓線(...、Sm -1、Sm 、Sm +1、...)保持在恆定電位。雖然電位在各種配線之間可以不同，但是理想上在各行中讀取位元線的電位等於偏壓線的電位，以防止電流流動在讀取電晶體的源極和汲極之間。此處，各線的電位被設定成+3伏特。
需注意的是，在此種條件之下，依據寫入電晶體Tr1的汲極之電位(即、讀取電晶體Tr2的閘極之電位)，讀取電晶體Tr2總是在關閉狀態中。例如，當V RL+3α 為+3伏特或更低時，當讀取電晶體Tr2在關閉狀態中時的時間長。
然後，如圖2A所示，脈衝連續施加到寫入字元線(...、Qn -1、Qn 、Qn +1、...)，使得寫入電晶體被開通/關閉。同時，信號施加到寫入位元線(...、Rm -1、Rm 、Rm +1、...)，使得在資料寫入在記憶體單元中。例如，施加到寫入字元線之脈衝的波高V QH 被設定成+3伏特，及V QL 被設定成-3伏特。V RL 被設定成0伏特。保持在各記憶體單元中的電荷量類似於實施例1所說明的電荷量，其圖示在表格1。
接著，參考圖6A及6B說明讀取方法。雖然下述例子中每一列連續讀取資料，但是亦可能夠以類似方式只讀取特定記憶體中的資料。如圖6B所示，在讀取時，恆定電位V RL 被施加到寫入位元線(...、Rm -1、Rm 、Rm +1、...)。另外，偏壓線(...、Sm -1、Sm 、Sm +1、...)亦保持在恆定電位V SH 。電位V RL 及電位V SH 的每一個可被設定成例如0伏特。
脈衝施加到寫入字元線(...、Qn -1、Qn 、Qn +1、...)。脈衝具有如圖4B所示之三階段波高：V P1 、V P2 、及V P3 (V P1 <V P2 <V P3 )，及V P3 低於寫入位元線(...、Rm -1、Rm 、Rm +1、...)的電位較佳。另外，當未施加脈衝時，寫入字元線的電位為V PL 較佳。例如，各高度可被設定如下：V PL =-6[伏特]，V P1 =-5[伏特]，V P2 =-4[伏特]，及V P3 =-3[伏特]。
以一階段一階段的方式所設定之一群三個脈衝連續被施加到寫入字元線。此處需注意的是，雖然寫入字元線係連接到寫入電晶體的閘極，但是當符合下面條件時寫入電晶體並未被開通。因此，保持在電容器中的電荷在讀取時不會洩漏。
如上述，施加到寫入字元線之脈衝的最大電位為-3伏特，及連接到寫入電晶體的源極之寫入位元線的電位為0伏特；如此，當比較寫入電晶體之閘極的電位和源極的電位時，前者低於後者。
另一方面，當寫入電晶體之閘極的電位高於汲極的電位時，寫入電晶體被開通及保持在電容器的電荷漏洩。需注意的是，藉由改變前一列中之寫入字元線的電位，透過電容器影響寫入電晶體的汲極之電位，以便不同於寫入時的電位。考慮電位的此種變化，必須以寫入電晶體的汲極之電位總是低於寫入電晶體的閘極之電位的此種方式來設定寫入或讀取時的條件。
在寫入電晶體和讀取電晶體中沒有寄生電容之條件上，(V RL -V QL -V P3 +V PL )可以是0或更大。因為如上述，當V RL =0[伏特]，V QL =-3[伏特]，V PL =-6[伏特]，及V P3 =-3[伏特]時符合此條件，所以保持在記憶體單元中的電荷不會由於施加到寫入字元線的脈衝而從寫入電晶體漏洩。
如圖6A所示，脈衝被連續施加到寫入字元線(...、Qn -2、Qn -1、Qn 、...)。需注意的是，在施加脈衝到第(n -1)列中的寫入字元線時，獲得儲存在第n 列中的記憶體單元之資料。類似於實施例1，依據保持在寫入電晶體Tr1的汲極側上之電荷量來改變讀取電晶體Tr2的狀態(開通狀態或關閉狀態)。
類似於實施例1，藉由監視讀取位元線的電位，可知道讀取電晶體回應於施加到前一列中的寫入字元線之脈衝的狀態(開通狀態或關閉狀態)。例如，為了知道第n 列和第m 行中的記憶體單元之讀取電晶體的狀態，可監視在圖5A或5B中施加脈衝到寫入字元線Qn -1時之讀取位元線Om 的電位。
在此記憶體單元中之電荷量為最大的Q3之例子中，甚至以最低脈衝仍可開通讀取電晶體。在施加三次脈衝的同時讀取位元線的電位改變三次；因此，可觀察三次脈衝。另一方面，在電荷量為最小的Q0之例子中，甚至以最高脈衝仍無法開通讀取電晶體；因此未觀察任何脈衝。以此方式，計數脈衝數目，藉以可知道保持在各記憶體單元中的電荷量，即、資料。
[實施例3]
在此實施例中，說明實施例2所說明之半導體記憶體裝置的製造方法及形狀。在實施例中，含鋅和銦之氧化物半導體被用於寫入電晶體，及單晶矽半導體被用於讀取電晶體。因此，寫入電晶體堆疊在讀取電晶體之上。
也就是說，設置在單晶矽基板之上的使用單晶矽半導體之絕緣的閘極電晶體被使用作為讀取電晶體，而氧化物半導體被用於半導體層之電晶體係形成在其上作為寫入電晶體。需注意的是，雖然此實施例說明半導體記憶體裝置形成在單晶矽基板之上的例子，但是另一選擇是，半導體記憶體裝置可設置在另一種半導體基板或絕緣基板之上。
圖7A至7C圖解此實施例中的半導體記憶體裝置之記憶體單元的佈局例子。在圖7A中，圖解設置在單晶矽基板之上的主要配線、主要電極等等。元件分離區102係形成在基板之上。含導電材料之配線106c及配線106d、摻雜的矽等等係形成在除了元件分離區102以外的區域，及分別部分充作讀取電晶體的源極106a及汲極106b。配線106c及106d分別充作讀取位元線和偏壓線。以讀取電晶體的閘極電極109，將源極106a及汲極106b彼此分開。
圖7B圖解集中在形成於圖7A的電路之上的使用氧化物半導體之電晶體的主要配線、主要電極等等。具有島型之氧化物半導體區110、寫入字元線112a、及讀取字元線112b被形成。寫入字元線112a的部分與氧化物半導體區110重疊且充作寫入電晶體的閘極電極。另外，電容器形成在讀取字元線112b與閘極電極109重疊之部位中。
圖7C圖解圖7A所示之結構與圖7B所示之結構重疊的結構，形成在其上之配線116進一步與其重疊。在圖7C中，結構和配線彼此位移一點以便看出重疊。需注意的是，點A及B指示圖7A至7C中的相同位置。雖然可適當選擇此種元件的設計規則，但是較佳的是，各電晶體的通道寬度大於或等於10 nm及小於或等於0.4 μm及其通道長度大於或等於10 nm及小於或等於0.4 μm以增加整合程度。
在下文中，說明具有上述結構之半導體記憶體裝置的製造方法。圖8A至8D及圖9A至9C為沿著連結圖7A至7C的點A至點B之線所取的橫剖面圖。首先，藉由使用已知的半導體製造技術，元件分離區102、摻雜矽區(雜質區)105a及105b、閘極絕緣膜103、及空閘極104係形成在單晶矽基板101上，如圖8A所示。側壁可設置在空閘極104的側表面上，如圖8A所示。
閘極絕緣膜的厚度為10 nm或更多較佳，使得能夠抑制漏電流的產生。為了閘極電容低於稍後欲待形成之電容器的電容，諸如氧化矽等具有相當低的介電常數之材料被使用作為閘極絕緣膜的材料較佳。
矽化物區可設置在雜質區105a及105b之上，使得導電性增加。在此說明書中，以上述方式形成之矽化物區和雜質區被稱作源極106a和汲極106b。如參考圖7A所說明一般，區域部分充作讀取位元線(即、配線106c)和偏壓線(即、配線106d)。
接著，如圖8B所示一般形成中間層絕緣體107。中間層絕緣體107可被形成作單層或多層，及可包括在電晶體的通道中產生變形之應力墊片。然後，藉由化學機械拋光(CMP)法將中間層絕緣體107蝕刻和平面化；在曝光空閘極104時停止蝕刻。之後，如圖8C所示，藉由選擇性去除空閘極104來形成孔部108。
然後，含導電材料之單層膜或疊層膜被沉積和平面化，藉以將閘極電極109形成在孔部108，如圖8D所示。然後，可執行使用諸如氬離子等稀有氣體離子的表面處理，以便減少中間層絕緣體107的表面之氫濃度。形成與稍後欲待形成之氧化物半導體膜的歐姆接觸之材料作為閘極電極109的材料較佳。
此種材料的例子為功函數W 幾乎與氧化物半導體的電子親和力Φ (氧化物半導體的導電帶之最低端部和真空位準之間的能帶隙)相同或較小之材料。換言之，可滿足W<Φ +0.3[電子伏特]。例如，可給定鈦、鉬、及氮化鈦。
然後，藉由濺鍍法形成具有厚度3 nm至10 nm之氧化物半導體膜。可利用除了濺鍍法之外的方法作為用以形成氧化物半導體膜之方法。氧化物半導體含有選自In(銦)、Ga(鎵)、Sn(錫)、及Zn(鋅)的至少一元素。
例如，可使用四成分氧化物(含四種元素的氧化物)，諸如In-Sn-Ga-Zn類氧化物等、三成分氧化物，諸如In-Ga-Zn類氧化物、In-Sn-Zn類氧化物、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、或Sn-Al-Zn類氧化物等；兩成分金屬氧化物，諸如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、或In-Ga類氧化物等；單一元素金屬氧化物，諸如氧化銦、氧化錫、氧化鋅等等。另外，例如Si(矽)可包含在上述氧化物半導體中。
此處，例如，In-Ga-Zn類氧化物意指含銦(In)、鎵(Ga)、及鋅(Zn)的氧化物，及未限制其組成比。
作為氧化物半導體，可使用以化學式InMO3 (ZnO) m (m >0)表示的材料。此處，M表示選自Zn(鋅)、Ga(鎵)、Al(鋁)、Mn(錳)、及Co(鈷)之一或多個金屬元素。例如，M可以是Ga、Ga及Al、Ga及Mn、Ga及Co等等。
當使用In-Zn類氧化物作為氧化物半導體時，欲待使用的靶材具有組成比In/Zn=0.5至50、In/Zn=1至20較佳、In/Zn=1.5至15更好[原子比]。例如，用於形成In-Zn類氧化物之靶材具有原子比In：Zn：O=1：1：X ，其中X >1、X >1.5較佳。
如圖9A所示，藉由蝕刻以上述方式所形成之氧化物半導體膜，形成具有島型之氧化物半導體區110。氧化物半導體區110可經過熱處理，使得半導體特性被提高。如此，可獲得閘極電極109和氧化物半導體區110彼此相接觸之結構。
然後，藉由諸如濺鍍法等已知的沉積方法來形成閘極絕緣膜111，如圖9A所示。為了減少漏電流的產生，閘極絕緣膜111的厚度為20 nm或更大較佳，及閘極絕緣膜中的氫濃度為1×10-19 cm-3 或更低較佳。氧化矽、氧化鋁、氧化鉿、氧化鑭、氮化鋁等等可被用於閘極絕緣膜。
閘極絕緣膜111為電容器的介電，其使用具有相對電容率10或更大之材料來形成較佳，使得電容器的電容大於讀取電晶體的閘極電容。在形成閘極絕緣膜之後可執行熱處理，以便提高半導體特性。
之後，寫入字元線112a和讀取字元線112b係使用導電材料來形成。如圖9B所示，寫入字元線112a的部分充作使用氧化物半導體之電晶體的閘極電極。另外，電容器係使用讀取字元線112b和閘極電極109的部分來形成。作為寫入字元線112的材料，功函數大於氧化物半導體的電子親合力0.5電子伏特或更大之材料較佳。可給定鎢、金、鉑、p型矽等等作為例子。
然後，如圖9B所示，藉由已知植入離子用方法將比氧化物半導體更容易被氧化之元素的離子植入到氧化物半導體區。此種元素的例子為鈦、鋅、鎂、矽、磷、硼等等。通常，在習知半導體處理中使用硼和磷，如此尤其容易被使用作為欲待植入到上述薄的閘極絕緣膜111或氧化物半導體區110之離子，原子重量大於硼的原子重量之磷的離子較佳。
希望離子盡可能含有越少的氫。離子中的氫濃度為0.1%或更低較佳。已知氫為氧化物半導體中的施體；當氫含在離子中時，植入到氧化物半導體的氫在氧化物半導體中移動，及使元件的可靠性降低。
在氧化物半導體中，由上述離子植入導致氧不足，及展現n型導電性。氧化物半導體不同於矽半導體在於：在沒有矽半導體為了在離子植入之後恢復晶性時所需的此種熱處理之下，許多氧化物半導體仍可獲得高導電性。無須說，可在離子植入之後，於氧化物半導體上執行熱處理。以此方式，展現n型導電性之區域113形成在氧化物半導體區110。離子植入的條件被設定，使得此區域中的載子(電子)濃度為1×10-19 cm-3 或更高較佳。
經由上述步驟完成基本元件結構。之後，形成單層薄膜或多層薄膜的中間層絕緣體114。中間層絕緣體114的表面被平面化，及到達氧化物半導體區110之接觸孔被形成，以及連接電極115嵌入其內。然後形成配線116。配線116為寫入位元線。類似的配線可被設置平行於寫入字元線112a和讀取字元線112b。以此方式，製造圖9C所示之半導體記憶體裝置的記憶體單元。
[實施例4]
在此實施例中，說明配線數目小於實施例2所說明之半導體記憶體裝置的配線數目之半導體記憶體裝置。圖10A及10B為此實施例的半導體記憶體裝置之電路圖。在此實施例中，寫入位元線取代實施例2中的讀取位元線。因此，配線數目小於實施例2的配線數目。例如，在具有N 列和M 行的矩陣之半導體記憶體裝置中，配線數目為(N +2M +1)。
說明圖10A及10B所示之半導體記憶體電路的操作。此處，寫入電晶體Tr1和讀取電晶體Tr2二者都是n通道電晶體。
寫入方法基本上與實施例2的寫入方法相同。如圖2A所示，脈衝連續施加到寫入字元線(...、Qn -1、Qn 、Qn +1、...)，使得寫入電晶體被開通/關閉。同時，信號施加到寫入位元線(...、Rm -1、Rm 、Rm +1、...)，使得在資料寫入在記憶體單元中。保持在各記憶體單元中的電荷量類似於實施例1所說明的電荷量，其圖示在表格1。
需注意的是，由寫入位元線取代讀取位元線之此結構所產生的問題。例如，正電荷保持在第n 列和第m 行中的記憶體單元中，結果，在某些例子中，在寫入時開通記憶體單元的讀取電晶體Tr2(n ,m )。寫入位元線Rm 的電位總是被改變，因為資料被寫入在同一行的另一記憶體單元中。在偏壓線Sm 保持在恆定電位之例子中，電流流動在讀取電晶體Tr2(n ,m )的源極和汲極之間。
為了防止此種電流，與施加到寫入位元線Rm 的信號相同之信號可施加到與施加到寫入位元線Rm 的信號相同相位中的偏壓線，使得偏壓線Sm 的電位與寫入位元線Rm 的電位相同。另一選擇是，施加到偏壓線Sm 的信號可與施加到寫入位元線Rm 的信號同步化。
理論上電流不流動在讀取電晶體Tr2(n ,m )的源極和汲極之間，因為寫入位元線Rm 的電位與偏壓線Sm 的電位被設定彼此相等。甚至當寫入位元線Rm 的電位與偏壓線Sm 的電位不相同時，可藉由調整偏壓線Sm 的電位和寫入位元線Rm 的電位使得有效電位差夠小，來充分減少流動在讀取電晶體Tr2(n ,m )的源極和汲極之間的電流。為了獲得此實施例的效果，偏壓線Sm 的電位之相位偏離寫入位元線Rm 的電位之相位5%或更低較佳。
接著，說明讀取方法。在下面例子中，每一列連續讀取資料；亦能夠以類似方式只讀取特定記憶體單元中的資料。讀取方法類似於實施例2的讀取方法。在讀取時，偏壓線(...、Sm -1、Sm 、Sm +1、...)保持在恆定電位V SH 。電位V SH 可被設定成例如0伏特。
脈衝施加到寫入字元線，如圖6A所示。例如，各高度可被設定如下：V PL =-6[伏特]，V P1 =-5[伏特]，V P2 =-4[伏特]，及V P3 =-3[伏特]。
類似於實施例2，依據保持在寫入電晶體Tr1的汲極側上之電荷量來改變讀取電晶體Tr2的狀態(開通狀態或關閉狀態)。藉由監視讀取位元線的電位，可知道讀取電晶體回應於施加到前一列中的寫入字元線之脈衝的狀態(開通狀態或關閉狀態)。另外，類似於實施例2，藉由計數脈衝數目可知道保持在各記憶體單元中的電荷量，即、資料。
[實施例5]
在此實施例中，參考圖11A至11D和圖12A及12B說明具有寫入位元線亦充作讀取位元線的實施例4所說明之結構的半導體記憶體裝置之製造方法。首先，藉由使用已知的半導體製造技術，在單晶矽基板201上，如圖11A所示一般形成元件分離區202、摻雜矽區(雜質區)205a及205b、閘極絕緣膜203、和空閘極204。側壁可設置在空閘極204的側表面上，如圖11A所示。
矽化物區206a及矽化物區206b係分別設置在雜質區205a及205b之上，使得導電性增加。雜質區205a及205b和矽化物區206a及206b部分充作寫入位元線和偏壓線。
然後，形成中間層絕緣體207。然後，如同在實施例3所說明之方法中一般，中間層絕緣體207蝕刻和平面化；在曝光空閘極204時停止蝕刻。之後，如圖11B所示，藉由選擇性去除空閘極204來形成孔部208。另外，如圖11C所示，在中間層絕緣體207中形成到達矽化物區206a之接觸孔209。
然後，含導電材料之單層膜或疊層膜被沉積和平面化，藉以將閘極電極211和連接電極210分別形成在孔部208和接觸孔209中，如圖11D所示。
接著，具有島型之氧化物半導體區212被形成至厚度3nm至10nm，然後如圖12A一般形成閘極絕緣膜213。
之後，使用導電材料形成寫入字元線214a及寫入字元線214b。如圖12B所示，寫入字元線214a的部分充作使用氧化物半導體之電晶體的閘極電極。使用寫入字元線214b和閘極電極211的部分來形成電容器。
然後，藉由已知植入離子用方法將比氧化物半導體更容易被氧化之元素的離子植入到氧化物半導體區。之後，形成單層薄膜或多層薄膜的中間層絕緣體215。以此方式，製造圖12B所示之半導體記憶體裝置的記憶體單元。
[實施例6]
在此實施例中，說明配線數目小於實施例4所說明之半導體記憶體裝置的配線數目之半導體記憶體裝置。圖13A及13B為此實施例的半導體記憶體裝置之電路圖。在此實施例中，由鄰接的記憶體單元共享設置在實施例4中之各行中的偏壓線。如圖13A所示，第n 列和第(2m -1)行中的記憶體單元之偏壓線Sm 亦充作第n 列和第2m 行中的記憶體單元之偏壓線。
因此，配線數目小於實施例4的配線數目。例如，在具有N 列和2M 行的矩陣之半導體記憶體裝置中，配線數目為(N +3M +1)。在具有N 列和2M 行的矩陣之半導體記憶體裝置中的配線數目根據實施例1為(2N +6M )，根據實施例2為(1N +6M +1)，或根據實施例4為(1N +4M +1)。
圖13B圖解第n 列和第2m 行中的記憶體單元和記憶體單元四周的部位。此實施例中的半導體記憶體裝置之驅動方法基本上與實施例4之驅動方法相同。
[實施例7]
在此實施例中，說明配線數目小於實施例4所說明之半導體記憶體裝置的配線數目之半導體記憶體裝置。圖16A及16B為此實施例的半導體記憶體裝置之電路圖。在此實施例中，鄰接行中的寫入位元線取代設置在實施例4的各行中之偏壓線。如圖16A所示，第(m +1)行中的寫入位元線Rm +1取代第m 行中的記憶體單元之偏壓線。
因此，配線數目小於實施例4的配線數目。例如，在具有N 列和M 行的矩陣之半導體記憶體裝置中，配線數目為(N +M +2)。
圖16B圖解第n 列和第m 行中的記憶體單元和記憶體單元四周的部位。此實施例中的半導體記憶體裝置之寫入方法基本上與實施例4之寫入方法相同。
接著，參考圖17A及17B和圖18A至18E說明讀取方法。類似於實施例2或4，在讀取時，脈衝施加到寫入字元線(...、Qn -1、Qn 、Qn +1、...)。
另外，依據執行讀取之行，寫入位元線(...、Rm -1、Rm 、Rm +1、...)保持在電位V SH 或電位V SL (V SH >V SL )或者連接到電位決定電路。電位決定電路可包括用以供應電位之機構。電位決定電路係設置用於各行，當在第(m -1)行中的記憶體單元執行讀取時，電連接到第m 行中的寫入位元線Rm 。
電位決定電路包括至少可連接到寫入位元線的配線之端子、電位測量機構、電容器、和切換電位測量機構和端子之間的電容器之連接的切換機構。在讀取第(m -1)行中的資料時，藉由切換機構將寫入位元線Rm 連接到電容器或電位測量機構。
在圖17B中，圖解電位決定電位和用以供應寫入位元線Rm 電位V SL 或V SH 之機構。藉由開關SW1m ，可將寫入位元線Rm連接到電位決定電路和機構的其中之一。如圖17B所示，第m 行中的電位決定電路包括開關SW2m 、電位測量機構Vm 、電容器Cm 、和連接到用以供應電位V SL 之機構的端子。開關SW2m 連接電容器到寫入位元線Rm 側上之配線、端子、和電位測量機構Vm 的任一者。除了當執行讀取資料時之外，藉由連接電容器到端子，將電容器的電位被設定成V SL 較佳。
下面說明讀取第n 列和第(m -1)行中的資料之方法。以圖17A所示的等效電路來表示在讀取時圖16A所示之電路。如此，在讀取時，以圖17B所示之矩陣表示在記憶體單元四周之第n 列和第(m -1)行中的記憶體單元。當讀取第(m -1)行中的記憶體單元之資料時，第(m -1)行和第(m -1)行的左側上之行中的寫入位元線之電位被設定V SH ，而第(m +1)行和第(m +1)行的右側上之行中的寫入位元線之電位被設定V SL 。
在寫入位元線Rm 連接到電位決定電路之前，藉由開關SW1m 將寫入位元線Rm 的電位被設定成V SL 。然後藉由開關SW1m 將寫入位元線Rm 和電位決定電路彼此連接。此時，在電位決定電路中，寫入位元線Rm 和電容器Cm 彼此連接。電力儲存在電容器Cm 中，使得寫入位元線Rm 上之電容器Cm 的電位為V SL 。
在寫入位元線Rm -1的左側上之記憶體單元和寫入位元線Rm +1的右側上之記憶體單元的每一個中，讀取電晶體的源極和汲極在相同電位中及電流不流動；因此，記憶體單元可被視作不存在電路中。除了連接到寫入字元線Qn -1之記憶體單元之外的記憶體單元亦可被視作不存在電路中，因為其內的讀取電晶體被設定以便在關閉狀態中。
結果，如圖18A所示，可被視作充作電路的一部分之電路是第n 列和第(m -1)行中的記憶體單元以及第n 列和第m 行中的記憶體單元，而具有寫入位元線Rm 設置在其間，尤其是包括讀取電晶體Tr2(n ,m -1)和讀取電晶體Tr2(n ,m )在其中央部位之電路。根據第(n -1)列中的寫入字元線Qn -1之電位來開通/關閉這些電晶體。
考慮關閉狀態中的電晶體變成極高的電阻及破壞電路。此狀態可被視作具有極小電容之電容器。另一方面，甚至在開通狀態中，電晶體仍具有有限的電阻。因此，依據讀取電晶體Tr2(n ,m -1)和讀取電晶體Tr2(n ,m )之開通狀態和關閉狀態的組合(即、第n 列和第(m -1)行中的記憶體單元之資料以及第n 列和第m 行中的記憶體單元之資料的組合)，獲得圖18B至18E所示之等效電路。
例如，當讀取電晶體Tr2(n ,m -1)在關閉狀態中而讀取電晶體Tr2(n ,m )在開通狀態中時，實現圖18B所示之電路。同樣地，當讀取電晶體Tr2(n ,m -1)在開通狀態中而讀取電晶體Tr2(n ,m )在關閉狀態中時，實現圖18C所示之電路。當讀取電晶體Tr2(n ,m -1)和讀取電晶體Tr2(n ,m )二者都在開通狀態中時，實現圖18D所示之電路。當讀取電晶體Tr2(n ,m -1)和讀取電晶體Tr2(n ,m )二者都在關閉狀態中時，實現圖18E所示之電路。
電晶體的尺寸或形狀越均勻，電晶體的電阻彼此越接近。完全相同的電晶體具有相同電阻。因為記憶體單元中所使用的讀取電晶體被設計成具有相同體積、尺寸、材料、或形狀，所以可考慮讀取電晶體具有幾乎相同的電阻。
當電路變成穩定和電流停止流動時(即、當實現恆定狀態時；換言之，當對應於狀態之電荷儲存在電容器Cm 時)，寫入位元線Rm 側上之電容器Cm 的電位理想上在圖18B中為V SL 、在圖18C中為V SH 、在圖18D中為(V SL +V SH )/2、及在圖18E為V SL 。在圖18E中，因為偏壓線的狀態從初始狀態以來都未改變，所以寫入位元線Rm 側上之電容器Cm 的電位為V SL 。
此處，不管讀取電晶體Tr2(n ,m )的狀態為何，當讀取電晶體Tr2(n ,m -1 )在關閉狀態中時，寫入位元線Rm 側上之電容器Cm 的電位為V SL (如圖18B所示之狀態和圖18E所示之狀態)。另一選擇是，不管讀取電晶體Tr2(n ,m )的狀態為何，當讀取電晶體Tr2(n ,m -1 )在開通狀態中時，寫入位元線Rm 側上之電容器Cm 的電位具有除了V SL 以外的值(如圖18C所示之狀態和圖18D所示之狀態)。如此，藉由觀察寫入位元線Rm 側上之電容器Cm 的電位，可知道讀取電晶體Tr2(n ,m -1 )的狀態。
V SH 的值和V SL 的值可以分別是例如+3伏特和0伏特。可藉由以開關SW2m 連接電容器Cm 和電位測量機構Vm 來測量寫入位元線Rm 側上之電容器Cm 的電位。在大地電位為0伏特，藉由電位測量機構Vm 觀察到一些電荷儲存在電容器Cm 之例子中，可知道讀取電晶體Tr2(n ,m -1 )在開通狀態中。另一選擇是，在觀察到沒有電荷儲存在電容器之例子中，可知道讀取電晶體Tr2(n ,m -1 )在關閉狀態中。以此方式，可在各記憶體單元中執行讀取。
在上述例子中，第(m-1)行中和第(m-1)行中的左側上之行的寫入位元線之電位被設定成V SH ，而第(m+1)行中和第(m+1)行中的右側上之行的寫入位元線之電位被設定成V SL ；另一選擇是，第(m-1)行中和第(m-1)行中的左側上之行的寫入位元線之電位被設定成V SL ，而第(m+1)行中和第(m+1)行中的右側上之行的寫入位元線之電位被設定成V SH 。此外，在讀取時，電容器Cm 的電位可以是V SH ，雖然在上述例子中，電容器Cm 的電位是V SL 。當如上述改變各電位時，需注意的是，可執行讀取之單元是不同的。
此申請案係依據由日本專利局於2010、3、4所發表之日本專利申請案序號2010-047902，藉以此併入其全文做為參考。
101．．．單晶矽基板
102．．．元件分離區
103．．．閘極絕緣膜
104．．．空閘極
105a．．．雜質區
105b．．．雜質區
106a．．．源極
106b．．．汲極
106c．．．配線
106d．．．配線
107．．．中間層絕緣體
108．．．孔部
109．．．閘極電極
110．．．氧化物半導體區
111．．．閘極絕緣膜
112a．．．寫入字元線
112b．．．讀取字元線
113．．．展現n型導電性之區域
114．．．中間層絕緣體
115．．．連接電極
116．．．配線
201．．．單晶矽基板
202．．．元件分離區
203．．．閘極絕緣膜
204．．．空閘極
205a．．．雜質區
205b．．．雜質區
206a．．．矽化物區
206b．．．矽化物區
207．．．中間層絕緣體
208．．．孔部
209．．．接觸孔
210．．．連接電極
211．．．閘極電極
212．．．氧化物半導體區
213．．．閘極絕緣膜
214a．．．寫入字元線
214b．．．寫入字元線
215．．．中間層絕緣體
在附圖中：
圖1A及1B為根據本發明的實施例之半導體記憶體裝置圖；
圖2A及2B為根據本發明的實施例之半導體記憶體裝置之驅動方法(寫入)圖；
圖3A及3B為根據本發明的實施例之半導體記憶體裝置之驅動方法(讀取)圖；
圖4A及4B為本發明的實施例中之讀取複數個階段中的資料之原理圖；
圖5A及5B為根據本發明的實施例之半導體記憶體裝置圖；
圖6A及6B為根據本發明的實施例之半導體記憶體裝置之驅動方法(讀取)圖；
圖7A至7C各為根據本發明的實施例之半導體記憶體裝置之配線的佈局等等圖；
圖8A至8D為根據本發明的實施例之半導體記憶體裝置之製造步驟圖；
圖9A至9C根據本發明的實施例之半導體記憶體裝置之製造步驟圖；
圖10A及10B為根據本發明的實施例之半導體記憶體裝置的電路圖；
圖11A至11D為根據本發明的實施例之半導體記憶體裝置之製造步驟圖；
圖12A及12B為根據本發明的實施例之半導體記憶體裝置之製造步驟圖；
圖13A及13B為根據本發明的實施例之半導體記憶體裝置的電路圖；
圖14為由於在本發明的實施例之記憶體單元中和在習知FGNVM的記憶體單元中之重寫所導致的劣化(臨界值變化)圖；
圖15為由於在本發明的實施例之記憶體單元中和在習知FGNVM的記憶體單元中之重寫所導致的電導劣化圖；
圖16A及16B為根據本發明的實施例之半導體記憶體裝置的電路圖；
圖17A及17B為根據本發明的實施例之半導體記憶體裝置之驅動方法(讀取)圖；及
圖18A至18E為根據本發明的實施例之半導體記憶體裝置之驅動方法(讀取)圖。
Qn．．．寫入字元線
Qn-1．．．寫入字元線
Om．．．讀取位元線
Rm．．．寫入位元線
Sm．．．偏壓線
Tr1(n,m)．．．寫入電晶體
Tr2(n,m)．．．讀取電晶體
C(n,m)．．．電容器

Claims (10)

  1. 一種半導體記憶體裝置，包含：第一記憶體單元，其包括第一電晶體、第二電晶體、和電容器；第二記憶體單元，其包括第三電晶體；第一線；第二線；第三線；第四線；以及第五線，其中，該第一電晶體的閘極電連接到該第一線，其中，該第一電晶體之源極和汲極的其中之一電連接到該第二電晶體的閘極和該電容器的第一電極，其中，該電容器的第二電極和該第三電晶體的閘極電連接到該第二線；其中，該第一電晶體之該源極和該汲極的其中另一個電連接到該第三線，其中，該第二電晶體之源極和汲極的其中之一電連接到該第四線，並且其中，該第二電晶體之該源極和該汲極的其中另一個電連接到該第五線。
  2. 根據申請專利範圍第1項之半導體記憶體裝置，其中，該第一線和該第二線彼此平行，並且其中，該第三線、該第四線、和該第五線彼此平行。
  3. 一種半導體記憶體裝置，包含：第一記憶體單元，其包括第一電晶體、第二電晶體、和電容器；第二記憶體單元，其包括第三電晶體；第一線；第二線；第三線；以及第四線，其中，該第一電晶體的閘極電連接到該第一線，其中，該第一電晶體之源極和汲極的其中之一電連接到該第二電晶體的閘極和該電容器的第一電極，其中，該電容器的第二電極和該第三電晶體的閘極電連接到該第二線；其中，該第一電晶體之該源極和該汲極的其中另一個電連接到該第三線，其中，該第二電晶體之源極和汲極的其中之一電連接到該第四線，並且其中，該第二電晶體之該源極和該汲極的其中另一個電連接到該第三線。
  4. 一種半導體記憶體裝置，包含：第一記憶體單元，其包括第一電晶體、第二電晶體、和第一電容器；第二記憶體單元，其包括第三電晶體；第三記憶體單元，其包括第四電晶體、第五電晶體、 和第二電容器；第一線；第二線；第三線；以及第四線，其中，該第一電晶體的閘極和該第四電晶體的閘極電連接到該第一線，其中，該第一電晶體之源極和汲極的其中之一電連接到該第二電晶體的閘極和該第一電容器的第一電極，其中，該第四電晶體之源極和汲極的其中之一電連接到該第五電晶體的閘極和該第二電容器的第一電極，其中，該第一電容器的第二電極、該第二電容器的第二電極、和該第三電晶體的閘極電連接到該第二線，其中，該第一電晶體之該源極和該汲極的其中另一個電連接到該第三線，其中，該第二電晶體之源極和汲極的其中之一和該第五電晶體之源極和汲極的其中之一電連接到該第四線，並且其中，該第二電晶體之該源極和該汲極的其中另一個電連接到該第三線。
  5. 根據申請專利範圍第3或4項之半導體記憶體裝置，其中，該第一線和該第二線彼此平行，並且其中，該第三線和該第四線彼此平行。
  6. 根據申請專利範圍第1、3和4項之任一項的半導體記憶體裝置，其中，該第一線和該第三線彼此垂直。
  7. 根據申請專利範圍第1、3和4項之任一項的半導體記憶體裝置，其中，該第三電晶體之源極和汲極的其中之一電連接到該第三線。
  8. 根據申請專利範圍第1、3和4項之任一項的半導體記憶體裝置，其中，該第一電晶體、該第二電晶體、和該第三電晶體的至少其中之一包括氧化物半導體。
  9. 根據申請專利範圍第1、3和4項之任一項的半導體記憶體裝置，其中，當該第三線被供應有第一電位時，該第四線被供應有實質上與該第一電位相同電位之第二電位。
  10. 一種半導體裝置，其包括根據申請專利範圍第1、3和4項之任一項的半導體記憶體裝置。
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