JP6276348B2 - 記憶装置及び記憶装置の作製方法 - Google Patents
記憶装置及び記憶装置の作製方法 Download PDFInfo
- Publication number
- JP6276348B2 JP6276348B2 JP2016166495A JP2016166495A JP6276348B2 JP 6276348 B2 JP6276348 B2 JP 6276348B2 JP 2016166495 A JP2016166495 A JP 2016166495A JP 2016166495 A JP2016166495 A JP 2016166495A JP 6276348 B2 JP6276348 B2 JP 6276348B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide semiconductor
- insulating layer
- transistor
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Description
ccess Memory)、SRAM(Static Random Access
Memory)、不揮発性メモリに分類されるマスクROM(Read Only Me
mory)、EPROM(Electrically Programmable Re
ad Only Memory)、EEPROM(Electrically Eras
able and Programmable Read Only Memory)、
フラッシュメモリ、強誘電体メモリなどがある。上記の記憶装置の中でも、フラッシュメ
モリは、データの書込みと消去を繰り返し行うことができ、電源の供給がなくてもデータ
の保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に強い
ため、主にUSBメモリ、メモリーカードなどの携帯型の記憶媒体に用いられ、市場に広
く出回っている。
、複数のメモリセルがマトリクス状に接続された構造を有するNOR型とがあるが、いず
れのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する
。そして、この記憶素子として機能するトランジスタは、フローティングゲートとよばれ
る電荷を蓄積するための層を、制御ゲートと、半導体基板で形成されるチャネル領域との
間に有しており、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うこ
とができる(特許文献1参照)。
物領域)を共有することで直列接続されたNANDセルユニットを複数有する。各NAN
Dセルユニットの一端は、第1の選択トランジスタを介して共通ソース線に接続する。ま
た、各NANDセルユニットの他端は、第2の選択トランジスタを介してビット線に接続
する。また、記憶装置において、各NANDセルユニットに接続する第1の選択トランジ
スタの選択ゲートがそれぞれ接続されている。また、各NANDセルユニットに接続する
第2の選択トランジスタの選択ゲートがそれぞれ接続されている。また、同じ行のメモリ
セルの制御ゲートはそれぞれ接続されている。
、”0”を書込む。”0”を書込む際は、第1の選択トランジスタ及び第2の選択トラン
ジスタの一方をオフ状態とし、他方をオン状態とする。一方、”1”を保持する際は、第
1の選択トランジスタ及び第2の選択トランジスタの両方をオフ状態とする。
スタにはわずかなリーク電流が生じてしまい、誤書込みの原因となる。または、第2の選
択トランジスタのオフ状態を保つために、第2の選択トランジスタを制御するための制御
回路を別途設ける必要があり、記憶装置の大型化の原因となっている。
課題とする。
NDセルユニットの一方の端子に接続する第1の選択トランジスタと、NANDセルユニ
ットの他方の端子に接続する第2の選択トランジスタと、第1の選択トランジスタと接続
するソース線と、該ソース線と交差し、且つ第2の選択トランジスタと接続するビット線
とを有し、第1の選択トランジスタ及び第2の選択トランジスタは、チャネル領域が酸化
物半導体層で形成されたトランジスタであることを特徴とする。
、NANDセルユニットの第1の端子とソース線との間で接続された第1の選択トランジ
スタと、NANDセルユニットの第2の端子とビット線との間で接続された第2の選択ト
ランジスタとを有し、第1の選択トランジスタ及び第2の選択トランジスタは、チャネル
領域が酸化物半導体層で形成されたトランジスタであることを特徴とする。
たメモリセルの第1の端子に接続する第1の選択トランジスタと、第1の端子がビット線
に接続し、第2の端子が、直列に接続したメモリセルの第2の端子に接続する第2の選択
トランジスタとを有し、第1の選択トランジスタ及び第2の選択トランジスタは、チャネ
ル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする。
セルユニットと重畳している。
。
ことで、記憶装置の誤書込みを防止することができる。
説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。し
たがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものでは
ない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異な
る図面間でも共通して用いる。
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。
別するために便宜上付したものであり、その数を限定するものではない。
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
ものであり、ゲート電極に電圧が印加された時にソース電極及びドレイン電極の間に電位
差に応じて電流を流すため、ソース電極及びドレイン電極は動作によって入れ替わること
があり場所による特定が困難なケースがある。そこで、トランジスタの構造を説明する場
合に、一対の電極と呼称する。または、一対の電極の一方、他方と呼称する。または、ソ
ース電極、ドレイン電極と呼称する。なお、こうした呼称の仕方による意味の差は特にな
い。
、素子、電極等を有して電気的に接続する構造も含む。
本実施の形態では、メモリセルのチャネル領域の電位を制御する選択トランジスタを、酸
化物半導体層を有するトランジスタで形成したNAND型の記憶装置について、図1乃至
図3を用いて説明する。
択トランジスタS1を介して、NANDセルユニットN1がソース線SLに接続し、第2
の選択トランジスタS2を介してNANDセルユニットN1がビット線BLに接続する。
NANDセルユニットN1は、複数のメモリセル(M0〜M31)が直列に接続されてい
る。即ち、第1の選択トランジスタS1のソース及びドレインの一方はソース線SLと接
続する。NANDセルユニットN1の一方の端子は、第1の選択トランジスタS1のソー
ス及びドレインの他方と接続する。NANDセルユニットN1の他方の端子は、第2の選
択トランジスタS2のソース及びドレインの一方と接続する。第2の選択トランジスタS
2のソース及びドレインの他方はビット線BLと接続する。また、複数のNANDセルユ
ニット、第1の選択トランジスタS1、及び第2の選択トランジスタS2が複数集まって
ブロックBLK1を構成している。
ランジスタと選択ゲート線SG1が共通接続される。第2の選択トランジスタS2は、ブ
ロックBLK1の同一行に位置する他の第2の選択トランジスタと選択ゲート線SG2が
共通接続される。NANDセルユニットN1におけるメモリセルは、ブロックBLK1の
同一行に位置する他のメモリセルとワード線が共通接続される。図3においては、ブロッ
クBLK1のワード線は32本である(ワード線WL0〜WL31)。
ジスタS2の上面構造及び断面構造について、図1及び図2を用いて説明する。
す。なお、図3に示す第1の選択トランジスタS1及び第2の選択トランジスタS2はそ
れぞれ、図2に示す選択トランジスタ141及び選択トランジスタ143に相当する。
不純物領域105)を共有することで、直列接続している。また、複数のメモリセル11
5上には、絶縁層117が設けられる。また、絶縁層117上には、選択トランジスタ1
41及び選択トランジスタ143が設けられる。
る。また、選択トランジスタ141の一対の電極の他方の電極127は、絶縁層117に
形成された開口部126を介してメモリセル115の一方の端部である不純物領域105
と接続する。
開口部130を介してメモリセル115の他方の端部である不純物領域105と接続する
。また、選択トランジスタ143の一対の電極の他方の電極133は、選択トランジスタ
141及び選択トランジスタ143上に形成された絶縁層139及び絶縁層145の開口
部146を介して、導電層147と接続する。なお、導電層147は、ビット線BLとし
て機能する。本実施の形態においては、選択トランジスタ141及び選択トランジスタ1
43を、酸化物半導体層をチャネル領域に用いたトランジスタで形成することを特徴とす
る。
トランジスタは、オフ電流が極めて低い。このため、選択トランジスタ141及び選択ト
ランジスタ143を、酸化物半導体層を用いたトランジスタで形成することで、リーク電
流を低減できる。このため、記憶装置の誤書込みを防止することができる。また、選択ト
ランジスタは絶縁層を介してNANDセルユニットと重畳しているため、記憶装置の高集
積化が可能である。
で積層する第1の絶縁層107、フローティングゲート電極109、第2の絶縁層111
、及び制御ゲート電極113で構成される。半導体基板101に形成されるチャネル領域
は、半導体基板101に形成される不純物領域105の間に位置し、且つフローティング
ゲート電極109及び制御ゲート電極113と重畳する領域である。
(シリコンウェハー)、化合物半導体基板(SiC基板、サファイア基板、GaN基板等
)を用いることができる。また、SOI(Slicon On Insulator)基
板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面
から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られ
た所謂SIMOX(Separation by IMplanted OXygen)
基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導
体基板を劈開するスマートカット法や、ELTRAN法(Epitaxial Laye
r Transfer:キャノン社の登録商標)等を用いて形成したSOI基板を用いて
もよい。
る領域である。不純物領域105は、半導体基板101がp型である場合には、n型不純
物であるリン若しくはヒ素を添加することで形成される。また、半導体基板101がn型
である場合には、p型不純物であるボロンを添加することで形成される。なお、不純物領
域105におけるn型不純物またはp型不純物の濃度は、1×1019/cm3以上1×
1021/cm3以下である。本実施の形態では、半導体基板101としてp型の半導体
基板を用い、一対の不純物領域105として、n型の不純物領域を形成する。
第2の絶縁層111は、不揮発性メモリ素子においてコントロール絶縁層として機能しう
る。第1の絶縁層107は、酸化シリコン若しくは酸化シリコンと窒化シリコンとの積層
構造で形成することが好ましい。この第1の絶縁層107は1nm以上10nm以下、好
ましくは1nm以上5nm以下の厚さに形成することが好ましい。
ムなどの一層若しくは複数層を用いる。第2の絶縁層111の厚さは1nm以上20nm
以下、好ましくは5nm以上10nm以下で形成する。
で形成することができる。導電層は、タングステン、タンタル、チタン、モリブデン、ク
ロム、ニッケルから選ばれた元素でなる層、または上記元素の窒化物でなる層(代表的に
は、窒化タングステン層、窒化タンタル層、窒化チタン層)、または上記元素を組み合わ
せた合金層(代表的にはMo−W合金層、Mo−Ta合金層)、または上記元素のシリサ
イド層(代表的にはタングステンシリサイド層、チタンシリサイド層、ニッケルシリサイ
ド層)を用いることができる。また、多結晶シリコン層には、リンやボロンなどの不純物
を添加してもよい。シリコン量子構造体とは、結晶粒径が数nmの結晶性シリコンである
。シリコン量子構造体は、シリコンドットともよばれる。
で形成された電荷蓄積層を用いてもよい。
ブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材
料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いるこ
とができる。また、金属窒化物層と上記の金属層の積層構造で制御ゲート電極113を形
成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを
用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させるこ
とができ、剥離を防止することができる。
び制御ゲート電極113の側壁には、絶縁層で形成されるスペーサを有してもよい。当該
スペーサにより、フローティングゲート電極109及び制御ゲート電極113の端部にお
いてリーク電流を防ぐ効果がある。また、このスペーサを利用して、スペーサの下方に低
濃度不純物領域を形成することができる。低濃度不純物領域は低濃度ドレイン(LDD)
として機能する。低濃度不純物領域は必須の構成とはならないが、この領域を設けること
により、ドレイン端の電界を緩和して、メモリセルの劣化を抑制することができる。
pウェル領域を形成し、当該領域においてp型トランジスタを作製してもよい。また、半
導体基板101がp型である場合には、n型不純物が注入されたnウェル領域を形成し、
当該領域において、n型トランジスタを作製してもよい。pウェル領域またはnウェル領
域におけるn型不純物またはp型不純物の濃度は、5×1015/cm3以上1×101
6/cm3以下である。
5と、選択トランジスタ141及び選択トランジスタ143とを絶縁するための層間絶縁
層として機能する。絶縁層117は、酸化シリコン層、窒化シリコン層、酸化窒化シリコ
ン層、窒化酸化シリコン層等を用いることができる。または、エポキシ樹脂、ポリイミド
、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料、若
しくはシロキサン樹脂等のシロキサン材料からなる層を用いることができる。また、絶縁
層117をSiOF、SiOC、DLC、ポーラスシリカ等の比誘電率がおよそ4以下の
低比誘電率材料を用いて形成することが好ましい。なお、比誘電率4以下の低比誘電率材
料はlow−k材料ともいわれる。このようにlow−k材料を用いて絶縁層を形成する
ことで、配線間容量を下げることができ、消費電力の低減が可能である。
17及びゲート電極121を覆うゲート絶縁層125と、ゲート絶縁層125上に設けら
れる一対の電極127、129と、ゲート絶縁層125及び一対の電極127、129と
に接する酸化物半導体層135と、で構成される。また、選択トランジスタ141の一対
の電極の一方の電極129がソース線SLとして機能する。また、一対の電極の他方の電
極127は、絶縁層117及びゲート絶縁層125に形成された開口部126を介してメ
モリセル115の不純物領域105に接続する。
17及びゲート電極123を覆うゲート絶縁層125と、ゲート絶縁層125上に設けら
れる一対の電極131、133と、ゲート絶縁層125及び一対の電極131、133と
に接する酸化物半導体層137と、で構成される。また、一対の電極の一方の電極131
は、絶縁層117及びゲート絶縁層125に形成された開口部130を介してメモリセル
115の不純物領域105に接続する。また、選択トランジスタ143の一対の電極の他
方の電極133は、選択トランジスタ141及び選択トランジスタ143上に形成された
絶縁層139及び絶縁層145の開口部146を介して、ビット線BLとして機能する導
電層147と接続する。
ン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上
述した金属元素を組み合わせた合金などを用いることができる。また、マンガン、ジルコ
ニウムのいずれか一または両方から選択された金属元素を用いてもよい。また、ゲート電
極121、123は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、
窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層
する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そ
のチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造な
どがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロ
ム、ネオジム、スカンジウムから選ばれた元素の層、複数組み合わせた合金層、または窒
化物層を用いてもよい。
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることもできる。
また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
接する層として、窒素を含むIn−Ga−Zn系酸化物層、窒素を含むIn−Sn系酸化
物、窒素を含むIn−Ga系酸化物層、窒素を含むIn−Zn系酸化物層、窒素を含むS
n系酸化物層、窒素を含むIn系酸化物層、金属窒化層(InN、ZnNなど)等を設け
ることが好ましい。これらの層は5eV、好ましくは5.5eV以上の仕事関数を有し、
トランジスタの電気特性のしきい値電圧を正にすることができ、所謂ノーマリーオフのス
イッチング素子を実現できる。例えば、窒素を含むIn−Ga−Zn系酸化物を用いる場
合、少なくとも酸化物半導体層より高い窒素濃度、具体的には7原子%以上のIn−Ga
−Zn系酸化物を用いる。
。加熱により酸素の一部が放出する酸化物絶縁層としては、化学量論比を満たす酸素より
も多くの酸素を含む酸化物絶縁層を用いることが好ましい。加熱により酸素の一部が放出
する酸化物絶縁層は、加熱により酸化物半導体層137に酸素を拡散させることができる
。ゲート絶縁層125に用いることが可能な酸化物絶縁層は、代表的には、酸化シリコン
層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニ
ウム層、酸化ガリウム層、酸化ハフニウム層、酸化イットリウム層等を用いることができ
る。
チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とす
る合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、
マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択さ
れた金属元素を用いてもよい。また、一対の電極127、129、131、133は、単
層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層
の単層構造、チタン層上にアルミニウム層を積層する二層構造、窒化チタン層上にチタン
層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タン
タル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニ
ウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素の層、複数組み合わせた合金層、または窒化層を用いてもよい。半
導体基板101に接する領域に、チタン層、窒化チタン層、窒化タンタル層等のバリア層
を設けることで、アルミニウムやアルミニウムシリコンのヒロックの発生を防止すること
ができる。また、還元性の高い元素であるチタン層をバリア層として形成すると、半導体
基板が大気に触れることにより酸化し形成される絶縁層が半導体基板上に形成されていた
としても、この絶縁層を還元し、半導体基板と良好なコンタクトをとることができる。
化物や、三元系金属酸化物であるIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物
、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、
Sn−Al−Zn系酸化物や、二元系金属酸化物であるIn−Zn系酸化物、Sn−Zn
系酸化物、Al−Zn系酸化物、In−Ga系酸化物などを用いることができる。また、
上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In−Ga−Zn系酸化
物とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物層である
。なお、酸化物半導体層135、137として、上記金属酸化物に1×1017/cm3
以上5×1019/cm3未満の窒素が含まれていてもよい。
ギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオ
フ電流を低減することができる。
しくは1×1012/cm3未満、より好ましくは1×1011/cm3以下である。ま
た、酸化物半導体層135、137においてドナーとして寄与する水素や酸素欠陥は少な
いことが好ましく、水素濃度が1×1016/cm3以下が好ましい。
び信頼性を高めることができる。
び結晶の混合状態を用いることができる。
方向から観察して、三角形、または、六角形、または正三角形、正六角形の原子配列を有
し、且つ、c軸に垂直な方向から観察して、金属原子が層状、または、金属原子と酸素原
子が層状に配列した相を含む材料、すなわちCAAC酸化物半導体(c−axis al
igned crystaline oxide semiconductor)を用い
てもよい。
もない。また、CAAC酸化物半導体は結晶化した部分(結晶部分)を含むが、1つの結
晶部分と他の結晶部分の境界を明確に判別できないこともある。
た、CAAC酸化物半導体を構成する個々の結晶部分のc軸は一定の方向(例えば、CA
AC酸化物半導体層を支持する基板面やCAAC酸化物半導体層の表面や層面、界面等に
垂直な方向)に揃っていてもよい。あるいは、CAAC酸化物半導体を構成する個々の結
晶部分のab面の法線は一定の方向(例えば、基板面、表面、層面、界面等に垂直な方向
)を向いていてもよい。
縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明
であったりする。
、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認めら
れ、且つ、その層断面を観察すると金属原子、または、金属原子と酸素原子(あるいは窒
素原子)の層状配列が認められる材料を挙げることもできる。
前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有する。
用いて形成することで、1×10−19A/μm以下、さらには1×10−20A/μm
以下とオフ電流を低減することができる。このため、選択トランジスタ141及び選択ト
ランジスタ143を、酸化物半導体層をチャネル領域に用いたトランジスタで形成するこ
とで、リーク電流を低減できる。このため、記憶装置の誤書込みを防止することができる
。
として、絶縁層117上に形成されるゲート電極と、ゲート電極上に形成されるゲート絶
縁層と、ゲート絶縁層を介してゲート電極と重畳する酸化物半導体層と、酸化物半導体層
及びゲート絶縁層上に形成される一対の電極とを有するボトムゲート構造を用いることが
できる。
造として、絶縁層117上に形成される酸化物半導体層と、酸化物半導体層上に形成され
る一対の電極と、酸化物半導体層及び一対の電極上に形成されるゲート絶縁層と、ゲート
絶縁層を介して酸化物半導体層と重畳するゲート電極とを有するトップゲート構造を用い
ることができる。
造として、絶縁層117上に形成される一対の電極と、一対の電極上に形成される酸化物
半導体層と、酸化物半導体層及び一対の電極上に形成されるゲート絶縁層と、ゲート絶縁
層を介して酸化物半導体層と重畳するゲート電極とを有するトップゲート構造を用いるこ
とができる。
ついて、図4乃至図6を用いて説明する。
1の各メモリセルのしきい値が負電圧の状態にしてから実行される。なお、しきい値電圧
が負電圧の場合は”1”の状態、しきい値電圧が正の場合は”0”の状態である。このた
め、消去状態は、全てのメモリセルに”1”が書き込まれた状態ともいえる。また、書込
みは、ソース線SL側のメモリセルM0から順に行う。メモリセルM0への書込みを例と
して以下に説明する。
)を印加して第2の選択トランジスタS2をオンにすると共にビット線BLを0V(接地
電圧)にする。選択ゲート線SG1は0Vとして、第1の選択トランジスタS1はオフと
する。次に、メモリセルM0のワード線WL0を高電圧Vpgm(20V程度)とし、こ
れ以外のワード線を電源電圧Vccより少し高い中間電圧Vpass(10V程度)にす
る。ビット線BLの電圧は0Vなので、選択されたメモリセルM0のチャネル領域の電位
は0Vとなる。ワード線WL0とチャネル領域との間の電位差が大きいため、メモリセル
M0のフローティングゲート電極にはファウラー−ノルドハイム(Fowler−Nor
dheim)型(F−N型)トンネル電流(以下、F−Nトンネル電流と示す。)により
、メモリセルM0のフローティングゲート電極に電子が注入される。これにより、メモリ
セルM0のしきい値電圧が正の状態(メモリセルM0に”0”が書込まれた状態)となる
。
を例えばVcc(電源電圧)にすると、第2の選択トランジスタS2のソースの電位が上
昇し、Vcc−Vth(Vthは第2の選択トランジスタS2のしきい値電圧とする。)
に達すると、第2の選択トランジスタS2がオフとなる。その際、NANDセルユニット
のメモリセルのチャネルの電位もVcc−Vthまで充電される。従って、メモリセルM
0のチャネル領域はフローティング状態となる。次に、ワード線WL0に高電圧Vpgm
(20V)、それ以外のワード線に中間電圧Vpass(10V)を印加すると、各ワー
ド線とチャネル領域との容量カップリングにより、チャネル領域の電圧がVcc−Vth
から上昇し、例えばメモリセルM0のチャネル領域の電圧は8V程度となる。メモリセル
M0のチャネル領域の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、
ワード線WL0とチャネル領域の間の電位差が小さい。したがって、メモリセルM0のフ
ローティングゲート電極には、F−Nトンネル電流による電子注入が起こらず、電子はチ
ャネル領域に残存する。よって、メモリセルM0のしきい値電圧は、負の状態(”1”の
状態)に保たれる。
線に負の高電圧(−Vers)を印加する。また、ビット線BL、選択ゲート線SG1、
及び選択ゲート線SG2に開放電圧(Open)を印加し、ソース線SLに0Vを印加し
、ビット線BL及びソース線SLをフローティング状態とする。これにより、ブロックの
全てのメモリセルにおいてフローティングゲート電極中の電子がトンネル電流により半導
体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする
。
また、半導体基板101に正の高電圧(+Vers)を印加する。また、ビット線BL、
選択ゲート線SG1、及び選択ゲート線SG2に開放電圧(Open)を印加し、ソース
線SLに0Vを印加し、ビット線BL、ソース線SLをフローティング状態とする。これ
により、ブロックの全てのメモリセルにおいてフローティングゲート電極中の電子がトン
ネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧
が負方向にシフトする。
圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1〜31及び選択ゲート
線SG1、SG2を電源電圧Vccより少し高い読出し用中間電圧Vreadとする。ま
た、ソース線SLに0Vを印加し、ビット線BLに電源電圧Vccを印加する。これによ
り、読出しの選択がされたメモリセルM0に電流が流れるか否かを検出する。つまり、メ
モリセルM0に記憶されたデータが”0”の場合、メモリセルM0はオフなので、ビット
線BLは放電しない。一方、メモリセルM0に記憶されたデータが”1”の場合、メモリ
セルM0はオンするので、ビット線BLが放電する。
タS2を、酸化物半導体層をチャネル領域に有するトランジスタで形成する。酸化物半導
体層をチャネル領域に有するトランジスタは、オフ電流が極めて低いため、”1”の状態
の場合、第1の選択トランジスタS1及び第2の選択トランジスタS2においてリーク電
流が生じず、NANDセルユニットN1を確実にフローティングとすることができる。こ
の結果、各ワード線とチャネル領域との容量カップリングにより、記憶されたデータが”
1”のメモリセルにおいてチャネル領域の電圧がVcc−Vthから上昇し、ワード線W
Lとチャネル領域との電位差を小さくすることができる。この結果、別途制御回路を設け
ずとも”1”の保持を確実に行うことが可能であり、誤書込みを抑制することができる。
また、記憶装置の小型化が可能である。
ブロック図である。記憶装置300は、メモリセルアレイ301、コラムデコーダ302
、ローデコーダ303、インターフェース回路304を有する。メモリセルアレイ301
は、マトリクス状に配置された複数のメモリセルを有する。
及びローデコーダ303を駆動するための信号を生成すると共に、読出したメモリセルの
データを外部に出力する。
信号を受け取り、書込みまたは読出しを行うためのビット線に送る信号を生成する。ロー
デコーダ303は、インターフェース回路304からメモリセルを駆動するための信号を
受け取り、書込みもしくは読出しを行うためのワード線に送る信号を生成する。コラムデ
コーダ302からビット線へ出力する信号及びローデコーダ303からワード線へ出力す
る信号により、メモリセルアレイ301の中においてアクセスを行うメモリセルが一意に
定まる。
スタで形成する。当該トランジスタはオフ電流の極めて低いため、リーク電流を低減でき
る。このため、記憶装置の誤書込みを防止することができる。また、選択トランジスタは
絶縁層を介してNANDセルユニットと重畳しているため、記憶装置の高集積化が可能で
ある。
本実施の形態では、本実施の形態1に示す記憶装置の作製方法について、図8乃至図10
を用いて説明する。
形成する。第1の絶縁層、第1の導電層、第2の絶縁層、及び第2の導電層はそれぞれ、
実施の形態1に示す第1の絶縁層107、フローティングゲート電極109、第2の絶縁
層111、及び制御ゲート電極113に示す材料及び構造を適宜用いることができる。
プラズマ処理による固相酸化若しくは固相窒化で形成するとよい。半導体基板101を、
プラズマ処理により酸化または窒化することにより形成した絶縁層は、緻密で絶縁耐圧が
高く信頼性に優れているためである。第1の絶縁層は、後に形成されるフローティングゲ
ート電極109に電荷を注入するためのトンネル絶縁層として用いるので、このように丈
夫であると厚さを薄くしても、絶縁性を保つことが可能であるため好ましい。
2.45GHz)で励起され、電子密度が1×1011/cm3以上1×1013/cm
3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ま
しい。
えば、酸素若しくは一酸化二窒素と希ガス(He、Ne、Ar、Kr、Xeの少なくとも
一つを含む)との雰囲気下、または酸素若しくは一酸化二窒素と水素と希ガスとの雰囲気
下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒
素と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)との雰囲気下、窒
素と水素と希ガスとの雰囲気下、またはアンモニアと希ガスとの雰囲気下)でプラズマ処
理を行う。希ガスとしては、例えばArを用いることができる。また、ArとKrとを混
合したガスを用いてもよい。
工程により第1の絶縁層、第1の導電層、第2の絶縁層、及び第2の導電層をエッチング
して、図8(A)に示すように、第1の絶縁層107、フローティングゲート電極109
、第2の絶縁層111、及び制御ゲート電極113を形成する。
び制御ゲート電極113をマスクとして、半導体基板101に不純物を添加した後、不純
物の活性化のための加熱処理を行って、図8(B)に示すように、不純物領域105を形
成する。不純物は、イオンドーピング法、イオン注入法等を適宜用いる。半導体基板10
1がp型である場合には、不純物としてリン若しくはヒ素を添加する。また、半導体基板
101がn型である場合には、不純物としてボロンを添加する。
を形成することができる。
7を形成する。絶縁層117は、スパッタリング法、CVD法、塗布法、印刷法等を適宜
用いて半導体基板101及びメモリセル115上に絶縁層を形成した後、CMP(Che
mical Mechanical Polishing)法により当該絶縁層を平坦化
して形成する。平坦化された絶縁層117を用いることで、後に形成する選択トランジス
タ141及び選択トランジスタ143における電気特性のばらつきを低減することができ
る。また、歩留まり高く選択トランジスタ141及び選択トランジスタ143を形成する
ことができる。
上にマスクを形成し、当該マスクを用いて導電層をエッチングして、絶縁層117上にゲ
ート電極121、123を形成する。ゲート電極121、123となる導電層は、スパッ
タリング法、CVD法、蒸着法等で形成する。
図9(A)参照)。ゲート絶縁層125は、スパッタリング法、CVD法、蒸着法等で形
成する。
該マスクを用いて、絶縁層117及びゲート絶縁層125をエッチングして、開口部12
6、130を形成する。
リソグラフィ工程により当該導電層上にマスクを形成し、当該マスクを用いて導電層をエ
ッチングして、絶縁層117及びゲート絶縁層125上に一対の電極127、129、1
31、133を形成する。一対の電極127、129、131、133となる導電層は、
スパッタリング法、CVD法、蒸着法等で形成する(図9(B)参照)。
導体層を形成する。酸化物半導体層は、スパッタリング法、塗布法、印刷法、パルスレー
ザー蒸着法等により形成することができる。
ながら、上記酸化物半導体層を形成することによって、膜中への水分(水素を含む)など
の混入を防ぐことができる。また、c軸配向結晶材料で形成される酸化物半導体層を形成
することができる。
電極127、129、131、133の間に含まれる全ての層から水素を脱離させること
が好ましい。なお、当該加熱処理において、ゲート絶縁層125から酸素が脱離しない程
度の温度で加熱処理を行うことが好ましい。
℃以上500℃以下である。また、加熱処理の加熱時間は1分以上24時間以下とする。
なお、加熱の温度を徐々に上昇させた後、一定温度としてもよい。当該加熱により、酸化
物半導体層に含まれる水素濃度を低減することができる。また、当該加熱処理により、ゲ
ート絶縁層125に含まれる酸素が酸化物半導体層へ拡散し、酸化物半導体層の酸素欠陥
を低減することができる。
乾燥空気雰囲気、または、希ガス(代表的にはアルゴン)及び酸素の混合雰囲気、若しく
は希ガス及び窒素の混合雰囲気とすることが好適である。具体的には、水素などの不純物
が、数ppm程度、または数ppb程度にまで除去された高純度ガス雰囲気とすることが
好適である。
たは熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、加熱処理装
置として、電気炉や、GRTA(Gas Rapid Thermal Anneal)
装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRT
A(Rapid Thermal Anneal)装置を用いることができる。LRTA
装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアー
クランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)
の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加
熱処理を行う装置である。
スクを用いて、酸化物半導体層をエッチングして、酸化物半導体層135、137を形成
する。
導体層135、137上に絶縁層139を形成してもよい(図9(C)参照。)。絶縁層
139は、スパッタリング法、CVD法、蒸着法等で形成する。
素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点
−60℃以下)など)で加熱処理(温度範囲150℃以上650℃以下、好ましくは20
0℃以上500℃以下)を行ってもよい。
ができる。
できる。
クを用いて、絶縁層145をエッチングして、開口部146を形成する。次に、絶縁層1
45及び開口部146に導電層を形成した後、フォトリソグラフィ工程により当該導電層
上にマスクを形成し、当該マスクを用いて導電層をエッチングして、絶縁層145上に導
電層147を形成する。導電層147となる導電層は、スパッタリング法、CVD法、蒸
着法等で形成する(図10参照)。
41及び選択トランジスタ143を作製することができる。即ち、誤書込みを防止するこ
とができる記憶装置を作製することができる。また、選択トランジスタは絶縁層を介して
NANDセルユニットと重畳しているため、高集積化された記憶装置を作製することがで
きる。
本実施の形態では、実施の形態1及び実施の形態2とは異なる構造を有する、酸化物半導
体層を用いたトランジスタについて説明する。
機能する酸化物半導体層903と、酸化物半導体層903上に形成された一対の電極90
4、905と、酸化物半導体層903、一対の電極904、905上のゲート絶縁層90
6と、ゲート絶縁層906上において酸化物半導体層903と重なる位置に設けられたゲ
ート電極907とを有する。
上に形成されているトップゲート型であり、なおかつ、一対の電極904、905が酸化
物半導体層903の上に形成されているトップコンタクト型である。そして、トランジス
タ901は、一対の電極904、905と、ゲート電極907とが重なっていない。すな
わち、一対の電極904、905とゲート電極907との間には、ゲート絶縁層906の
膜厚よりも大きい間隔が設けられている。よって、トランジスタ901は、一対の電極9
04、905とゲート電極907との間に形成される寄生容量を小さく抑えることができ
るので、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
08を有する。また、酸化物半導体層903のうち、ゲート絶縁層906を間に挟んでゲ
ート電極907と重なる領域がチャネル領域909である。酸化物半導体層903では、
一対の高濃度領域908の間にチャネル領域909が設けられている。高濃度領域908
を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパント
は、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモ
ンなどの15族原子などを用いることができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
層903中の他の領域に比べて導電性が高くなる。よって、高濃度領域908を酸化物半
導体層903に設けることで、一対の電極904、905の間の抵抗を下げることができ
る。
加した後、300℃以上600℃以下で1時間程度加熱処理を施すことにより、高濃度領
域908中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域90
8中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域908の
導電性を高め、一対の電極904、905の間の抵抗を下げることができる。なお、ウル
ツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極904、905の間の抵
抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域908中
の窒素原子の濃度を、1×1020/cm3以上7atoms%以下とすることが望まし
い。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有
する酸化物半導体が得られる場合もある。
半導体層903がCAAC酸化物半導体で構成されている場合、非晶質の場合に比べて酸
化物半導体層903の導電率を高めることができるので、一対の電極904、905の間
の抵抗を下げることができる。
細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジス
タ901の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あ
たりの記憶容量を高めることができる。
4、915と、一対の電極914、915上に形成された活性層として機能する酸化物半
導体層913と、酸化物半導体層913、一対の電極914、915上のゲート絶縁層9
16と、ゲート絶縁層916上において酸化物半導体層913と重なる位置に設けられた
ゲート電極917とを有する。
上に形成されているトップゲート型であり、なおかつ、一対の電極914、915が酸化
物半導体層913の下に形成されているボトムコンタクト型である。そして、トランジス
タ911は、トランジスタ901と同様に、一対の電極914、915と、ゲート電極9
17とが重なっていないので、一対の電極914、915とゲート電極917との間に形
成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
18を有する。また、酸化物半導体層913のうち、ゲート絶縁層916を間に挟んでゲ
ート電極917と重なる領域がチャネル領域919である。酸化物半導体層913では、
一対の高濃度領域918の間にチャネル領域919が設けられている。
同様に、イオン注入法を用いて形成することができる。そして、高濃度領域918を形成
するためのドーパントの種類については、高濃度領域908の場合を参照することができ
る。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
層913中の他の領域に比べて導電性が高くなる。よって、高濃度領域918を酸化物半
導体層913に設けることで、一対の電極914、915の間の抵抗を下げることができ
る。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域91
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域918中の
酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域918の導電性
を高め、一対の電極914、915の間の抵抗を下げることができる。なお、ウルツ鉱型
の結晶構造を有する酸化物半導体を形成して、一対の電極914、915の間の抵抗を効
果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域918中の窒素
原子の濃度を、1×1020/cm3以上7atoms%以下とすることが望ましい。し
かし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸
化物半導体が得られる場合もある。
半導体層913がCAAC酸化物半導体で構成されている場合、非晶質の場合に比べて酸
化物半導体層913の導電率を高めることができるので、一対の電極914、915の間
の抵抗を下げることができる。
細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジス
タ911の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あ
たりの記憶容量を高めることができる。
機能する酸化物半導体層923と、酸化物半導体層923上に形成された一対の電極92
4、925と、酸化物半導体層923、一対の電極924、925上のゲート絶縁層92
6と、ゲート絶縁層926上において酸化物半導体層923と重なる位置に設けられたゲ
ート電極927とを有する。さらに、トランジスタ921は、ゲート電極927の側部に
設けられた、絶縁層で形成されたサイドウォール930を有する。
上に形成されているトップゲート型であり、なおかつ、一対の電極924、925が酸化
物半導体層923の上に形成されているトップコンタクト型である。そして、トランジス
タ921は、トランジスタ901と同様に、一対の電極924、925と、ゲート電極9
27とが重なっていないので、一対の電極924、925とゲート電極927との間に形
成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
28と、一対の低濃度領域929とを有する。また、酸化物半導体層923のうち、ゲー
ト絶縁層926を間に挟んでゲート電極927と重なる領域がチャネル領域931である
。酸化物半導体層923では、一対の高濃度領域928の間に一対の低濃度領域929が
設けられ、一対の低濃度領域929の間にチャネル領域931が設けられている。そして
、一対の低濃度領域929は、酸化物半導体層923中の、ゲート絶縁層926を間に挟
んでサイドウォール930と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域928を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域929中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
層923中の他の領域に比べて導電性が高くなる。よって、高濃度領域928を酸化物半
導体層923に設けることで、一対の電極924、925の間の抵抗を下げることができ
る。また、低濃度領域929をチャネル領域931と高濃度領域928の間に設けること
で、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域92
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域9
29も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域928中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域928の導電性を高め、一対の電極924、925の間の抵抗を下げるこ
とができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極
924、925の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場
合、高濃度領域928中の窒素原子の濃度を、1×1020/cm3以上7atoms%
以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウ
ルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
半導体層923がCAAC酸化物半導体で構成されている場合、非晶質の場合に比べて酸
化物半導体層923の導電率を高めることができるので、一対の電極924、925の間
の抵抗を下げることができる。
細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジス
タ921の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あ
たりの記憶容量を高めることができる。
4、945と、一対の電極944、945上に形成された活性層として機能する酸化物半
導体層943と、酸化物半導体層943、一対の電極944、945上のゲート絶縁層9
46と、ゲート絶縁層946上において酸化物半導体層943と重なる位置に設けられた
ゲート電極947とを有する。さらに、トランジスタ941は、ゲート電極947の側部
に設けられた、絶縁層で形成されたサイドウォール950を有する。
上に形成されているトップゲート型であり、なおかつ、一対の電極944、945が酸化
物半導体層943の下に形成されているボトムコンタクト型である。そして、トランジス
タ941は、トランジスタ901と同様に、一対の電極944、945と、ゲート電極9
47とが重なっていないので、一対の電極944、945とゲート電極947との間に形
成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
48と、一対の低濃度領域949とを有する。また、酸化物半導体層943のうち、ゲー
ト絶縁層946を間に挟んでゲート電極947と重なる領域がチャネル領域951である
。酸化物半導体層943では、一対の高濃度領域948の間に一対の低濃度領域949が
設けられ、一対の低濃度領域949の間にチャネル領域951が設けられている。そして
、一対の低濃度領域949は、酸化物半導体層943中の、ゲート絶縁層946を間に挟
んでサイドウォール950と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域948を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域949中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
層943中の他の領域に比べて導電性が高くなる。よって、高濃度領域948を酸化物半
導体層943に設けることで、一対の電極944、945の間の抵抗を下げることができ
る。また、低濃度領域949をチャネル領域951と高濃度領域948の間に設けること
で、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域94
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域9
49も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域948中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域948の導電性を高め、一対の電極944、945の間の抵抗を下げるこ
とができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極
944、945の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場
合、高濃度領域948中の窒素原子の濃度を、1×1020/cm3以上7atoms%
以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウ
ルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
半導体層943がCAAC酸化物半導体で構成されている場合、非晶質の場合に比べて酸
化物半導体層943の導電率を高めることができるので、一対の電極944、945の間
の抵抗を下げることができる。
細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジス
タ941の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あ
たりの記憶容量を高めることができる。
て機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物
半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラ
ズマにさらされた領域の抵抗率を低下させる方法が開示されている(S. Jeon e
t al. ”180nm Gate Length Amorphous InGaZ
nO Thin Film Transistor for High Density
Image Sensor Application”, IEDM Tech. D
ig., p.504, 2010.)。
イン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。
よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネ
ル領域となる部分の酸化物半導体層の厚さは20nm以下、好ましくは10nm以下であ
ることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層の
オーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、
トランジスタの特性不良を生じさせるため、好ましくない。
体層を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエ
ッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加
えて、酸化物半導体層とゲート絶縁層の界面も清浄に保たれる。従って、トランジスタの
特性及び信頼性を高めることができる。
Claims (1)
- 複数のメモリセルと、前記複数のメモリセル上方の絶縁層と、前記絶縁層上方の第1のトランジスタ及び第2のトランジスタと、を有し、
前記絶縁層は、コンタクトホールを有し、
前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体層と、ゲート電極と、ドレイン電極と、ソース電極と、を有し、
前記複数のメモリセルは、前記コンタクトホールを介して、前記第1のトランジスタと前記第2のトランジスタとの間に直列に電気的に接続される記憶装置の作製方法であって、
前記ゲート電極を形成した後に、前記コンタクトホールを形成し、
前記コンタクトホールを形成した後に、前記ソース電極及び前記ドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極を形成した後に、前記酸化物半導体層を形成することを特徴とする記憶装置の作製方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011004874 | 2011-01-13 | ||
JP2011004874 | 2011-01-13 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012001842A Division JP2012160721A (ja) | 2011-01-13 | 2012-01-10 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017017329A JP2017017329A (ja) | 2017-01-19 |
JP6276348B2 true JP6276348B2 (ja) | 2018-02-07 |
Family
ID=46490107
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012001842A Withdrawn JP2012160721A (ja) | 2011-01-13 | 2012-01-10 | 記憶装置 |
JP2016166495A Expired - Fee Related JP6276348B2 (ja) | 2011-01-13 | 2016-08-29 | 記憶装置及び記憶装置の作製方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012001842A Withdrawn JP2012160721A (ja) | 2011-01-13 | 2012-01-10 | 記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8421071B2 (ja) |
JP (2) | JP2012160721A (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8865535B2 (en) | 2012-04-13 | 2014-10-21 | Sandisk Technologies Inc. | Fabricating 3D non-volatile storage with transistor decoding structure |
KR102113160B1 (ko) | 2012-06-15 | 2020-05-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP6134598B2 (ja) | 2012-08-02 | 2017-05-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9929276B2 (en) * | 2012-08-10 | 2018-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP6220597B2 (ja) * | 2012-08-10 | 2017-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR102099261B1 (ko) | 2012-08-10 | 2020-04-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
US9245958B2 (en) | 2012-08-10 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US9607991B2 (en) * | 2013-09-05 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9105468B2 (en) | 2013-09-06 | 2015-08-11 | Sandisk 3D Llc | Vertical bit line wide band gap TFT decoder |
US9240420B2 (en) | 2013-09-06 | 2016-01-19 | Sandisk Technologies Inc. | 3D non-volatile storage with wide band gap transistor decoder |
US9203041B2 (en) * | 2014-01-31 | 2015-12-01 | International Business Machines Corporation | Carbon nanotube transistor having extended contacts |
CN105514105B (zh) * | 2014-09-26 | 2019-08-06 | 联华电子股份有限公司 | 集成电路与其形成方法 |
US9634097B2 (en) | 2014-11-25 | 2017-04-25 | Sandisk Technologies Llc | 3D NAND with oxide semiconductor channel |
JP2016225614A (ja) * | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10622059B2 (en) * | 2016-03-18 | 2020-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor based memory device |
JP2018157101A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | トランジスタ、メモリ及びトランジスタの製造方法 |
US10381404B2 (en) | 2017-08-07 | 2019-08-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with memory cells and methods for producing the same |
US11695073B2 (en) | 2020-05-29 | 2023-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array gate structures |
US11710790B2 (en) | 2020-05-29 | 2023-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory array channel regions |
US11729987B2 (en) | 2020-06-30 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory array source/drain electrode structures |
US11640974B2 (en) * | 2020-06-30 | 2023-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array isolation structures |
Family Cites Families (118)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0053878B1 (en) | 1980-12-08 | 1985-08-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2775040B2 (ja) | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
KR960000616B1 (ko) | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
JP3192861B2 (ja) * | 1994-03-14 | 2001-07-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Hoya株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
JP2000049351A (ja) * | 1998-07-27 | 2000-02-18 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | LnCuO(S,Se,Te)単結晶薄膜の製造方法 |
US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
KR101078483B1 (ko) | 2004-03-12 | 2011-10-31 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | Lcd 또는 유기 el 디스플레이의 스위칭 소자 |
US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
EP2455975B1 (en) | 2004-11-10 | 2015-10-28 | Canon Kabushiki Kaisha | Field effect transistor with amorphous oxide |
US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
TWI445178B (zh) | 2005-01-28 | 2014-07-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機el表示装置およびその製造方法 |
KR100655439B1 (ko) * | 2005-08-26 | 2006-12-08 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
CN101707212B (zh) | 2005-11-15 | 2012-07-11 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnOフィルム及びこれを用いたTFTの製造方法 |
US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ZnO TFT |
JP5285235B2 (ja) * | 2006-04-28 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Nec液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
JP2008140912A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーelディスプレイおよびその製造方法 |
KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
JP5064094B2 (ja) * | 2007-04-16 | 2012-10-31 | パナソニック株式会社 | 半導体記憶装置およびその製造方法 |
US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
JP4435202B2 (ja) | 2007-04-24 | 2010-03-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
JP5430846B2 (ja) * | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
JP5121478B2 (ja) | 2008-01-31 | 2013-01-16 | 株式会社ジャパンディスプレイウェスト | 光センサー素子、撮像装置、電子機器、およびメモリー素子 |
JP2010040552A (ja) * | 2008-07-31 | 2010-02-18 | Idemitsu Kosan Co Ltd | 薄膜トランジスタ及びその製造方法 |
JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US8441007B2 (en) * | 2008-12-25 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
CN102265392A (zh) * | 2009-02-24 | 2011-11-30 | 松下电器产业株式会社 | 半导体存储单元及其制造方法以及半导体存储装置 |
JP5640478B2 (ja) * | 2009-07-09 | 2014-12-17 | 株式会社リコー | 電界効果型トランジスタの製造方法及び電界効果型トランジスタ |
KR20230130771A (ko) | 2009-10-29 | 2023-09-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
EP2494599B1 (en) * | 2009-10-30 | 2020-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011055660A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011062067A1 (en) | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8441009B2 (en) | 2009-12-25 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
CN102656691B (zh) | 2009-12-28 | 2015-07-29 | 株式会社半导体能源研究所 | 存储器装置和半导体装置 |
CN102754163B (zh) | 2010-02-19 | 2015-11-25 | 株式会社半导体能源研究所 | 半导体器件 |
WO2011114867A1 (en) | 2010-03-19 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of semiconductor device |
-
2012
- 2012-01-09 US US13/345,834 patent/US8421071B2/en active Active
- 2012-01-10 JP JP2012001842A patent/JP2012160721A/ja not_active Withdrawn
-
2016
- 2016-08-29 JP JP2016166495A patent/JP6276348B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20120181534A1 (en) | 2012-07-19 |
JP2012160721A (ja) | 2012-08-23 |
JP2017017329A (ja) | 2017-01-19 |
US8421071B2 (en) | 2013-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6276348B2 (ja) | 記憶装置及び記憶装置の作製方法 | |
US11233055B2 (en) | Semiconductor device | |
US9825037B2 (en) | Semiconductor device and driving method thereof | |
US9793276B2 (en) | Semiconductor device having transistor and capacitor | |
US8847326B2 (en) | Semiconductor device | |
US8357963B2 (en) | Semiconductor device | |
KR101859361B1 (ko) | 반도체 장치 | |
US9461067B2 (en) | Semiconductor device | |
US8467232B2 (en) | Semiconductor device | |
US20110278571A1 (en) | Semiconductor device | |
TWI574382B (zh) | 半導體裝置 | |
US8750023B2 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170919 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170921 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180111 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6276348 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |